DE4310785C1 - Ensuring symmetry of partial voltages of two voltage divider capacitors - involves supplying voltage deviation between the two voltages to two comparators with hysteresis effects - Google Patents

Ensuring symmetry of partial voltages of two voltage divider capacitors - involves supplying voltage deviation between the two voltages to two comparators with hysteresis effects

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DE4310785C1 DE19934310785 DE4310785A DE4310785C1 DE 4310785 C1 DE4310785 C1 DE 4310785C1 DE 19934310785 DE19934310785 DE 19934310785 DE 4310785 A DE4310785 A DE 4310785A DE 4310785 C1 DE4310785 C1 DE 4310785C1
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Abstract

The respective voltage deviation (DELTAuC) between the two part voltages (Ud1, Ud2) is supplied to two hysteresis affected comparators (1, 2), complementarily unsymmetrical in response behaviour, compared to the zero point of the voltage deviation. One comparator (1) gives a signal (SP) with the reaching of a positive limit value (+h1) of the voltage deviation. For the changing over from an initial switching pattern, to a first reserve switching pattern concerning the initial voltage vector leading to the redn. of the voltage deviation, depending on the direction of the current between the DC voltage source (Ud) and the inverter input terminals. This signal (SP) is in existence, until the voltage deviation reaches a negative changeover value (-h2), which is smaller than the negative limit value (-h1), by charging or discharging the two voltage divider capacitors. The initial switching pattern is then reset to mode (O). The other comparator (2) with the reaching of the negative limit value (-h1) of the voltage deviation, gives a signal (SN) for changing over from the mode (O) to a second switching pattern (mode 1 or mode 2), depending on the direction of the current between the DC source and the inverter. ADVANTAGE - Gives effective balance. Loss-free with no significant increase in switching frequency of semiconductors.

Description

Die Erfindung bezieht sich auf ein Verfahren gemäß dem Oberbegriff des Anspruchs 1. Ein solches Verfahren ist durch die EP 0 451 440 A2 bekannt.The invention relates to a method according to the preamble of Such a method is known from EP 0 451 440 A2.

Die Reihenschaltung von Leistungshalbleiterschaltern ist als Mittel zur Leistungserhöhung bei Zweistufenwechselrichtern wegen der Einflüsse von Parametersteuerungen der Halbleiterbauelemente problematisch. Um die dynamische Spannungsaufteilung- sicherzustellen, erfordert die Reihenschal­ tung den Einsatz zusätzlicher RCD-Beschaltungen. Bei größeren Unterschie­ den der Schaltverzögerungszeiten wird die Spannungsaufteilung trotzdem ungünstig, was einer vollen Ausnutzung der Halbleiterventile entgegensteht und höhere Beschaltungsverluste verursacht.The series connection of power semiconductor switches is a means of Performance increase in two-stage inverters due to the influences of Parameter controls of the semiconductor components problematic. To the Ensuring dynamic stress distribution requires the series scarf the use of additional RCD circuits. With larger differences that of the switching delay times the voltage distribution is nevertheless unfavorable, which prevents full utilization of the semiconductor valves and causes higher wiring losses.

Eine Dreistufenwechselrichterschaltung, die zum Beispiel in dem Beitrag "A new neutral-point-clamped PWM inverter" von A. Nabae, I. Takahashi, H. Akagi in IEEE-IAS, Annual Meeting, Cincinati, 1980, Conf. REC. Vol. 2, pp. 761-766 angegeben ist, verwendet die Reihenschaltung von zwei Leistungshalbleiterschaltern je Ventilzweig. Die Spannungsaufteilung wird durch zwei zusätzliche Entkopplungsdioden je Strang gewährleistet. Die Schaltung stellt außerdem einen zusätzlichen Schaltzustand, nämlich den Nullzustand, für die Erzeugung von pulsweitenmodulierten (PWM-)Pulsmu­ stern zur Verfügung. Dadurch erzielt man bei gleichem Grundschwingungs­ gehalt des Laststromes gegenüber Zweistufenwechselrichtern eine Verrin­ gerung der Schaltfrequenz.A three-stage inverter circuit, for example in the post "A new neutral-point-clamped PWM inverter" by A. Nabae, I. Takahashi, H. Akagi in IEEE-IAS, Annual Meeting, Cincinati, 1980, Conf. REC. Vol. 2, pp. 761-766 is specified, uses the series connection of two power semiconductor switches per valve branch. The stress distribution is guaranteed by two additional decoupling diodes per string. The Circuit also represents an additional switching state, namely the Zero state, for the generation of pulse width modulated (PWM) pulse mu star available. This allows you to achieve the same fundamental vibration  content of the load current compared to two-stage inverters switching frequency.

In der Zeichnung zeigt Fig. 1 die Schaltung eines Dreistufenwechselrich­ ters. Dieser besteht je Strang aus vier Antiparallelschaltungen je eines Leistungshalbleiterschalters (in der Wechselrichterphase U mit T1 bis T4 bezeichnet) und einer Freilaufdiode (in der Wechselrichterphase U mit D1 bis D4 bezeichnet) zwischen den Polen einer gemeinsamen Gleichspannungs­ quelle Ud. Die Gleichspannungsquelle Ud ist in der Regel durch einen Zwi­ schenkreiskondensator im Spannungszwischenkreis eines Zwischenkreisum­ richters realisiert.In the drawing, Fig. 1 shows the circuit of a three-stage inverter. This consists of four antiparallel circuits per line of a power semiconductor switch (designated T 1 to T 4 in the inverter phase U) and a freewheeling diode (designated D 1 to D 4 in the inverter phase U) between the poles of a common DC voltage source U d . The DC voltage source U d is usually realized by an inter mediate circuit capacitor in the voltage intermediate circuit of an intermediate circuit converter.

Der Verbindungspunkt der mittleren Antiparallelschaltungen dient als Pha­ senausgang zur Last M, die zum Beispiel ein dreiphasiger Asynchronmotor ist, dem die Lastströme iU, iV, iW zufließen. Eine verkettete Spannung zwischen den Phasen U und V ist hiermit uUV bezeichnet. Die einzelnen Leistungs­ halbleiterschalter jedes Stranges (also auch die Leistungshalbleiterschalter T1 bis T4 der Phase U) werden über Zündimpulsgeneratoren (Z1 bis Z4 für Phase U), mit einem pulsbreitenmodulierten Pulsmuster angesteuert, das in einem Pulsmu­ stergenerator P durch eine übergeordnete Steuereinrichtung S erzeugt wird. Der von der Gleichspannungsquelle Ud zu den Eingangsklemmen des Drei­ stufenwechselrichters fließende Strom ist Id bezeichnet, während die Span­ nungen an den Leistungshalbleiterschaltern T1 und T2 mit uT1 und uT2 angegeben sind.The connection point of the middle anti-parallel circuits serves as a phase output to the load M, which is, for example, a three-phase asynchronous motor to which the load currents i U , i V , i W flow. A chained voltage between the phases U and V is hereby designated u UV . The individual power semiconductor switches of each strand (including the power semiconductor switches T 1 to T 4 of phase U) are controlled via ignition pulse generators (Z 1 to Z 4 for phase U), with a pulse-width-modulated pulse pattern, which is generated in a pulse pattern generator P by a higher-level control device S is generated. The current flowing from the DC voltage source U d to the input terminals of the three-stage inverter is designated I d , while the voltages at the power semiconductor switches T 1 and T 2 are indicated by u T1 and u T2 .

Zwei Teilspannungen Ud1 und Ud2 an den Eingangsklemmen der Dreistufen­ wechselrichterschaltung werden durch zwei in Reihe geschaltete, zwischen den Polen der Gleichspannungsquelle Ud liegende Spannungsteilerkondensa­ toren Cd1 und Cd2 bereitgestellt. Der Verbindungspunkt der beiden Span­ nungsteilerkondensatoren Cd1 und Cd2 ist jeweils über Entkopplungsdioden (DU1 bzw. DU2 für die Phase U) an den Verbindungspunkt der ersten mit der zweiten Antiparallelschaltung bzw. der dritten mit der vierten Anti­ parallelschaltung von Leistungshalbleiterschalter und Freilaufdiode jedes Stranges angeschlossen. Two partial voltages U d1 and U d2 at the input terminals of the three-stage inverter circuit are provided by two series-connected voltage divider capacitors C d1 and C d2 between the poles of the direct voltage source U d . The connection point of the two voltage dividing capacitors C d1 and C d2 is in each case via decoupling diodes (D U1 and D U2 for phase U) at the connection point of the first with the second anti-parallel circuit or the third with the fourth anti-parallel circuit of the power semiconductor switch and free-wheeling diode each Stranges connected.

Theoretisch werden beide Spannungsteilerkondensatoren Cd1, Cd2 über eine volle Grundschwingungsperiode symmetrisch an die Ausgangsklemmen des Dreistufenwechselrichters geschaltet, so daß der Verbindungspunkt mit reinem Wechselstrom belastet wird. In der Praxis treten aber zusätzlich kleine Gleichströme auf, die zu Potentialverschiebungen zwischen den Spannungsteilerkondensatoren Cd1, Cd2 führen.In theory, both voltage divider capacitors C d1 , C d2 are connected symmetrically to the output terminals of the three-stage inverter over a full fundamental period, so that the connection point is loaded with pure alternating current. In practice, however, small direct currents also occur, which lead to potential shifts between the voltage divider capacitors C d1 , C d2 .

Die unsymmetrische Aufteilung der Teilspannungen Ud1, Ud2, die eine Spannungsabweichung ΔuC = Ud1 - Ud2 ergibt, kann folgende Gründe haben:The asymmetrical distribution of the partial voltages U d1 , U d2 , which results in a voltage deviation Δu C = U d1 - U d2 , can have the following reasons:

  • - Unterschiede in den Schalt- und Verzögerungszeiten der Leistungshalb­ leiterschalter und in deren Ansteuerung- Differences in the switching and delay times of the power half conductor switch and in their control
  • - Quantisierungsfehler im Pulsmustergenerator P- Quantization errors in the pulse pattern generator P
  • - Dynamische Änderungen der Last M.- Dynamic changes in the load M.

Das Vorzeichen der Spannungsabweichung ΔuC hängt von vielen unvorher­ sehbaren Parametern und vom Betriebspunkt des Dreistufenwechselrichters ab.The sign of the voltage deviation Δu C depends on many unforeseeable parameters and on the operating point of the three-stage inverter.

Eine gleichmäßigere Spannungsaufteilung im Zwischenkreis durch eine zu­ sätzliche Symmetriervorrichtung mit Entladezweigen für die Spannungstei­ lerkondensatoren ist in der EP 0 250 719 B1 beschrieben. Diese Symme­ triervorrichtung ist aber aufwendig und verlustbehaftet.A more even voltage distribution in the DC link through a additional balancing device with discharge branches for the voltage section Capacitors are described in EP 0 250 719 B1. This symme Trier device is complex and lossy.

Durch die eingangs genannte EP 0 451 440 A2 ist eine Symmetrierung der Spannungsaufteilung durch Anwendung von redundanten Schaltzuständen der Leistungshalbleiterschalter, die zu demselben Ausgangsspannungsvektor führen, bekannt. Dabei wird unter Beachtung der Vorzeichen der drei Aus­ gangsströme des Dreistufenwechselrichters und zweier symmetrischer Grenz­ werte die Spannungsabweichung ΔuC durch Ent- bzw. Aufladen der Span­ nungsteilerkondensatoren mittels Schaltmuster, die die redundanten Schalt­ zustände der Halbleiterschalter verwenden, reduziert.EP 0 451 440 A2 mentioned at the outset discloses a symmetrization of the voltage distribution by using redundant switching states of the power semiconductor switches which lead to the same output voltage vector. Taking into account the signs of the three output currents of the three-stage inverter and two symmetrical limit values, the voltage deviation Δu C is reduced by discharging or charging the voltage dividing capacitors using switching patterns that use the redundant switching states of the semiconductor switches.

Beim Dreistufenwechselrichter sind nämlich 33 = 27 unterschiedliche Schaltzustände der Leistungshalbleiterschalter möglich (siehe Fig. 2 der Zeichnung). Eine Reihe von Schaltzuständen bilden jedoch gleiche Span­ nungsvektoren, so daß nur insgesamt 19 Zeiger gebildet werden. Für das innere Hexagon sind jeweils 6 und für den Nullzeiger 3 redundante Schalt­ zustände möglich. Die Schaltzustände der Leistungshalbleiterschalter für die 3 Phasen sind wie folgt kodiert:With the three-stage inverter, 3 3 = 27 different switching states of the power semiconductor switches are possible (see FIG. 2 of the drawing). A number of switching states, however, form the same voltage vectors, so that only a total of 19 pointers are formed. 6 redundant switching states are possible for the inner hexagon and 3 for the zero pointer. The switching states of the power semiconductor switches for the 3 phases are coded as follows:

1 = Ausgangsklemme am Plus-Pol der Gleichspannungsquelle,
0 = Ausgangsklemme am Null-Pol,
-1 = Ausgangsklemme am Minus-Pol der Gleichspannungsquelle.1 = output terminal on the positive pole of the DC voltage source,
0 = output terminal at the zero pole,
-1 = output terminal on the negative pole of the DC voltage source.

Der Sollspannungszeiger wird während einer Abtastperiode Tv durch Nach­ einanderschalten von drei benachbarten Schaltzuständen für jeweils eine (üblicherweise on-line berechnete) Zeitdauer approximiert. Für den in Fig. 2 dargestellten Sollspannungszeiger U* sind das die Schaltzustände 1, -1, -1 und 1, 0, -1 sowie die redundanten Schaltzustände 1, 0, 0 oder 0, -1, -1. Die Redundanz in den Schaltzuständen wird nun bei dem bekannten Verfahren nach der EP 0 451 440 A2 wie auch beim Verfahren nach der Erfindung zur verlustfreien Symmetrierung der Spannungsaufteilung an den Spannungsteilerkondensatoren genutzt.The target voltage pointer is approximated during a sampling period T v by switching three adjacent switching states in series for a respective (usually calculated online) time period. For the target voltage vector U * shown in FIG. 2, these are the switching states 1, -1, -1 and 1, 0, -1 and the redundant switching states 1, 0, 0 or 0, -1, -1. The redundancy in the switching states is now used in the known method according to EP 0 451 440 A2 as well as in the method according to the invention for lossless symmetrization of the voltage distribution at the voltage divider capacitors.

Fig. 3 zeigt ein Schaltmuster (mode 0) aus Schaltzuständen der Leistungs­ halbleiterschalter, welches die Spannungsteilerkondensatoren theoretisch mit reinen Wechselströmen belastet, wodurch keine Potentialverschiebung zwischen den Spannungsteilerkondensatoren verursacht wird. Fig. 3 shows a switching pattern (mode 0) from switching states of the power semiconductor switch, which theoretically loads the voltage divider capacitors with pure alternating currents, whereby no potential shift between the voltage divider capacitors is caused.

Fig. 4 zeigt ausgewählte redundante Schaltzustände eines ersten Schaltmu­ sters (mode 1), welche den ersten Spannungsteilerkondensator Cd1, zum Beispiel im motorischen Betrieb des Dreistufenwechselrichters, weniger be­ lastet als den zweiten Spannungsteilerkondensator Cd2. Dies führt zu einer Überladung des Spannungsteilerkondensators Cd1 und zu einer Entladung des Spannungsteilerkondensators Cd2. Fig. 4 shows selected redundant switching states of a first Schaltmu sters (mode 1), which loads the first voltage divider capacitor C d1 , for example in motor operation of the three-stage inverter, less than the second voltage divider capacitor C d2 . This leads to an overcharge of the voltage divider capacitor Cd 1 and to a discharge of the voltage divider capacitor C d2 .

Die redundanten Schaltzustände eines zweiten Schaltmusters (mode 2), die in Fig. 5 dargestellt sind, beeinflussen im ebenfalls motorischen Betrieb die Ladung der Spannungsteilerkondensatoren in umgekehrter Weise wie das Schaltmuster gemäß Fig. 4.The redundant switching states of a second switching pattern (mode 2), which are shown in FIG. 5, influence the charge of the voltage divider capacitors in the same way as the switching pattern according to FIG .

Die Änderungsgeschwindigkeit der Spannungsabweichung ΔuC bei Anwen­ dung der Schaltmuster gemäß Fig. 4 oder Fig. 5 hängt vom Betriebszu­ stand des Wechselrichters (Laststrom, Leistungsfaktor und Aussteuerung) ab.The rate of change of the voltage deviation .DELTA.u C when using the switching pattern according to FIG. 4 or FIG. 5 depends on the operating state of the inverter (load current, power factor and modulation).

Die bei dem Verfahren nach der EP 0 451 440 A2 vorgesehenen symme­ trischen Grenzwerte können die Häufigkeit des Eingreifens für eine Sym­ metrierung erheblich erhöhen, so daß eine höhere Schaltfrequenz der Lei­ stungshalbleiterschalter entsteht und eine Verzerrung der Stromkurvenform auftritt.The symme provided in the method according to EP 0 451 440 A2 trical limits can limit the frequency of intervention for a sym Increase the metering considerably, so that a higher switching frequency of the Lei power semiconductor switch and distortion of the current waveform occurs.

Der Erfindung liegt die Aufgabe zugrunde, ein wirksames Symmetrierver­ fahren zu schaffen, mit dem eine Symmetrierung der Spannungsaufteilung der Spannungsteilerkondensatoren verlustfrei und ohne nennenswerte Erhö­ hung der Schaltfrequenz der Leistungshalbleiterschalter erzielt wird.The invention is based, an effective Symmetrierver the task drive to create a symmetrization of the voltage distribution the voltage divider capacitors without loss and without any noteworthy increases Hung the switching frequency of the power semiconductor switch is achieved.

Diese Aufgabe wird gemäß der Erfindung für das eingangs angegebene Ver­ fahren durch die im Anspruch 1 gekennzeichneten Verfahrensschritte ge­ löst.This object is achieved according to the invention for the Ver drive through the method steps characterized in claim 1 ge solves.

Durch die vorgesehene Unsymmetrie des Grenz- und des Umschaltwerts bei jedem Komparator wird verlustfrei und ohne größeren Aufwand an Bauelementen die Häufigkeit des Zurückgreifens auf die Schaltmuster mit redundanten Schaltzuständen der Leistungshalbleiterschalter erheblich re­ duziert, das heißt es ergibt sich keine nennenswerte Erhöhung der Schalt­ frequenz der Leistungshalbleiterschalter.Due to the proposed asymmetry of the limit and changeover value with each comparator is lossless and without much effort Components the frequency of using the switching pattern with redundant switching states of the power semiconductor switch considerably re reduced, that is, there is no appreciable increase in switching frequency of the power semiconductor switch.

Vorteilhafte Ausgestaltungen des Verfahrens nach der Erfindung sind in den weiteren Ansprüchen gekennzeichnet.Advantageous embodiments of the method according to the invention are shown in characterized the other claims.

Die Erfindung soll im folgenden anhand von Ausführungsbeispielen, die in den Zeichnungsfiguren 6 bis 8 aufgezeigt sind, erläutert werden. Im ein­ zelnen zeigenThe invention is intended to be described in the following with the aid of exemplary embodiments the drawing figures 6 to 8 are shown are explained. In one show individual

Fig. 6 eine Schaltungsanordnung zur Durchführung des Verfahrens nach der Erfindung mit dem Ansprechdiagramm der beiden Komparatoren und dem zeitlichen Verlauf der Spannungsab­ weichung der Spannungsteilerkondensatoren im Zusammenhang mit zwei redundanten Schaltzuständen der Leistungshalbleiter­ schalter, Fig. 6 shows a circuit arrangement for carrying out the method according to the invention with the Detection Diagram of the two comparators and the time course of Spannungsab deviation of the voltage dividing capacitors connected with two redundant switching states of the power semiconductor switches,

Fig. 7 eine Modifikation der Schaltungsanordnung nach Fig. 6 mit den Ansprechdiagrammen der beiden Komparatoren bei Ver­ wendung einer zusätzlichen Korrekturspannung und Fig. 7 shows a modification of the circuit arrangement of FIG. 6 with the response diagrams of the two comparators when using an additional correction voltage and

Fig. 8 eine zeitliche Modifizierung der Grenz- und Umschaltwerte in Abhängigkeit von der Oberschwingungsamplitude in der Span­ nungsabweichung. Fig. 8 shows a temporal modification of the limit and switching values depending on the harmonic amplitude in the voltage deviation.

Zur Symmetrierung der Spannungsaufteilung der Spannungsteilerkondensa­ toren werden die Teilspannungen Ud1 und Ud2 sowie der Eingangsstrom Id des Dreistufenwechselrichters gemessen.To symmetrize the voltage distribution of the voltage divider capacitors, the partial voltages U d1 and U d2 and the input current I d of the three-stage inverter are measured.

Gemäß Fig. 6 wird die Spannungsabweichung ΔuC = Ud1 - Ud2 zwei un­ symmetrischen, hysteresebehafteten Komparatoren 1 und 2 zugeführt, die je nach Größe und Vorzeichen der Spannungsabweichung die Logiksignale SP und SN auf den Pegel H ("high") oder L ("low") schalten. Die Hysterese­ schleife des Komparators 1 mit einem positiven Grenzwert h1 und einem negativen Umschaltwert -h2 sowie des Komparators 2 mit einem negativen Grenzwert -h1 und einem positiven Umschaltwert +h2 ist aufgezeigt. In Abhängigkeit der Logiksignale SP, SN und des Vorzeichens des Eingangs­ stromes Id (das heißt Motor- oder Generatorbetrieb des Wechselrichters) wird dasjenige Schaltmuster (mode) mit redundanten Schaltzuständen der Leistungshalbleiterschalter ausgewählt, das zur Verringerung der Regelab­ weichung führt. Solange die Spannungsabweichung |ΔuC| < h1 ist, wird ein Ausgangsschaltmuster (mode 0) mit Schaltzuständen der Leistungs­ halbleiterschalter gemäß Fig. 3 eingestellt. Dieses kann, idealisiert be­ trachtet, keine Spannungsabweichung verursachen. In der Praxis ist aber eine Potentialverschiebung in dieser Betriebsart, wie oben erläutert, nicht auszuschließen. Diese Verschiebung ist in der Regel sehr langsam. Er­ reicht die Spannungsabweichung ΔuC den positiven Grenzwert +h1, schal­ tet der Komparator 1 das Signal SP auf H-Pegel.Referring to FIG. 6, the voltage deviation .DELTA.u C = U d1 - U d2 two symmetrical un, hysteresis comparators 1 and 2 is supplied, depending on the size and sign of the voltage difference, the logic signals SP and SN to the level H ( "high") or L ("low") switch. The hysteresis loop of the comparator 1 with a positive limit value h 1 and a negative switchover value -h 2 and of the comparator 2 with a negative limit value -h 1 and a positive switchover value + h 2 is shown. Depending on the logic signals SP, SN and the sign of the input current I d (that is, motor or generator operation of the inverter), that switching pattern (mode) with redundant switching states of the power semiconductor switches is selected which leads to a reduction in the control deviation. As long as the voltage deviation | Δu C | <h 1 , an output switching pattern (mode 0) with switching states of the power semiconductor switches according to FIG. 3 is set. Idealized, this cannot cause any voltage deviation. In practice, however, a potential shift in this operating mode, as explained above, cannot be ruled out. This shift is usually very slow. If the voltage deviation Δu C reaches the positive limit value + h 1 , the comparator 1 switches the signal SP to the H level.

In Abhängigkeit von den Vorzeichen des Eingangsgleichstromes Id (+Id = Mo­ torbetrieb und -Id = Generatorbetrieb) wird auf ein korrigierendes Schalt­ muster (mode 1 oder mode 2, hier mode 1) gemäß Fig. 4 oder 5 (hier ge­ mäß Fig. 4) umgeschaltet. Dieses Schaltmuster mit redundanten Schaltzu­ ständen der Leistungshalbleiterschalter führt zu einer schnellen Reduzie­ rung der Spannungsabweichung. Das eingestellte Schaltmuster (hier also mode 1) wird solange beibehalten, bis die Spannungsabweichung ΔuC einen negativen Umschaltwert -h2 erreicht hat. Dann wird auf das Ausgangs-(Nor­ mal-)Schaltmuster (mode 0) zurückgeschaltet.Depending on the sign of the input direct current I d (+ I d = motor operation and -I d = generator operation), a corrective switching pattern (mode 1 or mode 2, here mode 1) according to FIG. 4 or 5 (here according to ge Fig. 4) switched. This switching pattern with redundant switching states of the power semiconductor switches leads to a rapid reduction in the voltage deviation. The set switching pattern (here mode 1) is maintained until the voltage deviation Δu C has reached a negative changeover value -h 2 . Then it switches back to the output (normal) switching pattern (mode 0).

Durch die vorgesehenen unsymmetrischen Komparator- Ansprechwerte Umschaltwert h2 < Grenzwert h1 wird die Häufigkeit des Eingreifens der Regelung erheblich reduziert, so daß keine nennenswerte Erhöhung der Schaltfrequenz der Leistungshalbleiterschalter entsteht. Die Verwendung der unsymmetrischen Ansprechwerte (h2 < h1) verursacht allerdings eine bleibende Regelabweichung ΔuH = ± (h1 - h2)/2, die in der eben be­ schriebenen Variante des Verfahrens nach der Erfindung nicht ausregelbar sein kann.Due to the provided asymmetrical comparator response values changeover value h 2 <limit value h 1 , the frequency of intervention by the control system is considerably reduced, so that there is no appreciable increase in the switching frequency of the power semiconductor switches. However, the use of the asymmetrical response values (h 2 <h 1 ) causes a permanent control deviation Δu H = ± (h 1 - h 2 ) / 2, which cannot be regulated in the variant of the method according to the invention just described.

Dieses wird durch eine in Fig. 7 aufgezeigte Variante vermieden. Dabei sind die Ausgänge der Komparatoren 1 und 2 auf die Eingänge eines R-S Flip-Flop 5 geschaltet, dessen Ausgang einen Schalter 6 betätigt. Dieser schaltet in Spannungsdifferenzbildnern 3 bzw. 4 gebildete Korrekturspannun­ gen ΔuH = (h1 - h2)/2 bzw. -ΔuH = - (h1 - h2)/2 zusätzlich auf den Eingang der Komparatoren 1 und 2. Bei dieser vorteilhaften Variante der Erfindung wird also zu der Spannungsabweichung ΔuC bei H-Pegel des Logik­ signals SP eine Korrekturspannung (h1 - h2)/2 und bei H-Pegel des Logik- Signals SN eine Korrekturspannung -(h1 - h2)/2 addiert. Dieses erkennt man auch aus dem Vergleich der unkorrigierten Hystereseschleifen zu den beiden korrigierten Hystereseschleifen der Komparatoren 1 und 2.This is avoided by a variant shown in FIG. 7. The outputs of comparators 1 and 2 are connected to the inputs of an RS flip-flop 5 , the output of which actuates a switch 6 . This switches correction voltages Δu H = (h 1 - h 2 ) / 2 or -Δu H = - (h 1 - h 2 ) / 2 formed in voltage difference formers 3 and 4 additionally to the input of comparators 1 and 2 . In this advantageous variant of the invention the logic is therefore to the voltage deviation .DELTA.u C at H-level signal SP a correction voltage (h 1 - h 2) / 2 and at H level of the logic signal SN a correction voltage - (h 1 - h 2 ) / 2 added. This can also be seen from the comparison of the uncorrected hysteresis loops to the two corrected hysteresis loops of comparators 1 and 2 .

Das Hinzufügen der Korrekturspannung führt dazu, daß die Eingangsspannung der beiden Komparatoren ΔuC + ΔUH bis auf eine bleibende Regelabwei­ chung von ± (h1 - h2)/2 ausgeregelt wird; die Spannungsabweichung ΔuC wird aber praktisch auf den Mittelwert Null ausgeregelt.The addition of the correction voltage leads to the fact that the input voltage of the two comparators Δu C + ΔU H is corrected to a permanent control deviation of ± (h 1 - h 2 ) / 2; the voltage deviation .DELTA.u C is practically corrected to the mean zero.

Eine weitere Modifikation ist erforderlich, wenn die Teilspannungen Ud1 und Ud2 mit hohen Spannungsoberschwingungen (im wesentlichen die dritte Oberschwingung) behaftet sind. Diese Modifikation ist insbesondere dann er­ forderlich, wenn die Spannungsteilerkondensatoren verhältnismäßig klein dimensioniert sind. In diesem Fall werden in Weiterbildung des Verfahrens nach der Erfindung die Grenzwerte ± h1 und die Umschaltwerte ± h2 in Abhängigkeit der Oberschwingungsamplitude entsprechend eingestellt.A further modification is required if the partial voltages U d1 and U d2 are subject to high voltage harmonics (essentially the third harmonic). This modification is particularly necessary when the voltage divider capacitors are relatively small. In this case, in a further development of the method according to the invention, the limit values ± h 1 and the switchover values ± h 2 are set accordingly depending on the harmonic amplitude.

Fig. 8 zeigt Zeitverläufe der Spannungsabweichung ΔuC der Grenzwerte ± h1, der Umschaltwerte ± h2 sowie die Aussteuerung A des Dreistufen­ wechselrichters. Fig. 8 shows time profiles of the voltage deviation Δu C of the limit values ± h 1 , the switchover values ± h 2 and the modulation A of the three-stage inverter.

Im Aussteuerungsbereich von 1 ≧ A ≧ 0,55 verhält sich die Oberschwingungs­ amplitude der Spannungsabweichung ΔuC etwa umgekehrt proportional zur Aussteuerung A. Im Bereich von 0,55 ≧ A ≧ 0 ist die Oberschwingungsampli­ tude der Spannungsabweichung ΔuC praktisch vernachlässigbar.In the modulation range of 1 ≧ A ≧ 0.55, the harmonic amplitude of the voltage deviation Δu C is roughly inversely proportional to the modulation A. In the range of 0.55 ≧ A ≧ 0, the harmonic amplitude of the voltage deviation Δu C is practically negligible.

Wie in Fig. 8 dargestellt ist, werden mit steigender Oberschwingungsampli­ tude die Grenzwerte h1 und die Umschaltwerte h2 entsprechend erhöht. Da­ durch wird vermieden, daß die Regelung bei höheren Oberschwingungsampli­ tuden unnötig aktiviert wird.As shown in FIG. 8, the limit values h 1 and the changeover values h 2 are increased accordingly with increasing harmonic amplitudes. Since it is avoided that the control is unnecessarily activated at higher harmonic ampli tudes.

Claims (4)

1. Verfahren zur Symmetrierung der Teilspannungen an zwei zwischen den Polen einer Gleichspannungsquelle in Reihe geschalteten Span­ nungsteilerkondensatoren, die mit den (gleichspannungsseitigen) Ein­ gangsklemmen einer Dreistufenwechselrichterschaltung verbunden sind, bei der
  • - jede Wechselrichterphase eine zwischen den Polen der Gleichspan­ nungsquelle liegende Reihenfolge aus einer ersten bis vierten Anti­ parallelschaltung je eines Leistungshalbleiterschalters und einer Freilaufdiode aufweist,
  • - der Verbindungspunkt der mittleren Antiparallelschaltungen als Phasenausgang dient und
  • - die Verbindungspunkte zwischen der ersten und zweiten bzw. zwi­ schen der dritten und vierten Antiparallelschaltung über eine erste bzw. zweite Entkopplungsdiode an den Verbindungspunkt zwischen den beiden Spannungsteiler kondensatoren angeschlossen sind
1. Method for balancing the partial voltages at two voltage divider capacitors connected in series between the poles of a DC voltage source, which are connected to the (DC-side) input terminals of a three-stage inverter circuit in which
  • each inverter phase has a sequence between the poles of the direct voltage source consisting of a first to fourth anti-parallel circuit, one power semiconductor switch each and one free-wheeling diode,
  • - The connection point of the middle anti-parallel circuits serves as a phase output and
  • - The connection points between the first and second or between the third and fourth anti-parallel circuit's are connected via a first or second decoupling diode to the connection point between the two voltage divider capacitors
bei welchem Verfahren bei Erreichen eines positiven bzw. negativen Grenzwerts der Spannungsabweichung zwischen den beiden Teilspannun­ gen stromrichtungsabhängig redundante Schaltmuster der Leistungs­ halbleiterschalter, die zu demselben Ausgangsspannungsvektor der Dreistufenwechselrichterschaltung führen, im Sinne einer Verringerung der Unsymmetrie durch Auf- bzw. Entladung der Spannungsteilerkon­ densatoren realisiert werden, dadurch gekennzeichnet, daß die jeweilige Spannungsabweichung (ΔuC) zwischen den beiden Teilspannungen (Ud1, Ud2) zwei hysteresebehafteten, im Ansprech­ verhalten gegenüber dem Nullpunkt der Spannungsabweichung komplex­ mentär unsymmetrischen Komparatoren (1, 2) zugeführt wird,
  • - von denen der eine Komparator (1) beim Erreichen des positiven Grenzwerts (+ h1) der Spannungsabweichung (ΔuC) ein Signal (SP) zum Umschalten von einem Ausgangsschaltmuster (mode 0) auf ein erstes hinsichtlich des Ausgangsspannungsvektors redundan­ tes, zu einer Verminderung der Spannungsabweichung (ΔuC) führende Schaltmuster (mode 1 oder mode 2) in Abhängigkeit von der Richtung des Stromes Id zwischen der Gleichspannungsquelle (Ud) und den Eingangsklemmen der Dreistufenwechselrichterschal­ tung abgibt, daß dieses Signal (SP) solange beibehalten wird, bis die Spannungsabweichung (ΔuC) durch Auf- bzw. Entladen der beiden Spannungsteilerkondensatoren (Cd1, Cd2) einen negativen Umschaltwert (-h2) erreicht, der geringer ist als der negative Grenzwert (- h1) und daß dann auf das Ausgangsschaltmuster (mode 0) zurückgeschaltet wird.
  • - und von denen der andere Komparator (2) beim Erreichen des nega­ tiven Grenzwerts (-h1) der Spannungsabweichung (ΔuC) ein Signal (SN) zum Umschalten von dem Ausgangsschaltmuster (mode 0) auf ein zweites hinsichtlich des Ausgangsspannungsvektors redundantes, zu einer Verminderung der Spannungsabweichung (ΔuC) führendes Schaltmuster (mode 1 oder mode 2) in Abhängigkeit von der Richtung des Stromes (Id) zwischen der Gleichspannungsquelle (Ud) und den Eingangsklemmen der Dreistufenwechselrichterschaltung abgibt, daß dieses Signal (SN) solange beibehalten wird, bis die Spannungsabweichung (ΔuC) durch Ent- bzw. Aufladen der beiden Spannungsteilerkondensatoren (Cd1, Cd2) einen positiven Umschalt­ wert (+ h2) erreicht, der geringer ist als der positive Grenzwert (+ h1) und daß dann auf das Ausgangsschaltmuster (mode 0) zurückgeschaltet wird (Fig. 6).
in which method, upon reaching a positive or negative limit value of the voltage deviation between the two partial voltages, current-dependent, redundant switching patterns of the power semiconductor switches, which lead to the same output voltage vector of the three-stage inverter circuit, in the sense of a reduction in the asymmetry by charging or discharging the voltage divider capacitors , characterized in that the respective voltage deviation (Δu C ) between the two partial voltages (U d1 , U d2 ) is supplied to two hysteresis-prone comparators ( 1 , 2 ) which are complexly asymmetrical in response to the zero point of the voltage deviation,
  • - Of which the one comparator ( 1 ) when the positive limit value (+ h 1 ) of the voltage deviation (Δu C ) a signal (SP) for switching from an output switching pattern (mode 0) to a first with regard to the output voltage vector, redundant to one Reduction of the voltage deviation (Δu C ) leading switching pattern (mode 1 or mode 2) depending on the direction of the current I d between the DC voltage source (U d ) and the input terminals of the three-stage inverter circuit outputs that this signal (SP) is maintained as long as until the voltage deviation (Δu C ) by charging or discharging the two voltage divider capacitors (C d1 , C d2 ) reaches a negative switchover value (-h 2 ) which is less than the negative limit value (- h 1 ) and that then on Output switching pattern (mode 0) is switched back.
  • - And of which the other comparator ( 2 ) when reaching the negative limit (-h 1 ) of the voltage deviation (Δu C ) a signal (SN) for switching from the output switching pattern (mode 0) to a second with regard to the output voltage vector, redundant a reduction in the voltage deviation (Δu C ) leading switching pattern (mode 1 or mode 2) depending on the direction of the current (I d ) between the DC voltage source (U d ) and the input terminals of the three-stage inverter circuit outputs that this signal (SN) maintained as long is until the voltage deviation (Δu C ) by discharging or charging the two voltage divider capacitors (C d1 , C d2 ) reaches a positive switching value (+ h 2 ), which is less than the positive limit (+ h 1 ) and that then switched back to the output switching pattern (mode 0) ( Fig. 6).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß beim Erreichen des positiven (+ h1) bzw. negativen Grenzwerts (-h1) wertmäßig zu der Spannungsabweichung (ΔuC) zwischen den beiden Teilspannungen (Ud1, Ud2) vorzeichengleich eine Korrekturspan­ nung (ΔuH) hinzugefügt wird, die der Hälfte der Spannungsdifferenz zwischen dem positiven Grenzwert (+ h1) und dem negativen Umschalt­ wert (-h2) bzw. zwischen dem negativen Grenzwert (-h1) und dem positiven Umschaltwert (+ h2) entspricht (Fig. 7). 2. The method according to claim 1, characterized in that when the positive (+ h 1 ) or negative limit value (-h 1 ) is reached in terms of value to the voltage deviation (Δu C ) between the two partial voltages (U d1 , U d2 ) with the same sign Correction voltage (Δu H ) is added, which is half the voltage difference between the positive limit value (+ h 1 ) and the negative switchover value (-h 2 ) or between the negative limit value (-h 1 ) and the positive switchover value (+ h 2 ) corresponds ( Fig. 7). 3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der positive (+ h1) bzw. der negative Grenzwert (-h1) sowie der positive (+ h2) bzw. der negative Umschaltwert (-h2) in Abhän­ gigkeit von der Oberschwingungsamplitude in der Spannungsabweichung (ΔuC) der beiden Teilspannungen (Ud1, Ud2) verändert werden (Fig. 8).3. The method according to any one of claims 1 or 2, characterized in that the positive (+ h 1 ) or the negative limit value (-h 1 ) and the positive (+ h 2 ) or the negative switchover value (-h 2 ) as a function of the harmonic amplitude in the voltage deviation (Δu C ) of the two partial voltages (U d1 , U d2 ) can be changed ( Fig. 8).
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3902134A1 (en) * 2020-04-20 2021-10-27 FRONIUS INTERNATIONAL GmbH Method for controlling a multilevel inverter with a split dc link

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0250719B1 (en) * 1986-06-23 1990-02-28 Siemens Aktiengesellschaft Process for the low-loss operation of a balancing and brake adjusting device for an inverter having a high intermediate circuit voltage
EP0451440A2 (en) * 1990-04-11 1991-10-16 Mitsubishi Denki Kabushiki Kaisha Method of controlling three-phase, three-level inverter

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0250719B1 (en) * 1986-06-23 1990-02-28 Siemens Aktiengesellschaft Process for the low-loss operation of a balancing and brake adjusting device for an inverter having a high intermediate circuit voltage
EP0451440A2 (en) * 1990-04-11 1991-10-16 Mitsubishi Denki Kabushiki Kaisha Method of controlling three-phase, three-level inverter

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US-Z.: NABAE, A. u.a.: "A new neutral-point-clamped PWM inverter" in: IEEE-IAS, Anual Meeting, Cincinati, 1980, Conf. Rec. Vol. 2, S. 761-766 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3902134A1 (en) * 2020-04-20 2021-10-27 FRONIUS INTERNATIONAL GmbH Method for controlling a multilevel inverter with a split dc link
WO2021213947A1 (en) * 2020-04-20 2021-10-28 Fronius International Gmbh Method for controlling a multilevel inverter with a split dc link

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