DE4240876A1

DE4240876A1 -

Info

Publication number: DE4240876A1
Application number: DE4240876A
Authority: DE
Inventors: Ronald Eugene Fernsler; Walter Truskalo
Original assignee: Thomson Consumer Electronics Inc
Current assignee: Technicolor USA Inc
Priority date: 1991-12-13
Filing date: 1992-12-04
Publication date: 1993-06-17
Also published as: GB9126550D0; CN1074320A; JPH05308539A; GB2262408A; KR100256160B1; MY110315A; CN1040603C; GB9225326D0; JP3464497B2; KR930015670A; GB2262408B

Abstract

In a horizontal deflection system, an nfH timing signal is generated synchronously with an fH horizontal synchronizing component in a video signal, where nfH is a higher frequency than fH. A PLL circuit (18) is responsive to the nfH timing signal for generating an nfH scan synchronizing signal synchronously with the nfH timing signal. A horizontal deflection stage (20) is operable at nfH and responsive to the nfH scan synchronizing signal. A second circuit (17) is responsive to the same nfH timing signal for generating horizontal blanking pulses. The nfH timing signal can be generated by a first phase locked loop (14) and a frequency divider (16). The second circuit (17) responsive to the nfH timing signal can comprise a driver/inverter (19) and the horizontal blanking pulses can be combined with vertical blanking pulses to form a composite blanking signal. Such higher frequency blanking pulses are required when displaying an input video signal at a higher scanning rate. <IMAGE>

Description

Die Erfindung bezieht sich auf das Gebiet der Synchro nisationssysteme für Fernsehempfänger und dergl. und insbesondere auf die Erzeugung von Horizontal-Austastsignalen für den Betrieb mit mehrfacher Abtastfrequenz. Beispielsweise werden die Horizon tal-Austastsignale mit 2f_H erzeugt, während f_H die übliche Hori zontal-Abtastfrequenz ist.The invention relates to the field of synchronization systems for television receivers and the like. In particular, to the generation of horizontal blanking signals for operation with multiple sampling frequency. For example, the horizontal blanking signals are generated with 2f _H , while f _{H is} the usual horizontal sampling frequency.

Um ein Videosignal ohne Geisterbilder zu erhalten, sind richtige Impulsbreite und richtige Zeitsteuerung für Ablenk- und Videosignal wichtig. Dies gilt insbesondere für "High-end"- Empfänger, die mit mehreren Horizontal-Frequenzen (nf_H) und mit einer niedrigeren Überabtastung betrieben werden. Die Größe der Überabtastung für Mehrfach-Frequenzabtastung beträgt etwa 5% bis 7% im Vergleich zu 10% bis 12% Überabtastung, die bei üblichen Abtastfrequenzen gängig ist. Demzufolge ist die Notwendigkeit einer genauen Zeitsteuerung des Horizontal-Austastsignals größer.In order to obtain a video signal without ghosting, correct pulse width and correct timing for the deflection and video signals are important. This applies in particular to "high-end" receivers which are operated with several horizontal frequencies (nf _H ) and with a lower oversampling. The size of the oversampling for multiple frequency sampling is about 5% to 7% compared to 10% to 12% oversampling, which is common at conventional sampling frequencies. As a result, the need for accurate timing of the horizontal blanking signal is greater.

Üblicherweise wird die Horizontal-Austastung von einem Impuls mit niedrigerer Spannung an einer Sekundärwicklung des Hochspannungs-Zeilenendtransformators abgeleitet. Ein Problem hierbei ist, daß die Anstiegszeit des Impulses nicht schnell ge nug ist, um das Videosignal in dem Horizontal-Jochstrom-Rücklauf intervall, das durch einen Impuls mit höherer Spannung erzeugt wird, angemessen auszutasten. Wenn der Impuls nicht stark diffe renziert und dann gedehnt wird, um den Impuls breit genug zu ma chen, ist ferner die Zeitsteuerung für den Beginn der Austastung später als notwendig. Bedauerlicherweise verursacht eine starke Differenzierung andere Probleme in Form einer falschen Auslösung der Austastschaltung, wenn Rücklauf-Überschwingimpulse (ringing pulses) groß genug werden, um die Schaltung auszulösen.Usually the horizontal blanking is done by one Lower voltage pulse on a secondary winding of the High-voltage line end transformer derived. A problem here is that the rise time of the pulse does not ge quickly is enough to return the video signal in the horizontal yoke current interval generated by a pulse with a higher voltage will feel appropriately. If the impulse is not very diffe and then stretched to make the momentum wide enough Chen, is also the timing for the start of blanking later than necessary. Unfortunately caused a strong one Differentiation of other problems in the form of a false trigger the blanking circuit when return ringing pulses (ringing pulses) become large enough to trigger the circuit.

Eine bekannte Lösung zur Überwindung dieser Probleme verwendet zwei Kondensatoren, die in einer kapazitiven Spannungs teileranordnung vorgesehen werden. Hierdurch wird das sekundäre Überschwingproblem beseitigt und eine bessere Zeitsteuerung er zielt als bei der Lösung mit Sekundärwicklung. Bei dieser Lösung ist jedoch problematisch, daß wenigstens ein Hochspannungskon densator in dem Spannungsteiler benötigt wird.A known solution to overcome these problems uses two capacitors in a capacitive voltage divider arrangement can be provided. This will make the secondary Overshoot problem eliminated and better timing control aims as in the solution with secondary winding. With this solution is problematic, however, that at least one high voltage con capacitor in the voltage divider is required.

Eine andere Lösung ist die Erzeugung eines Austastim pulses aus Zeitsteuerungssignalen, die dem Rücklaufintervall vor angehen. Dies kann durch Verwendung von zwei monostabilen Multi vibratoren erfolgen. Einer der monostabilen Multivibratoren wird durch eines der Horizontal-Synchronsignale ausgelöst und defi niert eine Anfangsverzögerung von etwa einer ganzen horizontalen Zeile. Der zweite monostabile Multivibrator wird durch den Aus gang des ersten Multivibrators am Ende dieser Verzögerung ausge löst und definiert die Impulsbreite. Den monostabilen Multivibra toren haften jedoch Probleme an, z. B. eine falsche Auslösung, was zu einer ungeeigneten Austast-Zeitsteuerung führt.Another solution is to generate a blanking time pulses from timing signals preceding the rewind interval approach. This can be done by using two monostable multi vibrators take place. One of the monostable multivibrators is triggered by one of the horizontal sync signals and defi has an initial delay of approximately one full horizontal Row. The second monostable multivibrator is switched off output of the first multivibrator at the end of this delay triggers and defines the pulse width. The monostable multivibra gates, however, have problems, e.g. B. a false trigger what leads to inappropriate blanking timing.

Eine bessere Lösung gemäß einer erfindungsgemäßen An ordnung ist insbesondere für eine Horizontal-Synchronisations schaltung mit mehreren Frequenzen geeignet, die eine erste PLL- Schaltung (phase locked loop), die mit einer Frequenz von 1f_H ar beitet, und eine zweite PLL-Schaltung, die mit der Frequenz 2f_H arbeitet, aufweist. Eine Synchronisationsschaltung mit einer sol chen ersten und zweiten PLL-Schaltung sowie eine Schaltung zur Teilung des Ausgangs eines 32f_H-Oszillators durch 16 zur Gewin nung des 2f_H-Signals ist im US-Patent 50 43 813, ausgegeben am 27. August 1991, und in der europäischen Patentanmeldung 9 11 04 749.6, veröffentlicht als EP 04 49 198 A2, am 2. Oktober 1991, beschrieben.A better solution according to an arrangement according to the invention is particularly suitable for a horizontal synchronization circuit with several frequencies, which has a first PLL (phase locked loop) circuit which operates at a frequency of 1f _H ar, and a second PLL circuit, which works with the frequency 2f _H , has. A synchronization circuit with such first and second PLL circuits and a circuit for dividing the output of a 32f _H oscillator by 16 to obtain the 2f _H signal is described in US Pat. No. 5,043,813, issued August 27, 1991, and in European patent application 9 11 04 749.6, published as EP 04 49 198 A2, on October 2, 1991.

Die erste PLL-Schaltung enthält einen nf_H-Oszillator für beispielsweise 32 f_H und wird mit einem ankommenden Video signal synchronisiert. Die zweite PLL-Schaltung ist mit der Hori zontal-Ablenkschaltung synchronisiert. Eine Konverterschaltung zur Umsetzung von 1f_H in 2f_H, die als 32f_H/16-Frequenzteiler- Zähler ausgebildet sein kann, spricht auf den 32f_H-Oszillator an und wird durch den 1f_H-Ausgang der ersten PLL-Schaltung synchro nisiert. Der Frequenzteiler erzeugt ein 32f_H/16- (d. h. 2f_H) Ansteuersignal für die zweite PLL-Schaltung durch wiederholtes Abwärtszählen des 32f_H-Signals durch eine Zählung von 16. Bei der erfindungsgemäßen Anordnung bildet dasselbe synchronisierende, von dem 32f_H/16-Teiler abgeleitete Signal eine Zeitsteuerungs quelle zum Austasten des mit 2f_H arbeitenden RGB-Treibers. Ferner wird die Phase des Austastsignals in Stufen einstellbar gemacht, indem der Frequenzteiler-Zähler auf eine vorgegebene Zahl vorge laden wird, die für eine andere Frequenzteilungs-Zählung als 16 sorgt.The first PLL circuit contains an nf _H oscillator for 32 f _H, for example, and is synchronized with an incoming video signal. The second PLL circuit is synchronized with the horizontal deflection circuit. A converter circuit for converting 1f _H to 2f _H, which can be designed as a 32f _H / 16 frequency divider counter, responds to the 32f _H oscillator and is synchronized by the 1f _H output of the first PLL circuit. The frequency divider generates a 32f _H / 16 (ie 2f _H ) drive signal for the second PLL circuit by repeatedly counting down the 32f _H signal by counting 16. In the arrangement according to the invention, it forms the synchronizing, by which 32f _H / 16- Divider derived signal a timing control source for blanking the 2f _H working RGB driver. Furthermore, the phase of the blanking signal is made adjustable in stages by preloading the frequency divider counter to a predetermined number, which ensures a different frequency division count than 16.

Fig. 1 ist ein Blockschaltbild einer Horizontal- Synchronisationsschaltung und eines Horizon tal-Austastgenerators gemäß einer erfindungs gemäßen Anordnung mit zwei durch einen Fre quenz-Konverter miteinander verbundenen PLL- Schaltungen. Fig. 1 is a block diagram of a horizontal synchronization circuit and a horizontal blanking generator according to an arrangement according to the Invention with two PLL circuits interconnected by a frequency converter.

Fig. 2 ist ein Blockschaltbild einer digitalen Schal tung zur Ausbildung des in Fig. 1 dargestell ten Frequenz-Konverters als 32f_H/16-Teiler. Fig. 2 is a block diagram of a digital circuit device for forming the shown in Fig. 1 th frequency converter as a 32f _H / 16 divider.

Fig. 3 ist ein schematisches Schaltbild des in Fig. 1 dargestellten Horizontal-Austastgenerators. FIG. 3 is a schematic circuit diagram of the horizontal blanking generator shown in FIG. 1.

Fig. 4(a) und 4(b) sind vergleichende Zeitdiagramme, wobei Fig. 4(a) das Signal an der Verbindung der Widerstände R5 und R6 in Fig. 3 und Fig. 4(b) die Zeile 214 des Philips-Video- Schemas darstellen. Fig. 4 (a) and 4 (b) are comparative timing diagrams, wherein Fig. 4 (a), the signal at the junction of resistors R5 and R6 in Fig. 3 and Fig. 4 (b) the line 214 of the Philips video - Represent schemes.

Fig. 5(a) und 5(b) sind vergleichende Zeitdiagramme, wobei Fig. 5(a) den 2f_H-Jochstrom und Fig. 5(b) die Zeile 214 des Philips-Video- Schemas darstellen. Fig. 5 (a) and 5 (b) are comparative timing diagrams, where Figures 5 (a) 5 (b) of the Philips video schema represent. The 2f _H -Jochstrom and Fig. The line 214th

Fig. 1 zeigt eine Horizontal-Synchronisationsschaltung 10 für eine Abtastung mit 2f_H unter Verwendung von zwei PLL- Schaltungen. Ein aus einem Chip bestehender Prozessor 12 erzeugt IF-, Video-, Chroma- und Ablenkfunktionen. Eine PLL-Schaltung 14 in dem Ein-Chip-Prozessor erzeugt einen 1f_H-Ausgang durch Teilung eines 32f_H-Taktsignals von einem spannungsgeregelten Oszillator 13 durch 32. Der 1f_H-Ausgang wird mit der Horizontal-Synchron komponente eines ankommenden Videosignals aufgrund der PLL- Schaltung 14 synchronisiert. Eine durch 16 teilende Schaltung 16 in Form eines Frequenzkonverters zur Umsetzung von 1f_H in 2f_H erzeugt einen 2f_H-Ausgang durch Teilung des 32f_H-Oszillatoraus gangs durch eine nominelle Zählung von 16. Der 1f_H-Ausgang dient zur Synchronisierung der durch 16 teilenden Schaltung. Die Phase des von dem Frequenzkonverter erzeugten 32f_H/16-Zeitsteuerungs signals kann relativ zu der synchronisierenden Komponente des ankommenden Videosignals eingestellt werden. Dies wird dadurch bewirkt, daß eine Startzahl in die Frequenzteiler-Zählschaltung 16 vorgeladen wird, die die 32f_H-Impulse abwärts zählt. Die Zahl kann durch einen nicht dargestellten Mikroprozessor eingegeben werden, um die Phase passend einzustellen, z. B. in Zwei-Mikrose kunden-Stufen. Ein solches Phaseneinstellsystem ist in der euro päischen Patentanmeldung 9 11 04 520.1, veröffentlicht als EP 04 49 130 A2, am 2. Oktober 1991 beschrieben. Fig. 1 shows a horizontal synchronization circuit 10 for a scan with 2f _H using two PLL circuits. A processor 12 consisting of a chip generates IF, video, chroma and deflection functions. A PLL circuit 14 in the one-chip processor generates a 1f _H output by dividing a 32f _H clock signal from a voltage-controlled oscillator 13 by 32. The 1f _H output is connected to the horizontal synchronous component of an incoming video signal due to the PLL circuit 14 synchronized. A circuit 16 dividing by 16 in the form of a frequency converter for converting 1f _H to 2f _H generates a 2f _H output by dividing the 32f _H oscillator output by a nominal count of 16. The 1f _H output is used to synchronize the by 16 dividing circuit. The phase of the 32f _H / 16 timing signal generated by the frequency converter can be adjusted relative to the synchronizing component of the incoming video signal. This is accomplished by preloading a start number into the frequency divider counting circuit 16 which counts down the 32f _H pulses. The number can be entered by a microprocessor, not shown, to adjust the phase appropriately, e.g. B. in two-microscope customer levels. Such a phase adjustment system is described in European patent application 9 11 04 520.1, published as EP 04 49 130 A2, on October 2, 1991.

Das 32f_H/16-Zeitsteuerungssignal synchronisiert eine zweite PLL-Schaltung 18 mit einer Ausgangs-Ablenkstufe 20. Die PLL-Schaltung 18 arbeitet mit 2f_H und erzeugt ein 2f_H-Abtast-Syn chronsignal, das mit dem 32f_H/16-Zeitsteuerungssignal synchroni siert wird. Rücklaufimpulse mit der Frequenz 2f_H werden dem Ein gang eines Sägezahngenerators 22 zugeführt. Der Sägezahngenerator ist wechselstrommäßig mit dem Rücklaufeingang der zweiten PLL- Schaltung 18 durch einen Kondensator C gekoppelt. Ein veränderba rer Widerstand 24 kann eine weitere Feinabstimmung der Phase be wirken, beispielsweise von 0 bis ± 2 Mikrosekunden, indem der Gleichstrom-Offset gegenüber der Phasenvergleichsschaltung in der zweiten PLL-Schaltung geringfügig verändert wird. Das 32f_H/16- Zeitsteuerungssignal dient zugleich als Eingang für einen Hori zontal-Austastgenerator 17, der eine Inverter/Treiberschaltung 19 enthält.The 32f _H / 16 timing signal synchronizes a second PLL circuit 18 with an output deflection stage 20 . The PLL circuit 18 operates at 2f _H and generates a 2f _H sampling sync signal which is synchronized with the 32f _H / 16 timing signal. Return pulses with the frequency 2f _H are fed to the input of a sawtooth generator 22 . The sawtooth generator is AC-coupled to the return input of the second PLL circuit 18 through a capacitor C. A variable resistor 24 can effect a further fine tuning of the phase, for example from 0 to ± 2 microseconds, by slightly changing the DC offset compared to the phase comparison circuit in the second PLL circuit. The 32f _H / 16 timing signal also serves as an input for a horizontal blanking generator 17 which contains an inverter / driver circuit 19 .

Eine digitale Schaltung zur Realisierung der durch 16 teilenden Schaltung 16 ist in Fig. 2 dargestellt. Die 1f_H- und 32f_H-Signale werden durch Inverter 26 bzw. 28 gepuffert. Das ge pufferte 1f_H-Signal wird dem D-Eingang eines ersten Flip-Flops 30 vom D-Typ zugeführt. Der Ausgang Q des Flip-Flops 30 dient als Eingang für einen zweiten Flip-Flop 32 vom D-Typ und für einen weiteren Inverter 34. Der Ausgang Q des Flip-Flops 32 und der Ausgang des Inverters 34 bilden den Eingang für ein NAND-Tor 36, dessen Ausgang den Last- (LDN) Eingang eines Zählers 38 steuert, um die Anfangszählung von Signalen in einen mit dem Prozessor verbundenen Bus zu laden. In den Zeichnungen bedeuten mit einem "N" endende Anschlußbezeichnungen allgemein ein Signal, das ein logischer NICHT-Eingang ist.A digital circuit for realizing the circuit 16 dividing by 16 is shown in FIG. 2. The 1f _H and 32f _H signals are buffered by inverters 26 and 28, respectively. The buffered 1f _H signal is fed to the D input of a first flip-flop 30 of the D type. The output Q of the flip-flop 30 serves as an input for a second flip-flop 32 of the D type and for a further inverter 34 . The Q output of flip-flop 32 and the output of inverter 34 form the input to a NAND gate 36 , the output of which controls the load (LDN) input of a counter 38 for initial counting of signals on a bus connected to the processor to load. In the drawings, terminal designations ending with an "N" generally mean a signal that is a logical NOT input.

Das verarbeitete Signal mit der Frequenz 1f_H, das um einen 32f_H-Taktzyklus verzögert wird und die Breite von einem 32f_H-Taktzyklus hat, lädt die Bus-Daten µP, BUSO, µP BUS1, µP BUS2 und µP BUS3 in den Zähler 38. Das von dem Inverter 28 gepufferte Signal 32f_H ist der Takteingang für die Flip-Flops 30 und 32 und den Zähler 38. Die Eingänge Q0 und Q1 des Zählers 38 sind Eingänge zu einem NAND-Tor 40. Die Ausgänge Q2 und Q3 des Zählers 38 sind Eingänge zu einem NOR-Tor 42. Die Ausgänge des NAND-Tors 40 und des NOR-Tors 42 sind Eingänge für ein NAND-Tor 44. Der Ausgang des NAND-Tors 44 ist das Signal 32f_H/16 oder 2f_H, das die zweite PLL-Schaltung ansteuert. Die relative Phase des 32f_H/16- bzw. 2f_H-Zeitsteuerungs-Signalsausgangs des Zählers 38 ist durch die Startzahl bestimmt, die vom Mikroprozessor eingeladen wird. Gemäß dem dargestellten Ausführungsbeispiel kann diese Phase in Booleschen Begriffen ausgedrückt werden als:The processed signal with the frequency 1f _H, which is delayed by a 32f _H clock cycle and has the width of a 32f _H clock cycle, loads the bus data µP, BUSO, µP BUS1, µP BUS2 and µP BUS3 into the counter 38 . The signal 32 f _H buffered by the inverter 28 is the clock input for the flip-flops 30 and 32 and the counter 38 . The inputs Q0 and Q1 of the counter 38 are inputs to a NAND gate 40 . The outputs Q2 and Q3 of the counter 38 are inputs to a NOR gate 42 . The outputs of the NAND gate 40 and the NOR gate 42 are inputs for a NAND gate 44 . The output of NAND gate 44 is signal 32f _H / 16 or 2f _H , which drives the second PLL circuit. The relative phase of the 32f _H / 16 or 2f _H timing signal output of counter 38 is determined by the starting number that is loaded by the microprocessor. According to the illustrated embodiment, this phase can be expressed in Boolean terms as:

((QO · Q1)′ · (Q2 + Q3)′)′,
worin: · ein logisches UND,
+ ein logisches ODER, und((QOQ1) ′ · (Q2 + Q3) ′) ′,
where: · a logical AND,
+ a logical OR, and

bedeuten.mean.

Wenn das ausgeprägteste Bit Q0 ist und der Zähler ab wärts zählt, ist der Ausgang des NAND-Tors 44 zutreffend (nie drig) bei einer binären Zählung von 0000, 0100 oder 1100 (ent sprechend den Dezimalen 0,4 bzw. 12). Demzufolge erzeugt diese Schaltung eine Phasenänderung von eins zu acht Taktzyklen mit 32f_H, nämlich zwischen 12 und 5 (binär 1100 bis 0101). Bei dem dargestellten Ausführungsbeispiel ist die erforderliche Phasen änderung klein. Es ist auch möglich, eine Verknüpfungsanordnung zu verwenden (z. B. mit einem NOR-Tor anstelle des NAND-Tors 40, um von 15 auf Null zu zählen), um bis zu 16 Zyklen eine Phasen änderung zu erhalten. Im allgemeinen ist die Größe der notwendi gen Phasenänderung gleich der Änderung, die benötigt wird, um einen Austastimpuls zu erzeugen, der früher und breiter als sonst möglich ist, und der genau am Beginn der Abtastung anfängt. If the most pronounced bit is Q0 and the counter counts down, the output of the NAND gate 44 is correct (never drig) with a binary count of 0000, 0100 or 1100 (corresponding to the decimals 0.4 and 12 respectively). As a result, this circuit generates a phase change of one to eight clock cycles with 32f _H , namely between 12 and 5 (binary 1100 to 0101). In the illustrated embodiment, the required phase change is small. It is also possible to use a linkage arrangement (e.g. with a NOR gate instead of the NAND gate 40 to count from 15 to zero) to get a phase change up to 16 cycles. In general, the magnitude of the necessary phase change is equal to the change required to produce a blanking pulse that is earlier and wider than possible, and that begins exactly at the start of the scan.

Die Synchronimpulse des Ausgangs-Zeitsteuerungssignals 32f_H/16 oder 2f_H können in Stufen von 2 Mikrosekunden durch die gesamte 1f_H-Videoperiode bewegt werden, indem die in den Zähler 38 geladenen Daten geändert werden. Der Ausgangs-Synchronimpuls 2f_H ist ein aktiver TTL-Impuls mit niedrigem Pegel und einer Breite von 6 Mikrosekunden. Der Synchronimpuls 32f_H/16 und ein vom Rücklauf abgeleiteter 2f_H-Sägezahn bestimmen die Phasenein stellung des 2f_H-Abtastsignals zum ankommenden 1f_H-Videosignal, das mit einer Frequenz von 2f_H durch die digitale Signalverarbei tung ausgetaktet (clocked out) wird und dadurch an der Bildröhre das 2f_H-Videosignal und das 2f_H-Abtastsignal synchronisiert. Eine feinere Phasenregelung von 0 bis ± 2 Mikrosekunden kann durch ge ringfügige Änderung des Gleichstrom-Offset zur Phasenvergleichs schaltung erzielt werden, wo der Sägezahngenerator wechselstrom mäßig gekoppelt ist, wie oben beschrieben. Die feinere Phasenre gelung kann durch Änderung der Steigung des Sägezahns bewirkt werden oder durch Einführung eines kleinen veränderbaren Wider stands in Reihe mit dem Kondensator des Sägezahngenerators.The sync pulses of the output timing signal 32f _H / 16 or 2f _H can be moved in steps of 2 microseconds through the entire 1f _H video period by changing the data loaded into the counter 38 . The output synchronizing pulse 2f _H is an active TTL pulse with a low level and a width of 6 microseconds. The synchronous pulse 32f _H / 16 and a 2f _H sawtooth derived from the return determine the phase setting of the 2f _H scanning signal for the incoming 1f _H video signal, which is clocked out at a frequency of 2f _H by the digital signal processing and thereby synchronizing the 2f _H video signal and the 2f _H scanning signal on the picture tube. A finer phase control from 0 to ± 2 microseconds can be achieved by slightly changing the DC offset to the phase comparison circuit, where the sawtooth generator is alternately coupled as described above. The finer phase control can be effected by changing the slope of the sawtooth or by introducing a small variable resistance in series with the capacitor of the sawtooth generator.

Da der 32f_H/16-Zeitsteuerungs-Signalimpuls etwa 6 Mikrosekunden breit ist und ein typisches 2f_H-Rücklaufintervall 5,7 Mikrosekunden beträgt, kann ein integrierter Rücklaufimpuls, von dem der Sägezahn erzeugt wird, bis zu etwa 200 Mikrosekunden von der Vorderflanke des 32f_H/16-Zeitsteuerungs-Signalimpulses verzögert werden. Die Horizontal-Austastung würde zu spät begin nen. Wenn die Horizontal-Austastung von diesem selben Impuls des 32f_H/16-Zeitsteuerungssignals gemäß der Erfindung ausgelöst wird, startet sie kurz vor dem Rücklaufintervall und ist etwas breiter als das Rücklaufintervall, wodurch für eine richtige Austast- Zeitsteuerung und Breite gesorgt wird.Because the 32f _H / 16 timing signal pulse is about 6 microseconds wide and a typical 2f _H flyback interval is 5.7 microseconds, an integrated flyback pulse from which the sawtooth is generated can be up to about 200 microseconds from the leading edge of the 32f _H / 16 timing signal pulse are delayed. Horizontal blanking would start too late. When blanked by this same pulse of the 32f _H / 16 timing signal according to the invention, the horizontal blanking starts shortly before the flyback interval and is slightly wider than the flyback interval, providing proper blanking timing and width.

Die vergleichenden Zeitsteuerungsdiagramme in Fig. 4 und 5 veranschaulichen, wie der 32f_H/16-Zeitsteuerungssignal- Impuls zur Erzeugung eines Austastsignals verwendet werden kann. The comparative timing diagrams in Figures 4 and 5 illustrate how the 32f _H / 16 timing signal pulse can be used to generate a blanking signal.

Fig. 4(a) zeigt das Signal an der Verbindung der Widerstände R5 und R6 in Fig. 3, und Fig. 4(b) zeigt die Zeile 214 des Philips- Video-Schemas. Man sieht, daß das Austastintervall in Fig. 4(a) unmittelbar vor dem Teil des Videosignals beginnt, der ausgeta stet werden soll, und daß es endet, bevor das aktive Videosignal für die nächst Zeile ausgetastet würde. Fig. 5(a) und 5(b) zeigen, wie der 2f_H-Jochstrom bzw. dieselbe Zeile 214 des Philips-VideoSchemas gerade in das Austastintervall fallen. Figure 4 (a) shows the signal at the junction of resistors R5 and R6 in Figure 3, and Figure 4 (b) shows line 214 of the Philips video scheme. It can be seen that the blanking interval in Fig. 4 (a) begins immediately before the part of the video signal to be blanked and ends before the active video signal is blanked for the next line. Fig. 5 (a) and 5 (b) show how the 2f _H -Jochstrom or the same line 214 of the Philips video scheme just fall into the blanking interval.

Wenn im Horizontal-Austastgenerator 17 ein externer invertierender Transistor verwendet wird, muß dafür gesorgt wer den, daß Speicherzeitwirkungen minimiert werden und sicherge stellt wird, daß der Austastimpuls zur richtigen Zeit endet und nicht aktive Videosignale austastet. Fig. 3 zeigt eine geeignete Schaltung 19 einer Inverter- und Treiberstufe für eine Austast schaltung gemäß einem erfinderischen Aspekt. Die Inverter/Trei berschaltung enthält einen Transistor Q1. Das 32f_H/16-Zeitsteue rungssignal ist wechselstrommäßig durch einen Kondensator C1 mit dem Inverter gekoppelt. Die Widerstände R1, R2 und R3 haben eine genügend hohe Impedanz, um eine nennenswerte Belastung des Si gnals zu vermeiden. Eine Diode CR1 steuert die Sättigung des Transistors Q1, um die Speicherzeit und Ausgangsbreite zu mini mieren. Die Wahl des Widerstands R4 steuert den "Slicing"-Pegel der hinteren Impulsflanke, und der Kondensator C2 sorgt für einen festen schnellen Beginn der Vorderflanke. Der Sägezahn am Emitter des Transistors Q1 wird während des Impulses erzeugt und vermin dert den Slice-Pegel für den Abschaltpunkt und hält dadurch die richtige Austastbreite aufrecht.If an external inverting transistor is used in the horizontal blanking generator 17 , it must be ensured that the storage time effects are minimized and it is ensured that the blanking pulse ends at the right time and blanked out inactive video signals. Fig. 3 shows a suitable circuit 19 of an inverter and driver stage for a blanking circuit according to an inventive aspect. The inverter / driver circuit contains a transistor Q1. The 32f _H / 16 timing signal is AC coupled to the inverter through a capacitor C1. The resistors R1, R2 and R3 have a sufficiently high impedance to avoid any significant stress on the signal. A diode CR1 controls the saturation of the transistor Q1 in order to minimize the storage time and output width. The choice of resistor R4 controls the "slicing" level of the trailing edge, and capacitor C2 provides a fixed fast start of the leading edge. The sawtooth at the emitter of transistor Q1 is generated during the pulse and reduces the slice level for the switch-off point, thereby maintaining the correct blanking width.

Die Widerstände R5 und R6 bilden einen Spannungsteiler, um eine Schnittstelle zum Puffertransistor Q2 zu bilden, der als Emitterfolger ausgebildet ist. Die Horizontal- und Vertikal-Aus tastsignale werden an der Verbindung der Dioden CR2 und CR3 kom biniert, die zugleich mit der Basis des Transistors Q2 verbunden ist. Der Ausgang des Transistors Q3 ist ein zusammengesetztes Austastsignal.The resistors R5 and R6 form a voltage divider, to interface with the buffer transistor Q2, which as Emitter follower is trained. The horizontal and vertical off Tact signals are on the connection of the diodes CR2 and CR3 com biniert, which is also connected to the base of transistor Q2 is. The output of transistor Q3 is a composite Blanking signal.

Wenn die Videosignalverzögerungen durch den Videoverar beitungskanal erst einmal errichtet worden sind und die Phasen beziehung durch digitale Daten (vom Mikroprozessor oder durch Drahtbrücken) wie auch der Gleichstrom-Offset der zweiten PLL- Schaltung eingestellt worden sind, wird daher die Austastung per fekt in der Zeit mit dem Videosignal gesteuert.If the video signal delays are caused by the video processing channel and the phases relationship through digital data (from the microprocessor or through Wire jumpers) as well as the DC offset of the second PLL Circuit have been set, therefore the blanking by controlled in time with the video signal.

Claims

1. Device with a first PLL circuit ( 14 ) which operates at a frequency f _H and is synchronized with a horizontal synchronous components of a video signal;
with a converter ( 16 ) from f _H to nf _H for deriving an nf _H timing signal from outputs of the first PLL circuit ( 14 ) where n is an integer; and
with a second PLL circuit ( 18 ) which is synchronized with the nf _H timing signal to produce an nf _H scanning sync signal for a nf _H deflection stage ( 20 ), characterized by : means ( 17 ) responsive to the nf _H timing signal to generate a blanking signal that an electron beam ineffective during the horizontal flyback intervals of the deflection stage.

2. Apparatus according to claim 1, characterized by an mf _H - oscillator ( 13 ) which forms part of the first PLL circuit ( 14 ) and generates one of the outputs ( 32 f _H ) to which the converter ter of f _H in nf _H responds, where m is an integer multiple of n.

3. Device according to claim 2, characterized in that m is 32 and n is 2.

4. Apparatus according to claim 1, characterized in that n is equal to 2.

5. Apparatus according to claim 1, characterized in that the converter ( 16 ) from f _H to nf _{H contains} a counter ( 38 ) for dividing a clock signal ( 32 f _H ), and that the pulses of the horizontal blanking signal have a width, which is defined by integer multiples of periods of the clock signal.

6. Apparatus according to claim 1, characterized by means (CR2, CR3, Q2) for combining the horizontal blanking signal with a vertical blanking signal to a composite blanking generate signal.

7. Generator for generating a horizontal blanking signal with a first PLL circuit ( 14 ), which is supplied with a video signal that has a horizontal synchronous component with the frequency f _H , and which contains an oscillator ( 13 ) that a Generated signal with the frequency mf _H ;
a frequency divider ( 16 ) for converting the mf _H signal into an nf _H timing signal by dividing the mf _H signal;
with a second PLL circuit ( 18 ) which is synchronized with the nf _H - timing signal to generate an nf _H -sampling sync signal for a nf _H working deflection stage ( 20 );
and means (µP BUS) for sequentially supplying the frequency divider ( 16 ) with start numbers selected to control a phase relationship between the nf _H timing signal and the mf _H signal, characterized by: means ( 17 ) which respond to the 2f _H timing signal to produce horizontal blanking pulses for the video signal.

8. Signal generator according to claim 7, characterized by means for modifying the nf _H timing signal at least in phase or in pulse width or in both.

9. Signal generator according to claim 7, characterized in net that n is 2.

10. Signal generator according to claim 7, characterized in net that m is 32 and n is 2.

11. Horizontal deflection system with means ( 14 , 16 ) for generating an nf _H timing signal synchronous with an f _H horizontal synchronous component in a video signal, wherein nf _{H is} a higher frequency than f _H ;
first means ( 18 ) responsive to the nf _H timing signal to generate an nf _H scan sync signal in synchronism with the nf _H timing signal;
and with a nf _H horizontal deflection stage ( 20 ) responsive to the nf _H scan synchronizing signal, characterized by: second means ( 17 ) responsive to the nf _H timing signal to provide horizontal blanking pulses produce.

12. System according to claim 11, characterized by means (CR2, CR3, Q2) for combining the horizontal blanking pulses with Vertical blanking pulses to produce a composite blanking signal to build.

13. System according to claim 11, characterized in that the means for generating the nf _H timing signal contain a first PLL circuit ( 14 ) and a frequency divider ( 16 ).

That the first, responsive to said nf _H -Zeiststeuerungssignal means for generating said nf _H -Abtast synchronous signal, a second PLL circuit (18) contained 14. System according to claim 13, characterized.

15. System according to claim 11, characterized in that the means for generating the nf _H timing signal means ( 13 ) for generating a clock signal with a frequency mf _H ent, wherein mf _{H has} a higher frequency than nf _H ; and means ( 38 ) for dividing the mf _H clock signal for generating the nf _H clock signal.

16. System according to claim 11, characterized in that the second, responsive to the nf _H timing signal with tel contain a driver / inverter ( 19 ).