DE4221431A1 - Manufacturing process for a key capacitor - Google Patents

Manufacturing process for a key capacitor

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Stephan Dipl Phys Auer
Armin Dr Rer Nat Kohlhase
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Abstract

According to the invention, in a dish capacitor, especially for use in stacked capacitor above bit line storage cells, a chemical mechanical polishing (CMP) process is used in producing the lower capacitor electrode (44, 46).

Description

Die Erfindung betrifft ein Herstellungsverfahren für einen Kondensator einer Halbleiterschaltung, wobei die untere Kondensatorplatte als Schüssel ausgebildet ist.The invention relates to a manufacturing method for a Capacitor of a semiconductor circuit, the lower one Capacitor plate is designed as a bowl.

Ein solcher Schüsselkondensator wird insbesondere bei DRAM-Halbleiterspeichern mit sogenannten "Stacked- Capacitor-" oder "Stacked-Capacitor-above-Bitline"- Speicherzellen eingesetzt, bei denen der Kondensator oberhalb des Transistors bzw. zusätzlich oberhalb der Bitleitung angeordnet ist. Das letztere Zellkonzept hat den prinzipiellen Vorteil, daß die zur Verfügung stehende Zellfläche für den Kondensator optimal genutzt werden kann, trotzdem ist sie bei zunehmender Verkleinerung nicht mehr ausreichend für einen planaren Kondensator mit ausreichender Kapazität.Such a bowl capacitor is used in particular DRAM semiconductor memories with so-called "stacked" Capacitor "or" Stacked-Capacitor-above-Bitline "- Memory cells used where the capacitor above the transistor or additionally above the bit line is arranged. The latter cell concept has the principle advantage that the available Cell area can be optimally used for the capacitor can, nevertheless it is not with increasing reduction more sufficient for having a planar capacitor sufficient capacity.

Aus dem Artikel von T. Kaga in IEEE Trans. on ED Vol. 38, No. 2, Febr. 91, S. 255 ist bekannt, zur Kapazitätserhö­ hung und damit Erhöhung der elektrischen Zuverlässigkeit einen sogenannten Schüssel- oder Crown-Kondensator ein­ zusetzen.From the article by T. Kaga in IEEE Trans. On ED Vol. 38, No. 2, Febr. 91, p. 255 is known for increasing capacity hung and thus increase the electrical reliability a so-called bowl or crown capacitor clog.

Aufgabe der vorliegenden Erfindung ist es, ein Herstell­ verfahren für einen Schüsselkondensator, insbesondere für Speicherzellen des Stacked-Capacitor-Typs oder des Stacked-Capacitor-above-Bitline-Typs, anzugeben. Das Verfahren soll einfach durchführbar sein und eine hohe Prozeßsicherheit besitzen. Die damit hergestellten Schüsselkondensatoren sollen eine hohe elektrische Zu­ verlässigkeit aufweisen und eine globale Planarisierung der die Kondensatoren enthaltenden Halbleiterschaltung ermöglichen. The object of the present invention is to manufacture Process for a bowl condenser, in particular for Memory cells of the stacked capacitor type or Stacked-Capacitor-above-Bitline type. The The process should be easy to carry out and high Have process security. The manufactured with it Bowl capacitors are said to have a high electrical supply have reliability and global planarization of the semiconductor circuit containing the capacitors enable.  

Diese Aufgabe wird gelöst durch ein Herstellverfahren ge­ mäß Patentanspruch 1. Weiterbildungen sind Gegenstand von Unteransprüchen.This object is achieved by a manufacturing process According to claim 1. Further training is the subject of Subclaims.

Die Erfindung beruht auf dem Einsatz eines Schleifver­ fahrens (sogenanntes Chemical mechanical polishing, CMP) bei der Herstellung der unteren Kondensatorelektrode. CMP kann bei verschiedenen Materialien eingesetzt werden und ist in dem Artikel W. J. Patrick et al., in J. Electrochem. Soc. Vol. 138 Nr. 6, Juni 91, S. 1778 näher beschrieben. Es wird bisher jedoch vorzugsweise bei der Mehrlagenverdrah­ tung von integrierten Schaltungen angewandt (siehe z. B. R. Uttrecht et al. , VMIC Conference 1991, S. 144). Der Einsatz bei der Herstellung eines Schüsselkondensators ist nicht bekannt. Die Erfindung ist insbesondere einsetzbar bei Halbleiterschaltungen, bei denen vor Herstellung der unteren Kondensatorelektrode bereits eine planare, vor­ zugsweise global planare Oberfläche vorliegt und unter­ stützt außerdem eine spätere globale Planarisierung der gesamten Halbleiterschaltung. Dazu kann ebenfalls ein Schleifverfahren eingesetzt werden. Die deutschen Patent­ anmeldungen Herstellungsverfahren für eine Halbleiter­ anordnung" und "globales Planarisierungsverfahren für integrierte Halbleiterschaltungen oder mikromechanische Bauteile" derselben Erfinder, angemeldet am 30.06.1992, auf die in ihrer Gesamtheit verwiesen wird, beschreiben ein entsprechendes Herstellverfahren für Speicherzellen und eine geeignete globale Planarisierung.The invention is based on the use of a Schleifver driving (so-called chemical mechanical polishing, CMP) in the manufacture of the lower capacitor electrode. CMP can be used with different materials and is described in W. J. Patrick et al., in J. Electrochem. Soc. Vol. 138 No. 6, June 91, p. 1778 described in more detail. It So far, however, has been preferred for multi-layer wiring integrated circuits (see e.g. R. Uttrecht et al. , VMIC Conference 1991, p. 144). The stake in the manufacture of a bowl condenser is not known. The invention is particularly applicable to Semiconductor circuits in which before the manufacture of lower capacitor electrode already a planar, before preferably globally planar surface exists and under also supports later global planarization of the entire semiconductor circuit. You can also use a Grinding processes are used. The German patent Manufacturing process for a semiconductor arrangement "and" global planarization process for integrated semiconductor circuits or micromechanical Components "of the same inventor, registered on June 30, 1992, to which reference is made in its entirety a corresponding manufacturing process for memory cells and appropriate global planarization.

CMP ermöglicht eine langreichweitige, d. h. globale Pla­ narisierung der Oberfläche bei sehr niedrigen verbleiben­ den Stufen (maximal etwa 100 nm). Durch geeignete Zusam­ mensetzung der Polierflüssigkeit und der Polierkissen kann eine Selektivität zwischen verschiedenen Materialien erzielt werden. Ein sinnvoller Einsatz eines CMP-Schrittes setzt andererseits in vielen Fällen voraus, daß die Ober­ fläche bereits vor dem Prozeß hinreichend gut planarisiert ist. Weitere Einzelheiten sind in den bereits genannten deutschen Patentanmeldungen derselben Erfinder erläutert.CMP enables long-range, i.e. H. global pla narization of the surface remain at very low the steps (maximum about 100 nm). By suitable co of the polishing liquid and the polishing pad a selectivity between different materials be achieved. A sensible use of a CMP step on the other hand assumes in many cases that the superior sufficiently well planarized before the process  is. Further details are in those already mentioned German patent applications by the same inventors explained.

Die Erfindung wird nachfolgend anhand eines in den Zeich­ nungen dargestellten Ausführungsbeispiels näher beschrie­ ben. Es zeigen:The invention is based on a in the drawing Solutions described embodiments described in more detail ben. Show it:

Fig. 1 einen Querschnitt durch einen Ausschnitt von Zellenfeld (Z) und Peripherie (P) nach Durch­ führung des erfindungsgemäßen Verfahrens. Fig. 1 shows a cross section through a section of cell field (Z) and periphery (P) after implementation of the method according to the invention.

Fig. 2 bis 5 einen ausschnittsweisen Querschnitt durch das Halbleitersubstrat im Zellenfeld, an dem die Verfahrensschritte einer Ausführungsform der Erfindung verdeutlicht werden. FIGS. 2 to 5 show a partial cross section through the semiconductor substrate in the cell field, on which the method steps of an embodiment of the invention are illustrated.

Fig. 1: Als Beispiel für eine Halbleiterschaltung ist eine DRAM-Speicheranordnung dargestellt, und zwar ein Querschnitt durch zwei benachbarte Speicherzellen (Z) parallel zum aktiven Gebiet und durch eine typische Peripherieschaltung (P), wobei die Speicheranordnung bis auf die Herstellung von Verdrahtungsebenen fertiggestellt ist. In einem Halbleitersubstrat 1 sind Isolationsgebiete 2 angeordnet, die verschiedene Speicherzellen voneinander isolieren. Das Halbleitersubstrat 1 enthält ferner dotier­ te Gebiete 3, 4, 5 als Source oder Drain (3, 4) von Transistoren im Zellenfeld oder in der Peripherie oder als Anschluß (5) des Halbleitersubstrats 1. Auf der Substrat­ oberfläche (bzw. auf einem nicht dargestellten Gateoxid) befinden sich in einer Wortleitungsebene ein Gate 6 des Transistors und andere leitende Strukturen 7. Ein Tran­ sistor-Bitleitungs-Pfeiler 8 (TB-Pfeiler) verbindet das Draingebiet des Transistors mit einer überliegenden Bit­ leitung 10, ein Transistor-Kondensator-Pfeiler 9 (TK-Pfeiler) verbindet das Sourcegebiet 3 mit einer unteren Kondensatorplatte 11. In der Peripherie sind weitere Pfeiler vorgesehen, die in der Bitleitungsebene liegende Leitbahnen 12 mit dem dotierten Substratgebiet 5 (SB-Pfeiler 13) oder mit der leitenden Struktur 7 in der Wortleitung-Ebene (WB-Pfeiler 14) verbinden. Die Pfeiler 8, 9, 13, 14, Bitleitung 10 und Leitbahnen 12 sind in einer ersten isolierenden Schicht 15 angeordnet. Es ist vorteilhaft, wenn die erste isolierende Schicht 15 eine global planarisierte Oberfläche besitzt, die auf gleicher Höhe wie die Oberkante der TK-Pfeiler 9 liegt. Sämtliche leitfähige Strukturen 8, 10, 12, 13, 14 mit Ausnahme der TK-Pfeiler 9 sind in die erste isolierende Schicht 15 eingebettet, d. h. allseitig und insbesondere nach oben isoliert. Die TK-Pfeiler reichen bis an die Oberfläche der Schicht 15. Die Pfeiler bestehen aus einem geeigneten leitfähigen Material, z. B. dotiertem Polysilizium oder einem Metall, z. B. Wolfram. Die TK-Pfeiler bestehen vorzugsweise aus dotiertem Polysilizium, um niedrige Übergangswiderstände zwischen Pfeiler und Kondensator zu erzielen. Metallische Pfeiler sind möglich, wenn der spätere Prozeßablauf darauf abgestimmt wird. Dann ist eventuell zwischen Kondensatormaterial und Metall eine Kontaktschicht (z. B. Ti) und eine Diffusionsbarriere (z. B. TiN) erforderlich (z. B. die Schicht 40 als TiN/Ti- Schicht), deren Eigenschaften berücksichtigt werden müssen. Andererseits kann der Kondensator auch aus einem Metall bestehen, so das eine TiN/Ti-Schicht nicht notwendig ist. Fig. 1: As an example of a semiconductor circuit including a DRAM memory array is shown, namely a cross section of two adjacent memory cells (Z) parallel to the active region and by a typical peripheral circuit (P), wherein the memory device completed to the manufacture of wiring planes is. Isolation regions 2 are arranged in a semiconductor substrate 1 , which isolate different memory cells from one another. The semiconductor substrate 1 also contains doped regions 3 , 4 , 5 as source or drain ( 3 , 4 ) of transistors in the cell array or in the periphery or as a connection ( 5 ) of the semiconductor substrate 1 . A gate 6 of the transistor and other conductive structures 7 are located on the substrate surface (or on a gate oxide, not shown) in a word line plane. A transistor bit line pillar 8 (TB pillar) connects the drain region of the transistor to an overlying bit line 10 , a transistor-capacitor pillar 9 (TC pillar) connects the source region 3 to a lower capacitor plate 11 . Further pillars are provided in the periphery, which connect interconnects 12 located in the bit line level to the doped substrate region 5 (SB pillar 13 ) or to the conductive structure 7 in the word line level (WB pillar 14 ). The pillars 8 , 9 , 13 , 14 , bit line 10 and interconnects 12 are arranged in a first insulating layer 15 . It is advantageous if the first insulating layer 15 has a globally planarized surface which is at the same height as the upper edge of the TC pillars 9 . All conductive structures 8 , 10 , 12 , 13 , 14 with the exception of the TK pillars 9 are embedded in the first insulating layer 15 , ie insulated on all sides and in particular upwards. The deep-freeze pillars extend to the surface of layer 15 . The pillars are made of a suitable conductive material, e.g. B. doped polysilicon or a metal, e.g. B. Tungsten. The TK pillars are preferably made of doped polysilicon in order to achieve low contact resistance between the pillar and the capacitor. Metallic pillars are possible if the subsequent process flow is coordinated with it. Then a contact layer (e.g. Ti) and a diffusion barrier (e.g. TiN) may be required between the capacitor material and metal (e.g. layer 40 as a TiN / Ti layer), the properties of which must be taken into account. On the other hand, the capacitor can also consist of a metal, so that a TiN / Ti layer is not necessary.

Der Kondensator besteht aus der unteren, als Schüssel aus­ gebildeten Kondensatorelektrode 11, die vorzugsweise innenliegende Lamellen 46 aufweist, und einer allen Speicherzellen gemeinsamen Gegenplatte 16, die durch ein Dielektrikum 47 von der unteren Kondensatorelektrode 11 isoliert wird. Die Erfindung sieht vor, daß die Oberkanten der unteren Kondensatorelektrode 11 (d. h. des Schüsselrandes und der Lamellen) durch Einsatz eines CMP-Schrittes auf gleicher Höhe liegen und daß die Oberkanten der unteren Kondensatorelektroden aller Speicherzellen des Halb­ leiterspeichers eine globale Planarisierung aufweisen. The capacitor consists of the lower capacitor electrode 11 formed as a bowl, which preferably has internal fins 46 , and a counterplate 16 common to all memory cells, which is insulated from the lower capacitor electrode 11 by a dielectric 47 . The invention provides that the upper edges of the lower capacitor electrode 11 (ie the bowl edge and the lamellae) are at the same level by using a CMP step and that the upper edges of the lower capacitor electrodes of all memory cells of the semiconductor memory have a global planarization.

Eine zweite isolierende Schicht 17 bedeckt die Gegenplatte 16 im Zellenfeld Z bzw. die erste isolierende Schicht 15 in der Peripherie P. In ihr sind hier als Vias bezeichnete Kontaktlöcher 18, 19 angeordnet, über die die Gegenplatte 16 oder die Leitbahn 12 der Bitleitungs-Ebene (und damit das Halbleitersubstrat oder die Wortleitungs-Ebene) an­ geschlossen werden können.A second insulating layer 17 covers the counterplate 16 in the cell field Z or the first insulating layer 15 in the periphery P. In this case, contact holes 18 , 19 , referred to as vias, are arranged, via which the counterplate 16 or the interconnect 12 of the bit line level (and thus the semiconductor substrate or the word line level) can be closed.

Fig. 2: Das erfindungsgemäße Herstellverfahren geht von der ersten isolierenden Schicht 15 als Untergrund 15 aus, der den TK-Pfeiler 9 als Anschluß 9 für die zu bildende untere Kondensatorelektrode 11 enthält. Darauf kann zu­ nächst eine dünne (z. B. 30 nm), elektrisch leitende Zwischenschicht 40 ganzflächig aufgebracht werden. Be­ steht der TK-Pfeiler aus dotiertem Polysilizium, so ist das Material der Schicht 40 vorzugsweise ebenfalls dotiertes Polysilizium. Anschließend wird eine Hilfsschicht 41, vorzugsweise Siliziumoxyd von etwa 500-1000 nm Dicke, ganzflächig abgeschieden. In die Hilfsschicht 41 werden mit Hilfe einer Fototechnik (Lackmaske 42) Löcher 43 an den Stellen geätzt, wo später ein Kondensator entstehen soll. Die Ätzung stoppt dabei gegebenenfalls auf der Zwischenschicht 40. Zur Vergrößerung der Kapazität kann es vorteilhaft sein, wenn vor Entfernung der Lackmaske 42 eine isotrope Oxydätzung zur Aufweitung des Lochs 43 durchgeführt wird. Wird keine Zwischenschicht 40 verwendet, so ist sicherzustellen, daß jedes Loch 43 je einen TK- Pfeiler zumindest teilweise öffnet. Fig. 2: The manufacturing method according to the invention is based on the first insulating layer 15 as the base 15 , which contains the TK pillar 9 as a connection 9 for the lower capacitor electrode 11 to be formed. First, a thin (eg 30 nm), electrically conductive intermediate layer 40 can be applied over the entire surface. If the TK pillar is made of doped polysilicon, the material of layer 40 is preferably also doped polysilicon. An auxiliary layer 41 , preferably silicon oxide approximately 500-1000 nm thick, is then deposited over the entire surface. Holes 43 are etched into the auxiliary layer 41 with the aid of a photo technique (resist mask 42 ) at the points where a capacitor is later to be created. The etching may stop on the intermediate layer 40 . To increase the capacitance, it may be advantageous if an isotropic oxide etching is carried out to widen the hole 43 before the resist mask 42 is removed. If no intermediate layer 40 is used, it must be ensured that each hole 43 opens at least partially one TK pillar.

Fig. 3: Es wird ganzflächig eine leitende Schicht 44, vorzugsweise Polysilizium von etwa 100nm bis 200nm Dicke, abgeschieden, so daß diese im Loch 43 eine Schüssel bildet. An den Schüsselwänden wird mit bekannten Verfahren ein ca. 100nm bis 200nm dicker Spacer 45 z. B. aus Siliziumoxyd hergestellt. Diese beiden Verfahrensschritte können wiederholt werden bis das Loch gefüllt ist; im Ausführungsbeispiel wird nur eine dotierte Polysilizium­ schicht 46 zur Auffüllung abgeschieden. Fig. 3: It is deposited by about 100 nm to 200 nm in thickness so that it forms a dish in the hole 43 over the entire surface, a conductive layer 44, preferably polysilicon. An approximately 100 nm to 200 nm thick spacer 45 z. B. made of silicon oxide. These two process steps can be repeated until the hole is filled; in the exemplary embodiment, only a doped polysilicon layer 46 is deposited for filling.

Fig. 4: Erfindungsgemäß wird nun das Polysilizium 46, 44 auf der waagerechten Oberfläche außerhalb der Löcher 43 in einem CMP-Schritt entfernt. In der Schüssel verbleiben senkrechte Polysilizium-Lamellen 46, die durch die Spacer 45 voneinander und vom Rand der Schüssel 44 getrennt sind. Die untere Kondensatorelektrode 11 wird durch die Schüssel 44, die Lamellen 46 sowie ggf. Teile der Zwischenschicht 40 gebildet. Fig. 4: According to the invention, the polysilicon 46 , 44 on the horizontal surface outside the holes 43 is now removed in a CMP step. Vertical polysilicon lamellae 46 remain in the bowl and are separated from one another and from the edge of the bowl 44 by the spacers 45 . The lower capacitor electrode 11 is formed by the bowl 44 , the fins 46 and possibly parts of the intermediate layer 40 .

Fig. 5: Die Hilfsschicht 41 und die Spacer 45 werden, vorzugsweise gemeinsam, entfernt. Die Ätzung muß selektiv zum Polysilizium 44, 46 sowie gegebenenfalls zur Zwischen­ schicht 40 sein und kann beispielsweise eine Naßätzung sein. Die ggf. anfangs aufgebrachte Zwischenschicht wird zur Trennung benachbarter Kondensatoren voneinander an den freiliegenen Stellen durchgeätzt und ein Kondensatordielek­ trikum 47 aufgebracht. Da die Zwischenschicht 40 sehr dünn ist, ist der Abtrag der Schüssel und der Lamellen bei die­ ser Ätzung gering. Schließlich wird die Gegenplatte 16 ab­ geschieden und strukturiert, ferner kann das Kondensator­ dielektrikum 47 in der Peripherie entfernt werden. FIG. 5, the auxiliary layer 41 and the spacer 45 are preferably jointly removed. The etching must be selective to the polysilicon 44 , 46 and optionally to the intermediate layer 40 and can be, for example, a wet etching. The intermediate layer, which may be initially applied, is etched through to separate adjacent capacitors from one another at the exposed locations and a capacitor dielectric 47 is applied. Since the intermediate layer 40 is very thin, the removal of the bowl and the lamellae is slight with this etching. Finally, the counter plate 16 is separated and structured, and the capacitor dielectric 47 in the periphery can be removed.

Erfindungsgemäß wird das Polysilizium 46, 44 auf der planaren Oberfläche nicht durch eine Ätzung, sondern durch einen CMP-Schritt entfernt. Die Oberkanten der unteren Kondensatorelektrode 11 (d. h. die Oberkante des aus der Polysiliziumschicht 44 gebildeten "Schüsselrandes" und die Oberkanten der in der Schüssel liegenden Lamellen 46) besitzen dadurch im wesentlichen dieselbe Höhe. Der Vor­ teil ist, daß die Kondensatoren eine planare und in der Höhe gut definierte obere Deckfläche aufweisen, wodurch eine spätere globale Planarisierung der gesamten Halb­ leiter-Schaltung (hier also von Zellenfeld und Peripherie) wesentlich vereinfacht wird. According to the invention, the polysilicon 46 , 44 on the planar surface is not removed by an etching but by a CMP step. The upper edges of the lower capacitor electrode 11 (ie the upper edge of the "bowl rim" formed from the polysilicon layer 44 and the upper edges of the lamellae 46 lying in the bowl) thus have essentially the same height. The part before is that the capacitors have a planar and in the height well-defined top surface, whereby a later global planarization of the entire semiconductor circuit (here from cell field and periphery) is significantly simplified.

Polysilizium kann mit hoher Selektivität gegen Oxid im CMP-Verfahren geschliffen werden, so daß auf dem Oxid 41 problemlos gestoppt werden kann. Ferner liegt die Hilfs­ schicht zu diesem Zeitpunkt bis auf die Löcher 43 ganz­ flächig, d. h. insbesondere auch in der Peripherie außerhalb des Zellenfeldes vor. Somit besteht keine Gefahr, daß Kondensatoren am Zellenfeldrand durch den Einfluß einer benachbarten Topographiestufe zu tief ge­ schliffen oder beschädigt werden. Eine spätere globale Planarisierung der gesamten Schaltung sowie die Herstel­ lung der Vias 18, 19 wird durch einen global planaren Untergrund 15 unterstützt; dies ist in der bereits erwähn­ ten deutschen Patentanmeldung derselben Erfinder eingehend erläutert.Polysilicon can be ground with high selectivity against oxide in the CMP process, so that the oxide 41 can be stopped without problems. Furthermore, the auxiliary layer is at this point all the way down to the holes 43 , ie in particular also in the periphery outside the cell field. Thus, there is no risk that capacitors at the edge of the cell field are too deeply ground or damaged by the influence of an adjacent topography level. A later global planarization of the entire circuit and the manufacture of vias 18 , 19 is supported by a global planar background 15 ; this is explained in detail in the aforementioned German patent application by the same inventors.

Ferner ist es vorteilhaft, wenn ein isotroper Oxidätzpro­ zeß zur Vergrößerung der Löcher eingeführt wird (Fig. 2). Dadurch vergrößert sich der Kondensatorumfang und damit die Speicherkapazität, außerdem wird es einfacher, den Kondensator voll überlappend über den Anschluß 9 zu legen. Das ist wichtig, wenn der Anschluß aus einem Material besteht, auf dem kein verläßliches Kondensatordielektri­ kum 47 hergestellt werden kann. Dann muß verhindert werden, daß der Anschluß 9 neben der unteren Kondensator­ elektrode 11 teilweise freigelegt werden, wie dies in Fig. 5 der Fall ist. Die Gegenplatte 16 ist vorzugsweise so dick abzuscheiden, daß alle Spalten zwischen den Poly­ silizium-Lamellen eines Kondensators und zwischen benach­ barten unteren Kondensatorelektroden aufgefüllt werden. Auch dies wird vereinfacht, wenn der Spalt zwischen dem Kondensator durch die erwähnte isotrope Oxidätzung ver­ schmälert wird. Die Dicke der Gegenplatte 48 kann redu­ ziert werden, was die Gesamthöhe der Kondensatoren ver­ ringert und die Planarisierung erleichtert.It is also advantageous if an isotropic Oxidätzpro process is introduced to enlarge the holes ( Fig. 2). This increases the size of the capacitor and thus the storage capacity, and it also becomes easier to place the capacitor overlapping over the terminal 9 . This is important if the connection is made of a material on which no reliable capacitor 47 can be produced. Then it must be prevented that the terminal 9 next to the lower capacitor electrode 11 are partially exposed, as is the case in Fig. 5. The counter plate 16 is preferably so thick that all the gaps between the poly silicon fins of a capacitor and between neighboring disclosed capacitor electrodes are filled. This is also simplified if the gap between the capacitor is narrowed ver by the isotropic oxide etching mentioned. The thickness of the counter plate 48 can be reduced, which reduces the overall height of the capacitors and facilitates planarization.

Erkennbar ist die Oxidschicht 41 nur eine Hilfsschicht, die ebenso wie die Spacer 45 später wieder entfernt wird. The oxide layer 41 is only recognizable as an auxiliary layer, which, like the spacer 45 , is removed again later.

Diese beiden Strukturen 41, 45 können daher aus anderen Materialien bestehen, die die oben erläuterten Bedingungen erfüllen. Vorzugsweise bestehen sie aus demselben Material, so daß sie gemeinsam entfernt werden können.These two structures 41 , 45 can therefore consist of other materials that meet the conditions explained above. They are preferably made of the same material so that they can be removed together.

Claims (3)

1. Herstellverfahren für einen Kondensator einer Halb­ leiterschaltung, wobei die untere Kondensatorelektrode (11) als Schüssel ausgebildet ist und auf einem Untergrund (15) angeordnet ist, mit folgenden Verfahrensschritten:
  • - Aufbringen einer Hilfsschicht (41) auf dem Untergrund (15)
  • - Erzeugen eines Lochs (43) in der Hilfsschicht (41)
  • - ganzflächige Abscheidung einer leitenden Schicht (44), welche im Loch eine Schüssel bildet,
  • - Erzeugen eines Spacers (45) an der Schüsselwand,
  • - Auffüllen der Schüssel durch Wiederholung der beiden letzten Schritte,
  • - Bilden der unteren Kondensatorelektrode (11) durch Entfernen der leitenden Schichten (44, 46) außerhalb des Lochs (43) in einem CMP-Schritt,
  • - Entfernen der Hilfsschicht (41) und Entfernen der Spacer (45)
  • - Aufbringen eines Kondensatordielektrikums (47) und Her­ stellen einer Gegenplatte (16).
1. Manufacturing method for a capacitor of a semiconductor circuit, the lower capacitor electrode ( 11 ) being designed as a bowl and being arranged on a substrate ( 15 ), with the following method steps:
  • - Application of an auxiliary layer ( 41 ) on the substrate ( 15 )
  • - Creating a hole ( 43 ) in the auxiliary layer ( 41 )
  • - Full-surface deposition of a conductive layer ( 44 ), which forms a bowl in the hole,
  • - creating a spacer ( 45 ) on the bowl wall,
  • - refill the bowl by repeating the last two steps,
  • Forming the lower capacitor electrode ( 11 ) by removing the conductive layers ( 44 , 46 ) outside the hole ( 43 ) in a CMP step,
  • - Removing the auxiliary layer ( 41 ) and removing the spacers ( 45 )
  • - Applying a capacitor dielectric ( 47 ) and Her put a counter plate ( 16 ).
2. Verfahren nach Anspruch 1, dadurch ge­ kennzeichnet, daß das Loch (43) in der Hilfsschicht (41) vor Abscheidung der leitenden Schicht (44) durch eine isotrope Ätzung der Hilfsschicht (41) vergrößert wird.2. The method according to claim 1, characterized in that the hole ( 43 ) in the auxiliary layer ( 41 ) before deposition of the conductive layer ( 44 ) is enlarged by an isotropic etching of the auxiliary layer ( 41 ). 3. Verfahren nach einem der Ansprüche 1-2, ge­ kennzeichnet durch Aufbringen einer leitenden Zwischenschicht (40) vor Aufbringen der Hilfsschicht (41), die nach dem Entfernen der Hilfs­ schicht (41) an den freiliegenden Stellen weggeätzt wird.3. The method according to any one of claims 1-2, characterized by at applying a conductive intermediate layer (40) before application of the auxiliary layer (41), the layer after removal of the auxiliary (41) is etched away at the exposed places.
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