DE4217420A1

DE4217420A1 - Trench storage capacitor for high density DRAM(s) - uses rectangular trench with (100) walls and bottom plane to improve oxide thickness and threshold control with die oriented parallel to (110) planes

Info

Publication number: DE4217420A1
Application number: DE4217420A
Authority: DE
Inventors: Takao Yasue
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-05-27
Filing date: 1992-05-26
Publication date: 1992-12-03
Also published as: ITMI921295A1; KR920022511A; JPH05109984A; IT1255293B; ITMI921295A0

Abstract

Semiconductor die, pref. single crystalline Si, has a surface orientation of (100) and 4 side planes consisting of (110) planes. The edges of the die are inside (111) planes. The die contains trenches which have a rectangular cross section with 4 (100) planes as walls and a (100) plane as bottom. This makes the angle between the trench edges and a (110) die-edge plane 45 degrees. The trench has an outer conductive layer, pref. a diffusion layer pref. inside the substrate, along the trench-periphery, an inner conductive layer, pref. polycrystalline Si, and an insulating layer, pref. an oxide layer, between them. The outer conductive layer pref. forms one of the diffusions in an MOS transistor and the insulating layer is pref. also the gate dielectric of the MOS transistor. Also claimed is the use of substrtes of GaAs, InP and Si-Ge. The die is pref. cut from a wafer of the substrate material which has a (110) plane as registration edge. USE/ADVANTAGE - The orientation of the trench walls ensures that the oxide thickness, grown as dielectric layer of the embedded capactor, has an even thickness along the entire periphery and that the threshold under the inner electrode is controlled. This improves the yield and reliability of the trench capacitors and of the devices using them.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterein richtung und ein Verfahren zu deren Herstellung und insbesonde re auf den Aufbau von auf einem Halbleiterchip gebildeten Gra ben (Trenchs) oder Kondensatoren und ein Verfahren zu deren Herstellung.The present invention relates to a semiconductor direction and a method for their production and in particular re on the structure of Gra formed on a semiconductor chip ben (trenchs) or capacitors and a method for their Manufacturing.

In den letzten Jahren besteht eine wachsende Nachfrage nach Halbleitereinrichtungen, da Informationsverarbeitungsein richtungen wie Computer in verbreiteten Gebrauch gekommen sind. Bezüglich ihrer Funktion sind Einrichtungen mit großer Spei cherkapazität und hoher Betriebsgeschwindigkeit gefragt. Vor diesem Hintergrund stehen wesentliche Weiterentwicklungen der Halbleitereinrichtungen in Richtung einer höheren Integrations dichte, größerer Ansprech- bzw. Verarbeitungsgeschwindigkeit und höherer Zuverlässigkeit.In recent years, there has been a growing demand for Semiconductor devices since information processing directions such as computers have come into widespread use. In terms of their function, facilities with large memory capacity and high operating speed. In front This is the background to significant further developments of the Semiconductor devices towards higher integration dense, higher response or processing speed and higher reliability.

Ein DRAM (dynamischer Speicher mit wahlfreiem Zugriff) ist als Halbleitereinrichtung für die wahlfreie Ein-/Ausgabe von zu speichernder/gespeicherter Information bekannt. Im allgemeinen enthält ein DRAM ein Speicherzellarray als Speichergebiet, in dem eine große Anzahl von Informationseinheiten gespeichert wird und für die Eingabe/Ausgabe von/nach außen benötigte Schaltungen.A DRAM (dynamic random access memory) is as Semiconductor device for the optional input / output of zu storing / stored information known. In general a DRAM contains a memory cell array as a memory area, in which stores a large number of information units and is required for input / output from / to the outside Circuits.

Fig. 36 ist ein Blockschaltbild, das den allgemeinen Aufbau eines DRAM zeigt. Wie Fig. 36 zeigt, enthält ein DRAM 50 ein Speicherzellarray 51, einen Zeilen- und Spaltenadreßpuffer 52, einen Zeilendekoder 53 und einen Spaltendekoder 54, einen Lese- Auffrischverstärker 55, einen Dateneingabepuffer 56 und einen Datenausgabepuffer 57 und einen Taktgenerator 58. Fig. 36 is a block diagram showing the general structure of a DRAM. As shown in FIG. 36, a DRAM 50 includes a memory cell array 51 , a row and column address buffer 52 , a row decoder 53 and a column decoder 54 , a read refresh amplifier 55 , a data input buffer 56 and a data output buffer 57 and a clock generator 58 .

Das Speicherzellarray 51 dient zum Speichern von Datensignalen der Speicherinformation. Der Zeilen- und Spaltenadreßpuffer 52 empfängt externe Adreßsignale A₀ bis A₉ zur Auswahl einer eine Speicherschaltungseinheit bildenden Speicherzelle. Der Zeilen dekoder 53 und der Spaltendekoder 54 dienen dazu, durch Deko dieren des Adreßsignals eine Speicherzelle zu bestimmen. Der Lese-Auffrischverstärker dient dazu, das in der ausgewählten (bestimmten) Speicherzelle gespeicherte Signal unter Ver stärkung desselben auszulesen. Der Dateneingabepuffer 56 und der Datenausgabepuffer 57 werden zur Ein-/Ausgabe von Daten verwendet. Der Taktgenerator 58 erzeugt als Steuersignale für verschiedene Abschnitte bzw. Teile dienende Taktsignale.The memory cell array 51 is used to store data signals of the memory information. The row and column address buffer 52 receives external address signals A ₀ to A ₉ for selection of a memory cell forming a memory circuit unit. The row decoder 53 and the column decoder 54 serve to determine a memory cell by decoding the address signal. The read refresh amplifier is used to read out the signal stored in the selected (specific) memory cell while amplifying the same. The data input buffer 56 and the data output buffer 57 are used for input / output of data. The clock generator 58 generates clock signals serving as control signals for different sections.

Das Speicherzellarray 51, das auf einem Halbleiterchip eine große Fläche einnimmt, enthält eine Mehrzahl von Speicher zellen, die jede eine Speicherinformationseinheit speichern und in einer Matrix angeordnet sind. Fig. 37 zeigt ein Ersatz schaltbild für 4 Bit Speicherzellen, die das Speicherzellarray 51 bilden. Das Speicherzellarray 51 enthält eine Mehrzahl von Wortleitungen WL, die sich parallel zur Zeilenrichtung er strecken, und eine Mehrzahl von Bitleitungspaaren BLa, BLb, die sich parallel zur Spaltenrichtung erstrecken. Eine Speicherzel le M ist in der Umgebung eines Kreuzungspunktes zwischen der Wortleitung WL und der Bitleitung BLa, BLb gebildet. The memory cell array 51 , which occupies a large area on a semiconductor chip, contains a plurality of memory cells, each of which stores a memory information unit and is arranged in a matrix. FIG. 37 shows an equivalent circuit diagram for 4-bit memory cells which form the memory cell array 51 . The memory cell array 51 contains a plurality of word lines WL, which extend parallel to the row direction, and a plurality of bit line pairs BLa, BLb, which extend parallel to the column direction. A memory cell M is formed in the vicinity of a cross point between the word line WL and the bit line BLa, BLb.

Eine Speicherzelle M enthält einen MOS (Metall-Oxid-Halbleiter) -Feldeffekttransistor Tr und einen Kondensator C. Jede Spei cherzelle ist nämlich vom sogenannten Ein-Transistor-Ein-Kon densator-Typ. Als Kondensator C wird ein Trench-Kondensator mit einem in Tiefenrichtung des Substrates gebildeten Graben ver wendet, um den Integrationsgrad zu erhöhen. Die Speicherzelle dieses Typs hat einen einfachen Aufbau, ermöglicht leicht die Erhöhung des Integrationsgrades des Speicherzellarrays und ist daher bei DRAM mit großer Speicherkapazität weit verbreitet.A memory cell M contains a MOS (metal oxide semiconductor) -Field effect transistor Tr and a capacitor C. Each Spei cher cell is namely from the so-called one-transistor-Kon type of capacitor. A trench capacitor is used as capacitor C. a trench formed in the depth direction of the substrate applies to increase the degree of integration. The memory cell this type has a simple structure, easily enables the Increase the degree of integration of the memory cell array and is therefore widely used in DRAM with large memory capacity.

Auf einem Halbleiterchip ist eine Mehrzahl von oben beschrie benen DRAM gebildet, und der Halbleiterchip wird durch Zer schneiden eines Halbleiterwafers in eine vorbestimmte Gestalt gebildet.A plurality is described on a semiconductor chip from above benen DRAM formed, and the semiconductor chip is by Zer cut a semiconductor wafer into a predetermined shape educated.

Üblicherweise werden DRAM o. ä. auf einem Halbleiterwafer durch Gasphasenabscheidung, Oxidation, Fotolithografie o. ä. gebildet, und dann wird der Halbleiterwafer zerschnitten, um fertige Halbleiterchips zu liefern.DRAM or the like are usually carried out on a semiconductor wafer Vapor deposition, oxidation, photolithography or the like formed, and then the semiconductor wafer is cut to finished To supply semiconductor chips.

Wenn auf einem Halbleiterwafer unter Verwendung von Fotolitho grafie o. ä. DRAMs gebildet werden, wird die Strukturierung üb licherweise bezüglich einer auf dem Halbleiterwafer ebenen Orientierung vorgenommen. Normalerweise wird die Orientierung der Hauptoberfläche des Halbleiterwafers als (100) gewählt, und die DRAMs werden auf der Hauptoberfläche gebildet. In Abhängig keit von der Anwendung gibt es Orientierungs-Anschliffe mit (110)- oder (100)-Orientierung.When on a semiconductor wafer using photolitho graphic or similar DRAMs are formed, the structuring is practiced Licher with respect to a level on the semiconductor wafer Orientation made. Usually the orientation the main surface of the semiconductor wafer is selected as (100), and the DRAMs are formed on the main surface. Depending Orientation grinds are available with the application (110) or (100) orientation.

Nachfolgend wird der Aufbau eines Trench-Kondensators in einem DRAM mit (100)-Hauptoberfläche des Halbleiterwafers und Orien tierungs-Anschliffen entsprechend der (100)- oder (110)-Ebene beschrieben. Zuerst wird ein Beispiel beschrieben, bei dem die Hauptoberfläche des Halbleiterwafers die (100)-Ebene und der Orientierungs-Anschliff die (110)-Ebene ist. Below is the construction of a trench capacitor in one DRAM with (100) main surface of the semiconductor wafer and orien grinding according to the (100) or (110) level described. First, an example in which the Main surface of the semiconductor wafer is the (100) plane and the Orientation grind is the (110) plane.

Wie Fig. 38 zeigt, wurden Halbleitereinrichtungen wie DRAMs bereits auf einem Halbleiterwafer 60 mit der (100)-Ebene als Hauptoberfläche 61a und der (110)-Ebene als Orientierungs-An schliff 61b gebildet. Eine Mehrzahl von Schnitt(Teilungs-)li nien 62 und 63 sind senkrecht oder parallel zum Orientierungs- Anschliff 61b gebildet. Durch Teilen bzw. Schneiden des Halb leiterwafers 60 längs der Schnittlinien 62 und 63 wird eine Mehrzahl von Halbleiterchips 64 erhalten.As shows FIG. 38, semiconductor devices such as DRAMs b were formed already on a semiconductor wafer 60 having the (100) plane as a main surface 61a and the (110) plane orientation as to cut 61. A plurality of intersection lines 62 and 63 are formed perpendicularly or parallel to the orientation bevel 61 b. By dividing or cutting the semiconductor wafer 60 along the cutting lines 62 and 63 , a plurality of semiconductor chips 64 is obtained.

Wie Fig. 39 zeigt, wird die Orientierung des Halbleiterchips 64, der einer der Mehrzahl der auf diese Weise gebildeten Chips ist, so gewählt, daß die Hauptoberfläche 64a die (100)-Ebene ist und die vier Seitenflächen 64b, 64c, 64d und 64e (110)-Ebe nen sind. Eine Mehrzahl von Speicherzellen 65, die ein Spei cherzellarray im DRAM bilden, ist auf der Hauptoberfläche 64a gebildet. As, FIG. 39, the orientation of the semiconductor chip 64, which is one of the plurality of chips formed in this way, is chosen such that the major surface 64 a which is (100) plane and the four side surfaces 64 b, c 64, 64 d and 64 e (110) planes. A plurality of memory cells 65 , which form a memory cell array in the DRAM, are formed on the main surface 64 a.

Der Aufbau einer Speicherzelle 65 wird unter Bezugnahme auf die Fig. 40 und 41 beschrieben.The structure of a memory cell 65 will be described with reference to FIGS. 40 and 41.

Fig. 40 ist eine Draufsicht einer Speicherzelle 65. Fig. 41 ist eine Querschnittsdarstellung längs der Linie X-X in Fig. 40. Fig. 40 is a plan view of a memory cell 65. Fig. 41 is a cross sectional view taken along line XX in Fig. 40.

Die Speicherzelle 65 enthält einen MOS-Feldeffekttransistor 66 und einen Trench-Kondensator 67. Der MOS-Feldeffekttransistor 66 ist an einer Kreuzung einer durch eine Wortleitung gebilde ten Gateelektrode 66a mit einem sich etwa senkrecht zur Längs richtung der Gateelektrode 66a erstreckenden aktiven Gebiet 66b angeordnet. Der Trench-Kondensator 67 ist auf dem aktiven Ge biet 66b angeordnet. Über dem aktiven Gebiet 66b ist eine Bit leitung 66c angeordnet. Ein Kontaktloch 66e ist zur Verbindung der Bitleitung 66c mit dem Substrat gebildet. The memory cell 65 contains a MOS field effect transistor 66 and a trench capacitor 67 . The MOS field effect transistor 66 is arranged at an intersection of a gate electrode 66 a formed by a word line with an approximately perpendicular to the longitudinal direction of the gate electrode 66 a extending active region 66 b. The trench capacitor 67 is arranged on the active area 66 b. A bit line 66 c is arranged above the active region 66 b. A contact hole 66 e is formed for connecting the bit line 66 c to the substrate.

In diesem Falle wird die Strukturierung zur Bildung von Elemen ten auf dem Halbleiterwafer überlicherweise so ausgeführt, daß die Anordnung jedes Elementes parallel oder rechtwinklig zum Orientierungs-Anschliff ist. Dies geschieht ebenso im Hinblick auf eine Erhöhung der Integrationsdichte der auf dem Halblei terwafer gebildeten Elemente wie auch auf mögliche Fehler, die zur Strukturierung benötigte Zeit und die Arbeitseffiziens beim Schneiden. Daher sind, wie Fig. 42 zeigt, die vier Randflächen 67a, 67b, 67c und 67d des Trench-Kondensators 67, der im Halb leiterchip 64 gebildet ist, (110)-Ebenen, und die Bodenfläche 67e ist eine (100)-Ebene.In this case, the structuring for the formation of elements on the semiconductor wafer is usually carried out in such a way that the arrangement of each element is parallel or at right angles to the orientation grinding. This is done in view of increasing the integration density of the elements formed on the semiconductor wafer as well as possible errors, the time required for structuring and the work efficiency when cutting. Therefore, as shown in FIG. 42, the four edge surfaces 67 a, 67 b, 67 c and 67 d of the trench capacitor 67 formed in the semiconductor chip 64 are (110) planes, and the bottom surface 67 e is one (100) level.

Es ist bekannt, daß sich die Oxidationsrate in der (100)-Ebene von derjenigen in der (110)-Ebene bei der Bildung einer thermischen Oxidschicht auf einem Halbleitersubstrat durch thermische Oxidation unterscheidet. Beispielsweise wird, wenn unter den gleichen Bedingungen, unter denen auf der (100)-Ebene eine 100 Å-Oxidschicht erzeugt wird, bei Oxidation auf der (110)-Ebene eine 150 Å-Oxidschicht erzeugt, was anzeigt, daß die Oxidationsrate bzw. -geschwindigkeit für die (100)-Ebene niedriger ist. Daraus ergibt sich, daß die Bildung einer Oxidschicht bei Bildung einer Oxidschicht auf der (100)-Ebene leichter gesteuert werden kann. Es ist auch bekannt, daß die Oberflächendichte der (110)-Ebene höher als diejenige der (100)-Ebene ist, was den Nachteil mit sich bringt, daß es schwierig ist, die Schwellspannung zu steuern. Daher sollte die Orientierung der vier Rand- bzw. Seitenflächen des Trench- Kondensators 67 und die Orientierung der Bodenfläche vorzugs weise der (100)-Ebene entsprechen.It is known that the oxidation rate in the (100) plane differs from that in the (110) plane in the formation of a thermal oxide layer on a semiconductor substrate by thermal oxidation. For example, if under the same conditions under which a 100 Å oxide layer is produced on the (100) level, a 150 Å oxide layer is generated on oxidation on the (110) level, which indicates that the oxidation rate or -speed is lower for the (100) plane. As a result, the formation of an oxide layer can be more easily controlled when an oxide layer is formed on the (100) plane. It is also known that the surface density of the (110) plane is higher than that of the (100) plane, which has the disadvantage that it is difficult to control the threshold voltage. Therefore, the orientation of the four edge or side surfaces of the trench capacitor 67 and the orientation of the bottom surface should preferably correspond to the (100) plane.

Ein Beispiel dafür, daß DRAMs auf einem Halbleiterwafer 70, dessen Hauptoberfläche die (100)-Ebene und deren Orientierungs- Schliff die (100)-Ebene ist, gebildet werden, wird unter Bezugnahme auf die Offenbarung in z. B. der japanischen Patent- Offenlegungsschrift Nr. 60-2 53 263 beschrieben. An example of DRAMs being formed on a semiconductor wafer 70 , the major surface of which is the (100) plane and the orientation cut of which is the (100) plane, is described with reference to the disclosure in e.g. B. Japanese Patent Laid-Open No. 60-2 53 263.

Wie Fig. 43 zeigt, werden DRAMs bereits auf einem Halbleiter wafer 70, dessen Hauptoberfläche 70a die (100)-Ebene und dessen Orientierungs-Schliff (71b) eine (100)-Ebene ist, gebildet. Eine Mehrzahl von Schnitt(Teilungs-)linien 72 und 73 sind senkrecht oder parallel zum Orientierung-Schliff 71b auf dem Halbleiterwafer 70 gebildet.As FIG. 43 shows, DRAMs are already formed on a semiconductor wafer 70 , the main surface 70 a of which is the (100) plane and the orientation cut ( 71 b) of which is a (100) plane. A plurality of intersection lines 72 and 73 are formed perpendicular or parallel to the orientation section 71 b on the semiconductor wafer 70 .

Wie Fig. 44 zeigt, wird die Orientierung des längs der Schnittlinien 73 und 75 geschnittenen Halbleiterchips 74 so eingestellt, daß dessen Hauptoberfläche 74a die (100)-Ebene ist, und daß die vier Rand- bzw. Seitenflächen 74b, 74c, 74d und 74e (100)-Ebenen sind. Der DRAM auf der Hauptoberfläche 74a wird auf ähnliche Weise wie beim oben beschriebenen Halbleiter chip 64 gebildet. Wie Fig. 45 zeigt, werden die vier Rand flächen 80a, 80b, 80c und 80d eines Trench-Kondensators 80 in der Speicherzelle 65 so eingestellt, daß sie (100)-Ebenen sind, und die Bodenfläche 80e wird so gewählt, daß sie eine (100)- Ebene hat, und damit können alle inneren Oberflächen des Gra bens bzw. der Trench so gewählt werden, daß es (100)-Ebenen sind.As shown in FIG. 44, the orientation of the semiconductor chip 74 cut along the section lines 73 and 75 is set such that its main surface 74 a is the (100) plane, and that the four edge or side surfaces 74 b, 74 c, 74 d and 74 e (100) planes are. The DRAM on the main surface 74 a is formed in a similar manner to the semiconductor chip 64 described above. As, FIG. 45, the four edges are surfaces 80 a, 80 b, 80 c and 80 80 d a trench capacitor in the memory cell 65 so set that they are (100) planes, and the bottom surface 80 e so chosen that it has a (100) plane, and thus all inner surfaces of the trench or trench can be chosen so that they are (100) planes.

Infolgedessen kann die Dicke der auf dem Trench-Kondensator 80 gebildeten Oxidschichten gleich gemacht werden, was die Zuver lässigkeit der Speicherzelle verbessert.As a result, the thickness of the oxide layers formed on the trench capacitor 80 can be made the same, which improves the reliability of the memory cell.

Wenn jedoch der oben erwähnte Halbleiterwafer 70 verwendet wird, gibt es das Problem, daß beim Gewinnen der Halbleiter chips 74 durch Zerschneiden die Gefahr des Auftretens von Brüchen bzw. Rissen in den Halbleiterchips besteht.However, when the above-mentioned semiconductor wafer 70 is used, there is a problem that when semiconductor chips 74 are obtained by cutting, there is a risk of breakage or cracking in the semiconductor chips.

Nachfolgend werden unter Bezugnahme auf die Fig. 46 bis 48 die Bruch-Charakteristiken eines Siliziumwafers beschrieben.The break characteristics of a silicon wafer will be described below with reference to FIGS. 46 to 48.

Wie Fig. 46 zeigt, kann die Lagebeziehung zwischen den Orien tierungen eines Siliziumwafers durch einen Polyeder mit 26 Be grenzungsflächen ausgedrückt werden. Es ist bekannt, daß es eine der Eigenschaften von Kristallflächen ist, daß Defekte und Spannungen am leichtesten in der Orientierung der (111)-Ebene erzeugt bzw. bewirkt werden. Wie die Fig. 47 und 48 verdeutlichen sollen, ist es für die Bruchcharakteristiken eines Siliziumwafers 70 mit der (100)-Ebene als Orientierungs- Anschliff 71b wesentlich, daß Brüche tendenziell wahrschein licher in der Richtung vorkommen, die mit der Schnittlinie des Orientierungs-Anschliffes und der Hauptoberfläche einen Winkel von 45° einschließt. Dies liegt daran, daß die Schnittlinie der Hauptoberfläche 71a und der (111)-Ebene des Siliziumwafers 70, bei dem die Hauptoberfläche 71a und der Orientierungs-Anschliff 71b beides (100)-Ebenen sind, so liegt, daß sie mit dem Orien tierungs-Anschliff 71b einen Winkel von 45° einschließt.As shown in Fig. 46, the positional relationship between the orientations of a silicon wafer can be expressed by a polyhedron having 26 boundary surfaces. It is known that one of the properties of crystal faces is that defects and stresses are most easily generated in the orientation of the (111) plane. Are as illustrated by the Fig. 47 and 48, it is possible for the breakdown characteristics of a silicon wafer 70 with the (100) plane as an orientation bevel 71 b essential that probable fractures tend to occur in the direction Licher associated with the intersection of the orientation Bevel and the main surface encloses an angle of 45 °. This is because the intersection of the main surface 71 a and the (111) plane of the silicon wafer 70 , in which the main surface 71 a and the orientation bevel 71 b are both (100) planes, so that it is with the Orientation grinding 71 b includes an angle of 45 °.

Wenn die Schnittlinie der Hauptoberfläche und die (111)-Ebene des Siliziumwafers, dessen Hauptoberfläche eine (100)-Ebene und dessen Orientierungs-Anschliff eine (100)-Ebene ist, mit dem Orientierungs-Anschliff einen Winkel von 45° einschließt, ist die Richtung der Schnitte zur Bildung der Halbleiterchips aus dem Silizumwafer senkrecht oder parallel zum Orientierungs- Anschliff. Daher besteht während des Schneidens des Halbleiter wafers die Gefahr des Entstehens von Brüchen bzw. Rissen in diagonaler Richtung der Halbleiterchips. Weiterhin erzeugen Spannungen während der Wärmebehandlungen bzw. insgesamt im Her stellungsverfahren Brüche bzw. Risse in diagonaler Richtung der Halbleiterchips, was zu einer geringeren Ausbeute an Chips führt und die Zuverlässigkeit ihrer Funktion verringert.If the intersection of the main surface and the (111) plane of the silicon wafer, the main surface of which is a (100) plane and whose orientation grind is a (100) plane with which Orientation grind includes an angle of 45 ° the direction of the cuts to form the semiconductor chips the silicon wafer perpendicular or parallel to the orientation Bevel. Therefore, there exists during the cutting of the semiconductor wafers the risk of breaking or cracking diagonal direction of the semiconductor chips. Continue generating Tensions during the heat treatments or in total in the fro Positioning process breaks or cracks in the diagonal direction of the Semiconductor chips, resulting in a lower yield of chips leads and reduces the reliability of their function.

Wenn ein herkömmlicher Halbleiterwafer 60 verwendet wird, liegt die Schnittlinie der Hauptoberfläche 61a und der (111)-Ebene senkrecht oder parallel zum Orientierungs-Anschliff, was das dargestellte Problem löst. Dann kann jedoch das Problem der nicht gleichförmigen Dicke der Oxidschichten im Trench-Konden sator nicht gelöst werden.If a conventional semiconductor wafer 60 is used, the intersection of the main surface 61 a and the (111) plane is perpendicular or parallel to the orientation grinding, which solves the problem shown. Then, however, the problem of the non-uniform thickness of the oxide layers in the trench capacitor cannot be solved.

Es ist Aufgabe der Erfindung, eine Halbleitereinrichtung, ins besondere eine einen Trench-Kondensator enthaltende Einrichtung - etwa einen DRAM - anzugeben, deren Zuverlässigkeit gegenüber herkömmlichen gattungsgemäßen Einrichtungen verbessert ist und deren Aufbau eine höhere Ausbeute bei der Herstellung sichert. Es ist weiter Aufgabe der Erfindung, ein Verfahren zur Her stellung einer solchen Halbleitereinrichtung anzugeben, dessen Ausbeute erhöht ist und mit dem Halbleitereinrichtungen - ins besondere DRAMs - hoher Zuverlässigkeit erzeugt werden.It is an object of the invention to provide a semiconductor device especially a device containing a trench capacitor - about a DRAM - to indicate their reliability conventional generic devices is improved and the structure of which ensures a higher yield during production. It is a further object of the invention to provide a method for manufacturing position to specify such a semiconductor device, the Yield is increased and with the semiconductor devices - ins special DRAMs - high reliability are generated.

Unter einem Aspekt weist die Halbleitereinrichtung entsprechend der Erfindung ein Halbleitersubstrat mit einer Hauptoberfläche der (100)-Ebene und vier (110)-Seiten- bzw. -Randflächen auf, wobei eine Schnittlinie der Hauptoberfläche und der (111)-Ebene des Halbleitersubstrats parallel oder senkrecht zu den erwähn ten vier Randflächen liegt und ein Graben bzw. eine Trench mit vier als (100)-Flächen gewählten Rand- bzw. Begrenzungsflächen in der Hauptoberfläche des Halbleitersubstrates gebildet ist und die Halbleitereinrichtung weiter eine erste, auf mindestens einer inneren Oberfläche des Grabens gebildete leitende Schicht, eine auf mindestens einer inneren Oberfläche der ersten leitenden Schicht gebildete Isolierschicht und eine zweite, auf der oberen Oberfläche der Isolierschicht gebildete leitende Schicht aufweist.In one aspect, the semiconductor device points accordingly the invention a semiconductor substrate with a main surface the (100) plane and four (110) side or edge surfaces on, an intersection of the major surface and the (111) plane of the semiconductor substrate parallel or perpendicular to the mentioned ten edge areas and a trench or trench four boundary or boundary surfaces selected as (100) surfaces is formed in the main surface of the semiconductor substrate and the semiconductor device further a first, at least conductive surface formed on an inner surface of the trench Layer, one on at least one inner surface of the first conductive layer and an insulating layer second, formed on the upper surface of the insulating layer has conductive layer.

Die erste leitende Schicht weist bevorzugt in der inneren Ober fläche des erwähnten Grabens bzw. der Trench gebildete Stör stellendiffusionsschichten auf.The first conductive layer preferably has in the inner top area of the mentioned trench or the trench formed sturgeon place diffusion layers.

Die Isolierschicht enthält bevorzugt eine auf der inneren Ober fläche des erwähnten Grabens bzw. der Trench gebildete Oxid schicht. The insulating layer preferably contains one on the inner top surface of the trench or the trench formed oxide layer.

Die erste leitende Schicht enthält bevorzugt eine als untere Elektrode des auf der inneren Oberfläche des erwähnten Grabens bzw. der Trench gebildeten Kondensators dienende Störstellen diffusionsschicht, die erwähnte Isolierschicht bevorzugt eine als dielektrische Schicht des auf der inneren Oberfläche des Grabens gebildeten Kondensators dienende dielektrische Schicht und die zweite leitende Schicht eine obere Elektrode des Kon densators.The first conductive layer preferably contains one as the lower one Electrode on the inner surface of the mentioned trench and the trench formed capacitor serving impurities diffusion layer, the mentioned insulating layer prefers one as a dielectric layer of the on the inner surface of the Trench formed capacitor serving dielectric layer and the second conductive layer is an upper electrode of the con sensors.

Vorzugsweise weist die erste leitende Schicht eine als untere Kondensatorelektrode dienende Störstellendiffusionsschicht auf, die in der Bodenfläche und den vier inneren Begrenzungsflächen der Trench gebildet ist, die Isolierschicht enthält eine als dielektrische Schicht des Kondensators auf der Bodenfläche und den vier inneren Randflächen des Grabens gebildete Oxidschicht, und die zweite leitende Schicht weist die obere Elektrode des Kondensators auf, die so gebildet ist, daß sie mit der da zwischengelegten dielektrischen Schicht über der Störstellen diffusionsschicht liegt.The first conductive layer preferably has one as the lower one Impurity diffusion layer serving capacitor electrode, those in the bottom surface and the four inner boundary surfaces the trench is formed, the insulating layer contains one as dielectric layer of the capacitor on the bottom surface and the four inner edge surfaces of the trench formed oxide layer, and the second conductive layer has the top electrode of the Capacitor, which is formed so that it there with interposed dielectric layer over the impurities diffusion layer.

Vorzugsweise sind als Source-/Drain-Gebiete eines MOS-Feld effekttransistors dienende Störstellendiffusionsschichten auf den inneren Randflächen des Grabens bzw. der Trench gebildet, die Isolierschicht weist eine als Gateisolierfilm des MOS-Feld effekttransistors, der auf der inneren Oberfläche des Grabens gebildet ist, dienende Oxidschicht auf, und die zweite leitende Schicht weist eine Gateelektrode des MOS-Feldeffekttransistors auf.Preferred are source / drain regions of a MOS field effect transistor serving impurity diffusion layers the inner edge surfaces of the trench or trench, the insulating layer has a gate insulating film of the MOS field effect transistor on the inner surface of the trench is formed, serving oxide layer, and the second conductive Layer has a gate electrode of the MOS field-effect transistor on.

Mit dieser Anordnung kann eine Oxidschicht gleichförmig auf den vier inneren Oberflächen und der Bodenfläche des Grabens ebenso wie auf der Hauptoberfläche gebildet werden.With this arrangement, an oxide layer can be formed uniformly on the four inner surfaces and the bottom surface of the trench as well as are formed on the main surface.

Damit können die Eigenschaften der Halbleitereinrichtung ver bessert werden. The properties of the semiconductor device can thus be ver be improved.

Nach einem weiteren Aspekt weist die Halbleitereinrichtung gemäß der Erfindung ein Halbleitersubstrat mit einer Hauptober fläche und vier Rand- bzw. Begrenzungsflächen, einen auf der Hauptoberfläche des Halbleitersubstrates gebildeten MOS-Feld effekttransistor und einen Trench-Kondensator auf. Als Haupt oberfläche des Halbleitersubstrates ist die (100)-Ebene und als die vier Seitenflächen sind (110)-Ebenen gewählt. Der Trench- Kondensator ist als rechteckiges Prisma, desses vier Seiten flächen (100)-Ebenen sind, gebildet.According to a further aspect, the semiconductor device according to the invention a semiconductor substrate with a main upper surface and four edge or boundary surfaces, one on the Main surface of the semiconductor substrate formed MOS field effect transistor and a trench capacitor. As a head surface of the semiconductor substrate is the (100) plane and as the four side surfaces are selected (110) planes. The trench Capacitor is a rectangular prism, its four sides surface (100) planes are formed.

Bei der Erfindung ist die Hauptoberfläche des Halbleiterchips die (100)-Ebene, und die vier seitlichen Oberflächen bzw. Rand flächen sind (110)-Ebenen. Ein Graben mit vier inneren Begren zungsflächen wird als rechteckiges Prisma, das in einer hori zontalen Ebene einen rechteckigen Querschnitt aufweist, so gebildet, daß dieses mit der Schnittrichtung einen Winkel von 45° einschließt. Damit sind die vier Rand- bzw. inneren Begren zungsflächen der im Halbleiterchip gebildeten Trench (100)- Ebenen. Wenn ein Halbleiterwafer, dessen Hauptoberfläche die (100)-Ebene und dessen Orientierungs-Anschliff die (110)-Ebene ist, verwendet wird und in einer Richtung senkrecht oder pa rallel zum Orientierungs-Anschliff eine Teilung durchgeführt wird, liegt die (Ebenen-)Schnittlinie der Hauptoberfläche des Halbleiterwafers mit der (111)-Ebene des Halbleiters parallel oder senkrecht zur Teilungs- bzw. Schnittrichtung.In the invention, the main surface is the semiconductor chip the (100) plane, and the four side surfaces or edge faces are (110) planes. A trench with four inner boundaries surface is a rectangular prism, which is in a hori zontal level has a rectangular cross section, so formed that this with the cutting direction an angle of 45 ° includes. So the four marginal or inner limits surfaces of the trench (100) formed in the semiconductor chip - Levels. If a semiconductor wafer, the main surface of which (100) plane and its orientation grinding the (110) plane is used and in one direction perpendicular or pa A division was carried out parallel to the orientation grinding the (plane) intersection line of the main surface of the Semiconductor wafers in parallel with the (111) plane of the semiconductor or perpendicular to the division or cutting direction.

Nach einem weiteren Aspekt weist die Halbleitereinrichtung ent sprechend der Erfindung einen Halbleiterchip eines ersten Lei tungstyps in Form eines rechteckigen Prismas und einen auf der Hauptoberfläche des Halbleiterchips gebildeten MOS-Feldeffekt transistor und Trench-Kondensator auf, wobei die Hauptober fläche des Halbleiterchips äquivalent zur (100)-Ebene ist und die vier Randflächen äquvialent zur (110)-Ebene sind. Der er wähnte MOS-Feldeffekttransistor weist eine sich in einer Rich tung parallel oder rechtwinklig zu den vier Seitenflächen des Halbleiterchips erstreckende Gateelektrode und ein sich in ei ner zur Gateelektrode rechtwinkligen Richtung erstreckendes aktives Gebiet auf. Der erwähnte Trench-Kondensator ist in ei nem Graben bzw. einer Trench in Form eines rechteckigen Pris mas, dessen vier innere Seitenflächen äqivalent zur (100)-Ebene sind, gebildet.According to a further aspect, the semiconductor device has speaking of the invention, a semiconductor chip of a first Lei type in the form of a rectangular prism and one on the Main surface of the semiconductor chip formed MOS field effect transistor and trench capacitor, with the main upper area of the semiconductor chip is equivalent to the (100) plane and the four edge surfaces are equivalent to the (110) plane. The he imagined MOS field effect transistor exhibits one in a rich direction parallel or at right angles to the four side surfaces of the Semiconductor chips extending gate electrode and an egg ner extending perpendicular to the gate electrode active area. The trench capacitor mentioned is in ei a trench in the form of a rectangular prism mas, whose four inner faces are equivalent to the (100) plane are formed.

Da die Schnittrichtungen senkrecht und parallel zur Oberfläche des Orientierungs-Anschliffes sind und die Orientierung jeder inneren Seiten- sowie der Bodenfläche des Trench-Kondensators so gewählt ist, daß sie äquivalent zu (100) ist, wird es mög lich, ein Absinken der Integrationsdichte der Schaltungselemen te dadurch, daß alle Schaltelemente in einem Winkel von 45° zum Orientierungs-Anschnitt angeordnet sind, zu verhindern. Es ist auch möglich, eine Verringerung der Arbeitseffizienz dadurch, daß der gesamte Halbleiterchip unter einem Winkel von 45° mit dem Orientierungs-Anschliff gebildet ist und die Schnittlinien in einem Winkel von 45° mit dem Orientierungs-Anschliff ange ordnet sind, zu verhindern.Because the cutting directions are perpendicular and parallel to the surface of the bevel and the orientation of everyone inner side and the bottom surface of the trench capacitor is chosen so that it is equivalent to (100), it becomes possible Lich, a decrease in the integration density of the circuit elements te in that all switching elements at an angle of 45 ° to Orientation gates are arranged to prevent. It is also possible a reduction in work efficiency by that the entire semiconductor chip at an angle of 45 ° with the orientation grind is formed and the cutting lines at an angle of 45 ° with the bevel are ordered to prevent.

Nach einem weiteren Aspekt der Erfindung ist die Halbleiterein richtung ein Halbleiterchip mit einer Hauptoberfläche der (100)-Ebene und vier Seitenflächen der (110)-Ebene. Ein Trench- Kondensator ist auf dem Halbleiterchip gebildet. Der Trench- Kondensator weist einen Graben auf, dessen vier innere Rand flächen als (100)-Ebenen gewählt sind, und eine Schnittlinie der erwähnten Hauptoberfläche und der (111)-Ebene des Halblei terchips erstreckt sich parallel oder in rechtem Winkel zur Hauptoberfläche des Halbleiterchips. Auf diese Weise kann eine Oxidschicht gleichförmig bzw. mit gleicher Dicke auf der Haupt oberfläche und den vier inneren Seitenflächen und der Boden fläche des Grabens gebildet werden.According to another aspect of the invention, the semiconductor is direction a semiconductor chip with a main surface of the (100) plane and four side faces of the (110) plane. A trench Capacitor is formed on the semiconductor chip. The trench Capacitor has a trench, the four inner edge surfaces are selected as (100) planes, and an intersection line the mentioned main surface and the (111) plane of the semi-lead terchips extends parallel or at right angles to Main surface of the semiconductor chip. In this way, a Oxide layer uniform or with the same thickness on the main surface and the four inner side surfaces and the bottom area of the trench.

Damit können die Eigenschaften des Trench-Kondensators verbes sert werden.This can improve the properties of the trench capacitor be tested.

Nach einem weiteren Aspekt der vorliegenden Erfindung weist die Halbleitereinrichtung einen Halbleiterchip mit einer Hauptober fläche, vier Seitenflächen und einer in Tiefenrichtung des Sub strates von der Hauptoberfläche gebildeten Graben mit vier inneren Randflächen sowie einen MOS-Feldeffekttransistor auf, der ein Paar von Störstellengebieten - wobei ein Gebiet des Halbleitersubstrates längs der inneren Oberfläche des Grabens ein Kanalgebiet ist -, einen auf dem Kanalgebiet gebildeten Gateisolierfilm und eine auf der inneren Oberfläche des Gra bens auf dem Gateisolierfilm gebildete Gateelektrode enthält. Die erwähnte Hauptoberfläche ist eine (100)-Ebene, die vier Randflächen sind (110)-Ebenen, und die erwähnten vier inneren Randflächen sind (100)-Ebenen.According to a further aspect of the present invention, the Semiconductor device a semiconductor chip with a main upper surface, four side surfaces and one in the depth direction of the sub Strates formed by the main trench with four inner edge surfaces and a MOS field effect transistor, of a pair of impurity areas - one area of the Semiconductor substrates along the inner surface of the trench a channel area is -, one formed on the channel area Gate insulating film and one on the inner surface of the gra includes gate electrode formed on the gate insulating film. The main surface mentioned is one (100) plane, the four Edge surfaces are (110) planes, and the four inner ones mentioned Border surfaces are (100) planes.

Auf diese Weise kann eine Oxidschicht gleichförmig auf der Hauptoberfläche und den vier inneren Randflächen und der Boden fläche des Grabens gebildet werden.In this way, an oxide layer can be uniform on the Main surface and the four inner peripheral surfaces and the bottom area of the trench.

Damit können die Eigenschaften des MOS-Transistors verbessert werden.The properties of the MOS transistor can thus be improved will.

Wie oben beschrieben, können Oxidschichten durch Legen der inneren Seitenflächen des Trench-Kondensators so, daß sie äqivalent zu (100)-Ebenen sind, gleichmäßig gebildet werden. Im Ergebnis dessen kann die Zuverlässigkeit des Trench-Konden sators verbessert werden. Außerdem erleichtert es die Anwendung des Aufbaus entsprechend der Erfindung, den Herstellungsprozeß für den Trench-Kondensator zu bestimmen, und er führt zu gleichmäßigen und stabilen Bauelementcharakteristiken.As described above, oxide layers can be made by laying the inner side surfaces of the trench capacitor so that they equivalent to (100) planes are formed evenly. in the As a result, the reliability of the trench condensate sators can be improved. It also makes it easier to use of the structure according to the invention, the manufacturing process for the trench capacitor to determine and it leads to uniform and stable component characteristics.

Nach einem Aspekt wird bei dem Verfahren zur Herstellung der Halbleitereinrichtung nach der Erfindung in einem Halbleiter wafer mit einer Hauptoberfläche der (100)-Ebene zuerst ein Graben mit vier als (100)-Ebenen gewählten inneren Randflächen gebildet. Eine erste leitende Schicht wird längs mindestens einer der inneren Oberflächen des Grabens gebildet. Eine Isolierschicht wird auf mindestens einer inneren Oberfläche der ersten leitenden Schicht gebildet. Eine zweite leitende Schicht wird auf der oberen Oberfläche der Isolierschicht gebildet. Der Halbleiterwafer wird längs der Richtung einer Schnittlinie der Hauptoberfläche und der (111)-Ebene des Halbleiterwafers gebil det, und damit werden Halbleiterchips mit vier Seiten- bzw. Randflächen gebildet.According to one aspect, the process for producing the Semiconductor device according to the invention in a semiconductor wafer with a major surface of the (100) plane first Trench with four inner edge surfaces chosen as (100) planes educated. A first conductive layer is lengthways at least one of the inner surfaces of the trench is formed. A Insulating layer is on at least one inner surface of the first conductive layer is formed. A second conductive layer is formed on the top surface of the insulating layer. The Semiconductor wafer is cut along the direction of a cut line of the Main surface and the (111) plane of the semiconductor wafer det, and thus semiconductor chips with four side or Edge surfaces formed.

Außerdem ist es, da die Schnittrichtungen rechtwinklig oder parallel zur Oberfläche des Orientierungs-Anschliffes und die Orientierung jeder inneren Randfläche und der Bodenfläche des Trench-Kondensators äquivalent zu (100) gewählt werden, mög lich, ein Absinken der Integrationsdichte der Schaltungselemen te infolgedessen, daß alle Schaltungselemente in einem Winkel von 45° zum Orientierungs-Anschliff angeordnet werden, zu ver hindern. Es ist auch möglich, eine Verringerung der Arbeits effizienz dadurch, daß der gesamte Halbleiterchip unter einem Winkel von 45° zum Orientierungs-Anschliff gebildet wird und die Teilungslinien unter einem Winkel von 45° mit dem Orien tierungs-Anschliff angeordnet werden, zu verhindern.It is also because the cutting directions are rectangular or parallel to the surface of the orientation grind and the Orientation of each inner edge surface and the bottom surface of the Trench capacitor equivalent to (100) can be selected Lich, a decrease in the integration density of the circuit elements te as a result that all circuit elements at an angle from 45 ° to the bevel, ver prevent. It is also possible to reduce work efficiency in that the entire semiconductor chip under one An angle of 45 ° to the bevel is formed and the dividing lines at an angle of 45 ° with the orien be arranged to prevent grinding.

Nach einem weiteren Aspekt weist das Verfahren zur Herstellung der Halbleitereinrichtung nach der Erfindung die Schritte des Einstellens eines Halbleiterwafers eines ersten Leitungstyps in einer vorbestimmten Orientierung, des Bildens von Speicherele menten, von denen jeder einen MOS-Feldeffekttransistor und ei nen Trench-Kondensator aufweist, auf dem Halbleiterwafer und des Zerschneidens des Halbleiterwafers in Halbleiterchips, von denen jeder eine Hauptoberfläche und vier seitliche Randflä chen aufweist, auf. Gräben (Trenchs) mit vier inneren Rand flächen, die als (100)-Ebene gewählt werden, werden in der Hauptoberfläche des Halbleiterwafers gebildet. MOS-Feldeffekt transistoren werden auf der Hauptoberfläche des Halbleiterwa fers gebildet. Ein Kondensator wird längs mindestens einer in neren Randfläche des Grabens gebildet. Der Wafer wird längs der Richtung der Schnittlinie der (111)-Ebene des Halbleiterwafers mit der Hauptoberfläche geschnitten. Auf diese Weise werden aus dem Halbleiterwafer Halbleiterchips mit vier (110)-Randflächen gewonnen.According to a further aspect, the method of manufacture the semiconductor device according to the invention, the steps of Setting a semiconductor wafer of a first conductivity type in a predetermined orientation, the formation of storage elements elements, each of which has a MOS field effect transistor and egg NEN trench capacitor on the semiconductor wafer and the cutting of the semiconductor wafer into semiconductor chips, from each of which has a main surface and four side edges Chen has on. Trenches with four inner edges Surfaces that are selected as the (100) plane are shown in the Main surface of the semiconductor wafer is formed. MOS field effect Transistors are built on the main surface of the semiconductor he formed. A capacitor becomes at least one in neren peripheral surface of the trench. The wafer is along the Direction of the intersection line of the (111) plane of the semiconductor wafer cut with the main surface. That way will be out the semiconductor wafer with four (110) edge surfaces won.

Da die Schnittrichtungen rechtwinklig oder parallel zur Ober fläche des Orientierungs-Anschliffes gewählt werden und die Orientierung jeder Randfläche und der Bodenfläche des Trench- Kondensators so gewählt wird, daß sie äquivalent zu (100) ist, ist es möglich, ein Absinken der Integrationsdichte der Schal tungselemente infolgedessen, daß alle Schaltungselemente unter einem Winkel von 45° mit dem Orientierungs-Anschliff angeordnet sind, zu verhindern. Es ist auch möglich, eine Verringerung der Arbeitseffizienz dadurch, daß der gesamte Halbleiterchip unter einem Winkel von 45° mit dem Orientierungs-Anschliff gebildet wird und die Schnitt(Teilungs-)linien unter einem Winkel von 45° mit dem Orientierungs-Anschliff gezogen werden, zu verhindern.Since the cutting directions are perpendicular or parallel to the top the surface of the bevel and the Orientation of each edge surface and the bottom surface of the trench Capacitor is selected so that it is equivalent to (100), it is possible to decrease the integration density of the scarf tion elements as a result that all circuit elements under arranged at an angle of 45 ° with the bevel are to be prevented. It is also possible to reduce the Working efficiency in that the entire semiconductor chip under an angle of 45 ° with the bevel and the cut (dividing) lines at an angle of 45 ° with the orientation bevel prevent.

Nach einem weiteren Aspekt ist das Verfahren zur Herstellung der Halbleitereinrichtung nach der Erfindung ein Verfahren zur Herstellung eines Halbleiterwafers mit einem MOS-Feldeffekt transistor auf dem Halbleiterwafer mit (100)-Hauptoberfläche, bei dem auf der Hauptoberfläche zuerst ein Graben gebildet wird, dessen vier innere Begrenzungsflächen als (100)-Ebenen eingestellt werden. Die inneren Randflächen des Grabens werden einer Ionenimplantation von Dotierungsstoffen ausgesetzt, um Source-/Drain-Gebiete zu bilden. Ein Gateisolierfilm wird durch thermische Oxidation auf den inneren Oberflächen des Grabens gebildet. Eine Gateelektrode wird auf dem Gateisolierfilm im Graben gebildet. Der Halbleiterwafer wird in Richtung der Schnittlinie der (111)-Ebene des Halbleiterwafers geschnitten. Another aspect is the method of manufacture the semiconductor device according to the invention a method for Manufacture of a semiconductor wafer with a MOS field effect transistor on the semiconductor wafer with (100) main surface, in which a trench was first formed on the main surface whose four inner boundary surfaces as (100) planes can be set. The inner peripheral surfaces of the trench will be exposed to ion implantation of dopants to Form source / drain regions. A gate insulating film is through thermal oxidation on the inner surfaces of the trench educated. A gate electrode is placed on the gate insulating film Ditch formed. The semiconductor wafer is going in the direction of Cut line of the (111) plane of the semiconductor wafer.

Es werden Halbleiterchips mit vier Randflächen der (110)-Ebene gewonnen.There are semiconductor chips with four edge surfaces of the (110) plane won.

Beim Teilen des Siliziumwafers in Halbleiterchips durch Zer schneiden kann verhindert werden, daß die Chipenden während des Zerschneidens abbrechen, da die Schnittlinien parallel zur (111)-Ebene des Siliziumwafers sind. Weiter können Brüche im Chip infolge von während des Herstellungsverfahrens - etwa von Wärmebehandlungen - erzeugter Spannungen vor der Entstehung verhindert werden.When dividing the silicon wafer into semiconductor chips by Zer cutting can be prevented that the chip ends during the Cancel cutting as the cutting lines are parallel to (111) plane of the silicon wafer. Breaks in the Chip as a result of during the manufacturing process - such as from Heat treatments - generated stresses before they arise be prevented.

Weiterhin wird eine Verrringerung der Kosten des Halbleiter chips und eine Verbesserung seiner Funktions-Zuverlässigkeit möglich.Furthermore, a reduction in the cost of the semiconductor chips and an improvement in its functional reliability possible.

Weiterhin weist ein Verfahren zur Herstellung einer Halbleiter speichereinrichtung, mit dem die gestellte Aufgabe gelöst wird, nach der vorliegenden Erfindung die Schritte des Verbringens eines Halbleiterwafers in eine vorbestimmte Orientierung, des Strukturierens eines eine Speicherzelle mit einem MOS-Feld effekttransistors und einem Trench-Kondensator auf dem Halblei terwafer enthaltenden Schaltungselements und des Zerschneidens des Halbleiterwafers in Halbleiterchips in Form rechteckiger Prismen auf. Die Hauptoberfläche des Halbleiterwafers wird so eingestellt, daß sie äquivalent zur {100}-Ebene ist, und der Orientierungs-Anschliff wird im genannten Schritt der Vorgabe der Orientierung so gewählt, daß er äquivalent zur {110}-Ebene ist. Im erwähnten Schritt des Strukturierens eines Schaltungs elementes werden eine einen Bestandteil des MOS-Feldeffekt transistors bildende Gateelektrode und ein sich rechtwinklig zur Längsrichtung der Gateelektrode erstreckendes aktives Ge biet so gemustert, daß sie sich rechtwinklig oder parallel zur Schnittrichtung im Zerschneide-Schritt erstrecken. Alle inneren Randflächen des Trench-Kondensators werden so gemustert, daß sie ein rechteckiges Prisma mit rechteckigem horizontalem Quer schnitt bilden, das einen Winkel von 45° mit den Schnittrich tungen einschließt. Während des Zerschneidens wird das Zer schneiden in Richtung parallel und rechtwinklig zum Orien tierungs-Anschnitt ausgeführt, so daß alle vier Randflächen des Halbleiterchips äquivalent zur (110)-Ebene sind.Furthermore, a method for producing a semiconductor has storage device with which the task is solved, according to the present invention, the steps of moving a semiconductor wafer in a predetermined orientation, the Structuring a memory cell with a MOS field effect transistor and a trench capacitor on the half lead terwafer-containing circuit element and the cutting of the semiconductor wafer in semiconductor chips in the form of rectangular Prisms on. The main surface of the semiconductor wafer is like this set to be equivalent to the {100} plane, and the Orientation grind is specified in the step mentioned the orientation is chosen so that it is equivalent to the {110} plane is. In the mentioned step of structuring a circuit elements become a component of the MOS field effect transistor-forming gate electrode and a rectangular active Ge extending to the longitudinal direction of the gate electrode offers patterned so that they are perpendicular or parallel to Extend the cutting direction in the cutting step. All inner Edge surfaces of the trench capacitor are patterned so that a rectangular prism with a rectangular horizontal cross Make the cut, making an angle of 45 ° with the cut line includes. The Zer cut parallel and perpendicular to the orien tioning gate, so that all four edge surfaces of the Semiconductor chips are equivalent to the (110) plane.

Beim Zerteilen des Halbleiterwafers in Halbleiterchips durch Zerschneiden kann verhindert werden, daß die Chipenden ab brechen, da die Schnittlinien parallel zur (111)-Ebene des Si liziumwafers sind. Weiter können Brüche bzw. Risse im Chip in folge von während des Herstellungsverfahrens - etwa durch Wärmebehandlung - erfolgten Spannungen vor ihrer Entstehung verhindert werden.When dividing the semiconductor wafer into semiconductor chips Cutting can be prevented that the chip ends off break because the cut lines parallel to the (111) plane of the Si are silicon wafers. Furthermore, cracks or cracks in the chip follow from during the manufacturing process - such as through Heat treatment - tensions occur before they arise be prevented.

Weiter wird eine Verringerung der Kosten des Halbleiterchips und eine Verbesserung seiner Funktions-Zuverlässigkeit möglich.Further, a reduction in the cost of the semiconductor chip and an improvement in its functional reliability possible.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung von Ausführungsbeispielen anhand der Figuren.Further features and advantages of the invention result itself from the explanation of exemplary embodiments on the basis of the Characters.

Von den Figuren zeigenShow from the figures

Fig. 1 das planare Layout der Speicherzelle entsprechend einer Ausführungsform, Fig. 1, the planar layout of the memory cell according to one embodiment,

Fig. 2 eine teilweise Draufsicht des planaren Layouts der Speicherzelle entsprechend einer Ausführungsform, Fig. 2 is a partial plan view of the planar layout of the memory cell according to one embodiment,

Fig. 3 eine Querschnittsdarstellung längs der Linie X-X in Fig. 1, Fig. 3 is a sectional view taken along line XX in Fig. 1,

Fig. 4 eine perspektivische Darstellung eines Siliziumwa fers nach einer Ausführungsform, Fig. 4 is a perspective view of a Siliziumwa fers to one embodiment,

Fig. 5 eine Darstellung der Beziehungen der Orientierungen der vier Randflächen des Halbleiterchips entspre chend einer Ausführungsform, Fig. 5 illustrates the relationships of the four orientations of the edge faces of the semiconductor chip accordingly one embodiment,

Fig. 6 eine Darstellung der Beziehungen zwischen den Orien tierungen der vier inneren Randflächen eines Trench- Kondensators nach einer Ausführungsform, Fig. 6 illustrates the relationships between the Orien tierungen of the four inner peripheral surfaces of a trench capacitor according to one embodiment,

Fig. 7 ein Modell, das die Beziehungen der Orientierungen des Siliziumwafers im Zusammenhang mit der Erfindung zeigt, Fig. 7 is a model showing the relationships between the orientations of the silicon wafer in connection with the invention,

Fig. 8 eine Darstellung zur Erläuterung der Bruch-Charakte ristiken des Siliziumwafers im Zusammenhang mit der Erfindung, Fig. 8 is a diagram for explaining the rupture builds character istics of the silicon wafer in connection with the invention,

Fig. 9 die Bruchstücke eines Siliziumwafers im Zusammenhang mit der Erfindung, Fig. 9, the broken pieces of a silicon wafer in connection with the invention,

Fig. 10 eine Detail-Darstellung einer Retikelmaske im Zusam menhang mit der Erfindung, Fig. 10 is a detail view of a reticle mask assistance related to the invention,

Fig. 11 bis 18 Querschnittsdarstellungen, die den ersten bis achten Schritt bei der Herstellung der Speicherzelle einer ersten Ausführungsform zeigen, Figs. 11 to 18 are cross-sectional views through eighth step in the fabrication of the memory cell showing the first of a first embodiment,

Fig. 19 eine Querschnittsdarstellung entsprechend einer wei teren Ausführungsform der Speicherzelle nach der Er findung, Fig. 19 is a cross sectional view corresponding to a white direct embodiment of the memory cell according to the invention He,

Fig. 20 eine Draufsicht des planaren Layouts der Speicher zelle nach einer weiteren Ausführungsform, Fig. 20 is a plan view of the planar layout of the memory cell according to another embodiment,

Fig. 21 eine teilweise Draufsicht des planaren Layouts ent sprechend einer weiteren Ausführungsform der Spei cherzelle nach der Erfindung, Fig. 21 is a partial plan view of the planar layout accordingly a further embodiment of the SpeI cherzelle according to the invention,

Fig. 22 eine Querschnittsdarstellung längs der Linie Y-Y in Fig. 21, Fig. 22 is a cross sectional view taken along the line YY in FIG. 21,

Fig. 23 bis 34 Querschnittsdarstellungen, die den ersten bis zwölften Schritt bei der Herstellung der Speicher zelle entsprechend einer weiteren Ausführungsform zeigen, Fig. 23 to 34 are cross sectional views, the cubicle the first to twelfth step in the fabrication of the memory according to another embodiment show

Fig. 35 einen Querschnitt der Speicherzelle entsprechend ei ner weiteren Ausführungsform, Fig. 35 shows a cross section of the memory cell according to another embodiment ei ner,

Fig. 36 ein Blockschaltbild, das den Gesamtaufbau eines her kömmlichen dynamischen Speichers mit wahlfreiem Zu griff (DRAM) zeigt, Fig. 36 is a block diagram showing the overall structure of a conventional dynamic memory forth random to handle (DRAM),

Fig. 37 ein Ersatzschaltbild, das 4 Bit Speicherzellen eines Speicherzellarrays und einen Leseverstärker des in Fig. 36 gezeigten DRAM zeigt, Fig. 37 is an equivalent circuit diagram showing 4-bit memory cells of a memory cell arrays and a sense amplifier of the FIG. 36 DRAM shown,

Fig. 38 eine perspektivische Darstellung eines ganzen her kömmlichen Siliziumwafers, Fig. 38 is a perspective view of an entire ago conventional silicon wafer,

Fig. 39 eine Draufsicht des planaren Layouts der Speicher zellen herkömmlicher Art, Fig. 39 is a plan view of the planar layout of the memory cells of conventional type,

Fig. 40 eine teilweise Draufsicht des planaren Layouts von Speicherzellen herkömmlicher Art, Fig. 40 is a partial plan view of the planar layout of memory cells of conventional type,

Fig. 41 eine Querschnittsdarstellung längs der Linie X-X in Fig. 40, Fig. 41 is a cross-sectional view taken along line XX in Fig. 40,

Fig. 42 eine herkömmliche Anordnung eines Trench-Konden sators, Fig. 42 shows a conventional arrangement of a crystallizer trench condensate,

Fig. 43 eine perspektivische Darstellung des gesamten Halb leiterwafers herkömmlicher Art, Fig. 43 is a perspective view of the entire semiconductor wafer of a conventional type,

Fig. 44 eine Draufsicht des planaren Layouts herkömmlicher Speicherzellen, Fig. 44 is a plan view of the planar layout of conventional memory cells,

Fig. 45 eine teilweise Draufsicht der Anordnung herkömm licher Speicherzellen in der Ebene, Fig. 45 is a partial plan view of the arrangement herkömm Licher memory cells in the plane,

Fig. 46 ein Modell, das die Beziehungen der Orientierung des Siliziumwafers herkömmlicher Art verdeutlicht, Fig. 46 is a model which illustrates the relationship of the orientation of the silicon wafer of conventional type,

Fig. 47 eine Darstellung zur Verdeutlichung der Bruch- Charakteristiken des herkömmlichen Siliziumwafers und Fig. 47 is an illustration for clarifying the breaking characteristics of the conventional silicon wafer and

Fig. 48 die Bruchstücke eines Siliziumwafers in herkömm licher Ausführung. Fig. 48, the broken pieces of a silicon wafer in herkömm Licher embodiment.

Nachfolgend werden unter Bezugnahme auf die Fig. 1 bis 9 Ausführungsformen der erfindungsgemäßen Halbleitereinrichtung - insbesondere eine auf einen DRAM angewandte Ausführungsform - beschrieben.Embodiments of the semiconductor device according to the invention - in particular an embodiment applied to a DRAM - are described below with reference to FIGS. 1 to 9.

Wie Fig. 1 zeigt, ist auf einem Halbleiterchip 3 in Form eines rechteckigen Prismas unter Verwendung einkristallinen Siliziums eine Speicherzelle 5 gebildet. Obgleich in Fig. 1 nur eine Speicherzelle 5 gezeigt ist, ist in der Praxis hier eine Mehr zahl von Speicherzellen gebildet.As shown in FIG. 1, a memory cell 5 is formed on a semiconductor chip 3 in the form of a rectangular prism using single-crystal silicon. Although only one memory cell 5 is shown in FIG. 1, a plurality of memory cells is formed here in practice.

Nachfolgend wird unter Bezugnahme auf die Fig. 2 bis 3 der Aufbau der Speicherzelle 5 beschrieben. Fig. 2 ist eine Drauf sicht der Speicherzelle 5. Fig. 3 ist eine Querschnittsdar stellung in Richtung des Pfeils X-X in Fig. 2. The structure of the memory cell 5 is described below with reference to FIGS. 2 to 3. Fig. 2 is a plan view of the memory cell 5. FIG. 3 is a cross-sectional view in the direction of arrow XX in FIG. 2.

Auf der Hauptoberfläche des Halbleiterchips 3 ist eine Gate elektrode 6a, die sich parallel oder rechtwinklig zu den vier Seitenflächen 3b, 3c, 3d und 3e des Halbleiterchips 3 er streckt, gebildet. Ein aktives Gebiet 6b ist in einer Richtung rechtwinklig zur Gateelektrode 6a gebildet. Eine Bitleitung 6c ist über dem aktiven Gebiet 6b angeordnet.On the main surface of the semiconductor chip 3 , a gate electrode 6 a, which extends parallel or at right angles to the four side surfaces 3 b, 3 c, 3 d and 3 e of the semiconductor chip 3 , is formed. An active region 6 b is formed in a direction perpendicular to the gate electrode 6 a. A bit line 6 c is arranged over the active region 6 b.

In einem aktiven Gebiet 6b unmittelbar unterhalb der Gateelek trode 6a, die die Bitleitung 6c kreuzt, sind ein Source-Gebiet 13 und ein Drain-Gebiet 14 mit n-Dotierungen gebildet. Ein MOS- Feldeffekttransistor 6 wird durch die erwähnte Gateelektrode 6a, eine Oxidschicht 7g sowie das Source-Gebiet 13 und das Drain-Gebiet 14 gebildet. Ein Graben bzw. eine Trench 7a in Form eines rechteckigen Prismas ist im aktiven Gebiet 6b gebildet. Die vier inneren Begrenzungs- bzw. Randflächen des Grabens schließen einen Winkel von 45° mit den vier äußeren Begrenzungs- bzw. Randflächen des Halbleiterchips 3 ein. Eine leitende Schicht 7f mit n-Dotierungen ist bis zu einer vorbestimmten Tiefe von der inneren Randfläche der Trench 7a gebildet. Eine Oxidschicht 7g ist auf der oberen Oberfläche der leitenden Schicht 7f gebildet. Polykristallines Silizium 7h ist unter Dazwischenlegen der Oxidschicht 7g in den Graben 7a gefüllt. Die leitende Schicht 7f, die Oxidschicht 7g und das polykristalline Silizium 7h bilden einen Trench-Kondensator 7. Das Drain-Gebiet 14 ist elektrisch mit der leitenden Schicht 7f verbunden. Der MOS-Feldeffekttransistor 6 und der Trench- Kondensator 7 bilden eine sogenannte Ein-Transistor-Ein-Konden sator-Speicherzelle. Ein Kontaktloch 9 ist auf der Hauptober fläche des Substrates 4 zur Verbindung der Bitleitung 6c mit dem Substrat vorgesehen. Der Halbleiterchip mit der Mehrzahl von darauf gebildeten Speicherzellen 5 wird durch Zerschneiden des Siliziumwafers 1, wie in Fig. 4 gezeigt, gebildet. Bei dieser Ausführungsform ist die Orientierung des Siliziumwafers 1 wie folgt: Die Hauptoberfläche ist äquivalent zur (100)- Ebene, und der Orientierungs-Anschliff 1b ist äquivalent zur (110)-Ebene. Die Richtung für das Teilen des Siliziumwafers 1 verläugt längs der Linie 2a parallel zum Orientierungs- Anschliff 1b und längs der Linie 2b senkrecht zum Grientie rungs-Anschliff 1b. Infolgedessen haben alle vier Seitenflächen 3b, 3c, 3d und 3e des Halbleiterchips 3 die Orientierung der (110)-Ebene, wie in Fig. 5 gezeigt. Wie Fig. 6 zeigt, haben alle vier inneren Randflächen 7a, 7b, 7c und 7d und die Bodenfläche 7e des in der Speicherzelle 5 gebildeten Grabens die Orientierung der (100)-Ebene, und damit kann die Dicke der auf den entsprechenden Oberflächen gebildeten Oxidschichten gleich gemacht werden.In an active region 6 b immediately below the gate electrode 6 a, which crosses the bit line 6 c, a source region 13 and a drain region 14 are formed with n-dopants. A MOS field effect transistor 6 is formed by the aforementioned gate electrode 6 a, an oxide layer 7 g and the source region 13 and the drain region 14 . A trench or a trench 7 a in the form of a rectangular prism is formed in the active region 6 b. The four inner boundary or edge surfaces of the trench form an angle of 45 ° with the four outer boundary or edge surfaces of the semiconductor chip 3 . A conductive layer 7 f with n-doping is formed to a predetermined depth from the inner edge surface of the trench 7 a. An oxide layer 7 g is formed on the upper surface of the conductive layer 7 f. Polycrystalline silicon 7 h is filled with the interposition of the oxide layer 7 g in the trench 7 a. The conductive layer 7 f, the oxide layer 7 g and the polycrystalline silicon 7 h form a trench capacitor 7 . The drain region 14 is electrically connected to the conductive layer 7 f. The MOS field-effect transistor 6 and the trench capacitor 7 form a so-called one-transistor one-capacitor storage cell. A contact hole 9 is provided on the main surface of the substrate 4 for connecting the bit line 6 c to the substrate. The semiconductor chip with the plurality of memory cells 5 formed thereon is formed by cutting the silicon wafer 1 , as shown in FIG. 4. In this embodiment, the orientation of the silicon wafer 1 is as follows: the main surface is equivalent to the (100) plane, and the orientation bevel 1 b is equivalent to the (110) plane. The direction for dividing the silicon wafer 1 is along the line 2 a parallel to the orientation grinding 1 b and along the line 2 b perpendicular to the gradient grinding 1 b. As a result, all four side surfaces 3 b, 3 c, 3 d and 3 e of the semiconductor chip 3 have the orientation of the (110) plane, as shown in FIG. 5. As shown in FIG. 6, all four inner edge surfaces 7 a, 7 b, 7 c and 7 d and the bottom surface 7 e of the trench formed in the storage cell 5 have the orientation of the (100) plane, and thus the thickness of the the corresponding surfaces formed oxide layers are made the same.

Bruchcharakteristiken eines Siliziumwafers werden unter Bezug nahme auf die Fig. 7 bis 9 beschrieben. Die Beziehung zwischen den Orientierungen eines Siliziumwafers 1 kann durch das Modell eines 26flächigen Polyeders, wie er in Fig. 7 ge zeigt ist, dargestellt werden. Es ist bereits als eine wesent liche Eigenschaft von Kristallflächen bekannt, daß Defekte und Spannungen am leichtesten in (111)-Orientierung zu erzeigen sind. Die Bruchcharakteristiken eines Siliziumwafers 1 mit einer Hauptoberfläche 1a und einem Orientierungs-Anschliff 1b, die äquivalent zur (110)-Ebene bzw. zur (110)-Ebene sind, sind dadurch ausgezeichnet, daß ein Bruch in einer Richtung parallel oder rechtwinklig zum Orientierungs-Anschliff 1b am wahrschein lichsten ist, wie in Fig. 8 und 9 gezeigt. Dies liegt daran, daß die Ebenen-Schnittlinie 11 der Hauptoberfläche 1a und der (111)-Ebene des Siliziumwafers 1 mit einer Hauptoberfläche 1a in (110)-Ebene und einem Orientierungs-Anschliff 1b in (110)- Ebene parallel oder senkrecht zum Orientierungs-Anschliff 1b ist. Daher sind, wenn der Siliziumwafer 1 durch Zerschneiden in Halbleiterchips geteilt wird, die Teilungslinie beim Zerschnei den und die Schnittlinie der Hauptoberfläche und der in (111)- Ebene parallel zueinander. Fracture characteristics of a silicon wafer will be described with reference to FIGS . 7 to 9. The relationship between the orientations of a silicon wafer 1 can be represented by the model of a 26-surface polyhedron as shown in FIG. 7. It is already known as an essential property of crystal surfaces that defects and stresses are easiest to show in (111) orientation. The fracture characteristics of a silicon wafer 1 with a main surface 1 a and an orientation bevel 1 b, which are equivalent to the (110) plane or to the (110) plane, are excellent in that a break in a direction parallel or at right angles to Orientation grind 1 b is most likely as shown in FIGS . 8 and 9. This is because the plane intersection line 11 of the main surface 1 a and the (111) plane of the silicon wafer 1 with a main surface 1 a in (110) plane and an orientation bevel 1 b in (110) - plane parallel or perpendicular to the bevel 1 b. Therefore, when the silicon wafer 1 is divided into semiconductor chips by dicing, the dividing line when dicing and the cutting line of the main surface and the (111) plane are parallel to each other.

Aus dem Vorangehenden wird klar daß die Oxidschichten so ge bildet werden, daß sie gleiche Dicke haben, da die vier inneren Randflächen und die Bodenfläche der Trench so gewählt werden, daß sie die gleiche Orientierung (100) wie die Hauptoberfläche haben. Da die Schnittlinie der Hauptoberfläche und der (111)- Ebene parallel zur Teilungslinie gemacht wird, kann ein Ab brechen der Endabschnitte des Chips während des Zerteilens ver hindert werden.From the foregoing it is clear that the oxide layers are so be that they have the same thickness, since the four inner Edge surfaces and the bottom surface of the trench are chosen so that they have the same orientation (100) as the main surface to have. Since the intersection of the main surface and the (111) - If a plane is made parallel to the dividing line, an Ab break the end portions of the chip during dicing be prevented.

Ein Verfahren zur Herstellung der Speicherzelle 5 wird unter Bezugnahme auf die Fig. 10 bis 18 beschrieben.A method of manufacturing the memory cell 5 will be described with reference to FIGS. 10 to 18.

Zuerst wird, wie Fig. 11 zeigt, die Hauptoberfläche 1a eines Siliziumwafers (im folgenden als Substrat bezeichnet) 1, auf dem die Speicherzelle 5 gebildet wird, als (100)-Ebene vorge geben, und der Orientierungs-Anschliff 1b wird als (111)-Ebene vorgegeben. Danach wird auf dem Substrat 1 mittels des LOCOS- Verfahrens und selektiver Oxidation eine Feldoxidschicht 8 aus gebildet.Where the memory cell 5 is formed First, as shown in FIG. 11, the major surface 1a of a silicon wafer (hereinafter referred to as substrate) 1, pre give as a (100) plane, and the orientation polished section 1 b as (111) plane specified. A field oxide layer 8 is then formed on the substrate 1 by means of the LOCOS method and selective oxidation.

Dann wird, wie Fig. 12 zeigt, auf der Oberfläche des Substra tes eine Resistschicht 10 aufgebracht, und ein Mustern bzw. Strukturieren der Resistschicht wird mittels Fotolithografie unter Verwendung einer Retikelmaske 30 mit rechteckigen Löchern, die unter 45° bezüglich der Bezugsebene des Orien tierungs-Anschliffes geneigt sind, ausgeführt, wie in Fig. 10 gezeigt. Danach wird ein Graben in Form eines rechteckigen Prismas, dessen innere Randflächen unter einem Winkel von 45° gegenüber der Oberfläche des Orientierungs-Anschliffes geneigt sind, durch anisotropes Ätzen gebildet. Dadurch wird vorge geben, daß die vier inneren Randflächen 72a, 72b, 72c, 72d und die Bodenfläche 72e des Grabens 72 alle die Orientierung der (100)-Ebene haben.Then, as shown in FIG. 12, a resist layer 10 is applied to the surface of the substrate, and patterning of the resist layer is performed by means of photolithography using a reticle mask 30 with rectangular holes that are oriented at 45 ° with respect to the reference plane of the orientation Bevelled, executed as shown in Fig. 10. Then a trench in the form of a rectangular prism, the inner edge surfaces of which are inclined at an angle of 45 ° with respect to the surface of the orientation grinding, is formed by anisotropic etching. This will provide that the four inner edge surfaces 72 a, 72 b, 72 c, 72 d and the bottom surface 72 e of the trench 72 all have the orientation of the (100) plane.

Wie Fig. 13 zeigt, wird die Resistschicht 10 mit Ausnahme des Abschnittes zwischen den Gräben 72 entfernt. Danach wird auf der Oberfläche des Substrates und auf den inneren Randflächen und auf der Bodenfläche des Grabens durch Einführen von Phosphor o. ä. in das Substrat 1 mittels geneigter Rotationsionen implantation eine leitende Schicht 7f vom n-Typ gebildet.As shown in FIG. 13, the resist layer 10 is removed with the exception of the section between the trenches 72 . Thereafter, an n-type conductive layer 7 f is formed on the surface of the substrate and on the inner peripheral surfaces and on the bottom surface of the trench by introducing phosphorus or the like into the substrate 1 by means of inclined rotary ion implantation.

Danach wird, wie Fig. 14 zeigt, auf der gesamten Hauptober fläche 1a des Substrates und auf den vier inneren Randflächen 72a, 72b, 72c und 72d sowie der Bodenfläche 72e des Grabens 72 mit einer Dicke von etwa 50-100 Å durch thermische Oxidation eine Oxidschicht 7g gebildet. Zu dieser Zeit kann, da die Orientierungen der Hauptoberfläche 1a und der Begrenzungsflä chen 72a bis 72d und der Bodenfläche 72e alle als die der (100)-Ebene gewählt sind, die Oxidschicht überall mit gleicher Dicke gebildet werden.Thereafter, as shown in FIG. 14, on the entire main surface 1 a of the substrate and on the four inner edge surfaces 72 a, 72 b, 72 c and 72 d as well as the bottom surface 72 e of the trench 72 with a thickness of about 50- 100 Å, an oxide layer 7 g was formed by thermal oxidation. At this time, since the orientations of the main surface 1 a and the boundary surfaces 72 a to 72 d and the bottom surface 72 e are all selected as those of the (100) plane, the oxide layer can be formed everywhere with the same thickness.

Wie Fig. 15 zeigt, wird auf der gesamten Oberfläche des Sub states und im Graben 72 polykristallines Silizium 7h abgeschie den. Danach wird, wie Fig. 16 zeigt, zur Entfernung des abge schiedenen polykristallinen Siliziums 7h von einem Gebiet, wo der MOS-Feldeffekttransistor gebildet werden soll, eine Resist schicht 12 mit einer vorbestimmten Gestalt ausgebildet, und dann wird das Poysilizium 7h durch anisotropes Ätzen entfernt.As shown in FIG. 15, 72 polycrystalline silicon is deposited on the entire surface of the sub-state and in the trench for 7 hours. Thereafter, as shown in FIG. 16, to remove the deposited polycrystalline silicon 7 hours from an area where the MOS field effect transistor is to be formed, a resist layer 12 having a predetermined shape is formed, and then the silicon is formed by anisotropic 7 hours Etching removed.

Danach wird, wie Fig. 17 zeigt, eine Gateelektrode 6a gebil det, und danach werden n-Dotierungsstoffe wie Phosphor in das Sub strat 1 eingebracht, um das Source-Gebiet 13 und das Drain-Ge beit 14 als n-Störstellendiffusionsgebiete zu bilden. Zu dieser Zeit wird das Drain-Gebiet 14 elektrisch mit der leitenden Schicht 7f verbunden.Thereafter, as Fig. 17 shows, a gate electrode 6 a gebil det, and then n-dopants are introduced 1 such as phosphorus in the sub strate to the source region 13 and the drain Ge beit 14 as an n-impurity diffusion regions to form . At this time, the drain region 14 is electrically connected to the conductive layer 7 f.

Danach wird, wie Fig. 18 zeigt, auf der Oberfläche des Sub strates 1 ein Zwischenschichtisolierfilm 15 aus beispielsweise SiO₂ ausgebildet. Dann wird im Zwischenschichtisolierfilm 15 ein das Source-Gebiet 13 erreichendes Kontaktloch 9 gebildet, und eine Bitleitung 6c aus Polyzid wird in einer Richtung senk recht zur Richtung der Gateelektrode 6a auf der Oberfläche des Substrates 1 gebildet. Damit wird die Halbleitereinrichtung nach der vorliegenden Ausführungsform fertiggestellt.Thereafter, as shown in FIG. 18, an interlayer insulating film 15 made of, for example, SiO _{2 is} formed on the surface of the substrate 1 . Then, in the interlayer insulating film 15, a contact hole 9 reaching the source region 13 is formed, and a bit line 6 c made of polycide is formed in a direction perpendicular to the direction of the gate electrode 6 a on the surface of the substrate 1 . With this, the semiconductor device according to the present embodiment is completed.

Obgleich für den Halbleiterwafer bei der beschriebenen Ausfüh rungsform einkristallines Silizium verwendet wird, ist die Erfindung darauf nicht beschränkt, und der gleiche Effekt kann unter Verwendung von durch epitaxiales Aufwachsen gewonnenem Silizium erreicht werden. Zudem können die gleichen Effekte mit einem Verbindungshalbleiter, der etwa Galliumarsenid (GaSa), Indiumphosphid (InP), Silizium/Germanium (Ge/Si) o. ä. aufweist, erzielt werden.Although for the semiconductor wafer in the embodiment described form of single-crystal silicon is used Invention is not limited to this, and the same effect can using epitaxial growth Silicon can be achieved. You can also use the same effects a compound semiconductor, such as gallium arsenide (GaSa), Indium phosphide (InP), silicon / germanium (Ge / Si) or the like, be achieved.

Die gleichen Effekte können auch bei Ersetzung der Oxidschicht 7g, die innerhalb des Trench-Kondensators 7 gebildet ist, durch eine aus einer Oxidschicht und einer Nitridschicht zusammenge setzte Schicht erreicht werden.The same effects can also be achieved when the oxide layer 7 g, which is formed within the trench capacitor 7 , is replaced by a layer composed of an oxide layer and a nitride layer.

Obgleich bei der beschriebenen Ausführungsform als untere Elek trode des Kondensators eine leitende Schicht 7f vom n-Typ vor gesehen ist, wird die leitende Schicht 7f überflüssig, wenn - wie in Fig. 19 gezeigt - ein p-Halbleitersubstrat verwendet wird, wobei das p-Halbleitersubstrat als untere Elektrode des Kondensators verwendet werden kann.Although an n-type conductive layer 7 f is provided as the lower electrode of the capacitor in the described embodiment, the conductive layer 7 f becomes unnecessary if - as shown in FIG. 19 - a p-type semiconductor substrate is used, which p-type semiconductor substrate can be used as the lower electrode of the capacitor.

Nachfolgend wird eine weitere Ausführungsform der DRAM-Spei cherzelle entsprechend der Erfindung beschrieben.Below is another embodiment of the DRAM memory cherzelle described according to the invention.

Wie Fig. 20 zeigt, ist auf einer Hauptoberfläche 16a eines Halbleiterchips 16 mit einer Hauptoberfläche der (100)-Ebene und vier Randflächen der (110)-Ebene, der durch Zerschneiden eines p-Siliziumwafers mit einer Hauptoberfläche der (100)- Ebene und einem Orientierungs-Anschliff der in (110)-Ebene erhalten wurde, eine Mehrzahl von Speicherzellen 17 gebildet. As shown in FIG. 20, is on a main surface 16 a of a semiconductor chip 16 with a main surface of the (100) plane and four edge surfaces of the (110) plane, which by cutting a p-type silicon wafer with a main surface of the (100) plane and an orientation grind obtained in (110) plane, a plurality of memory cells 17 are formed.

Fig. 21 ist eine Draufsicht einer Speicherzelle 17. Fig. 22 ist ein Querschnitt längs der Linie Y-Y in Fig. 21. Fig. 21 is a plan view of a memory cell 17. FIG. 22 is a cross section along the line YY in FIG. 21.

Wie Fig. 21 zeigt, ist eine Mehrzahl von aus n⁺-Dotierungs gebieten gebildeten Bitleitungen 19 in einer Richtung parallel oder senkrecht zu den vier äußeren Randflächen des p-Halblei tersubstrates 21 auf dem Substrat 21 gebildet. Eine Mehrzahl von Wortleitungen 18 ist senkrecht zu den Bitleitungen 19 ge bildet. An jeder Kreuzung einer Bitleitung 19 mit der Wortlei tung 18 ist eine Trench 20 mit vier einen Winkel von 45° mit der Bitleitung und der Wortleitung einschließenden inneren Randflächen gebildet.As shown in FIG. 21, a plurality of bit lines 19 formed of n + doping regions are formed in a direction parallel or perpendicular to the four outer peripheral surfaces of the p-type semiconductor substrate 21 on the substrate 21 . A plurality of word lines 18 are perpendicular to the bit lines 19 ge forms. At each intersection of a bit line 19 with the word line device 18 , a trench 20 is formed with four inner edge surfaces including an angle of 45 ° with the bit line and the word line.

Wie Fig. 22 zeigt, ist auf der Hauptoberfläche des p-Halblei tersubstrates 21 eine durch eine Trennoxidschicht 25 isolierte Speicherzelle 17 gebildet. Die Speicherzelle 17 weist einen NMOS-Feldeffekttransistor und einen Trench-Kondensator auf.As shown in FIG. 22, a memory cell 17 insulated by a separation oxide layer 25 is formed on the main surface of the p-type semiconductor substrate 21 . The memory cell 17 has an NMOS field effect transistor and a trench capacitor.

Der NMDS(n-Kanal-MOS)-Feldeffekttransistor weist n⁺-Dotierungs gebiete 19 und 26, die als Drain-/Source-Gebiete dienen, ein zwischen diesen Gebieten angeordnetes Kanalgebiet 105 und eine auf dem Kanalgebiet 105 mit einem Gateoxidfilm 24 dazwischen angeordnete Gateelektrode 18 auf. Das Kanalgebiet 105 besteht unterhalb des Gateoxidfilms 24 längs des Seitenwand-Abschnittes des in der Hauptoberfläche des p-Halbleitersubstrates 21 gebil deten Grabens.The NMDS (n-channel MOS) field effect transistor has n⁺-doping regions 19 and 26 , which serve as drain / source regions, a channel region 105 arranged between these regions and one arranged on the channel region 105 with a gate oxide film 24 in between Gate electrode 18 on. The channel region 105 is formed below the gate oxide film 24 along the side wall portion of the trench formed in the main surface of the p-type semiconductor substrate 21 .

Der Kondensator enthält eine Kondensatorelektrode 23, die so gebildet ist, daß sie mit dem einen Bestandteil des NMOS-Feld effekttransistor bildenden n⁺-Dotierungsgebiet 26 verbunden ist, eine Kondensatoroxidschicht 22 und das p-Halbleitersub strat 21.The capacitor contains a capacitor electrode 23 which is formed such that it is connected to the n-doping region 26 forming a component of the NMOS field effect transistor, a capacitor oxide layer 22 and the p-semiconductor substrate 21 .

Die Kondensatorelektrode 23 ist aus einer in dem im p-Silizium substrat 21 gebildeten Graben eingebettete Polysiliziumschicht gebildet. Das n⁺-Dotierungsgebiet 26 ist um die Kondensator elektrode 23 herum angeordnet. Die einem Bestandteil des NMOS- Feldeffekttransistors bildende Gateelektrode 18 ist aus einer n⁺-Polysiliziumschicht gebildet und dient auch als Wortleitung. Auf diese Weise ist ein longitudinaler NMOS-Feldeffekttran sistor auf dem Seitenwandabschnitt des für den Kondensator vor gesehenen Grabens gebildet.The capacitor electrode 23 is formed from a polysilicon layer embedded in the trench formed in the p-silicon substrate 21 . The n⁺ doping region 26 is arranged around the capacitor electrode 23 . The gate electrode 18 forming part of the NMOS field effect transistor is formed from an n⁺ polysilicon layer and also serves as a word line. In this way, a longitudinal NMOS field effect transistor is formed on the side wall portion of the trench provided for the capacitor.

Nachfolgend wird das Verfahren zur Herstellung des DRAM nach dieser Ausführungsform beschrieben. Die Fig. 23 bis 34 sind Querschnittsdarstellungen, die in ihrer Reihenfolge die Schritte des Verfahrens zur Herstellung der Speicherzelle gemäß der Erfindung entsprechend dem in Fig. 22 gezeigten Quer schnittsaufbau darstellen.The process for producing the DRAM according to this embodiment will be described below. The Figs. 23 to 34 are cross-sectional views illustrating in sequence the steps of the method for manufacturing the memory cell according to the invention corresponding to that in Fig. 22 shown cross-sectional structure.

Wie Fig. 23 zeigt, wird auf der Hauptoberfläche eines p-Halb leitersubstrates 21 mittels des LOCOS-Verfahren eine Trennoxid schicht 25 gebildet. Dann wird, wie Fig. 24 zeigt, eine Resistschicht 27 auf die Oberfläche des Substrates 21 aufge bracht. Danach wird unter Verwendung einer Retikelmaske (siehe Fig. 10) mit einer Mehrzahl von rechteckigen Öffnungen, die um 45° gegenüber der Bezugsoberfläche des Orientierungs-Anschlif fes geneigt sind, die Resistschicht mittels Fotolithografie gemustert. Danach werden Gräben 20 in Form rechteckiger Pris men, deren Seitenflächen um 45° bezüglich der Oberfläche des Orientierungs-Anschliffes geneigt sind, durch anisotropes Ätzen gebildet. Auf diese Weise werden alle vier inneren Randwände und die Bodenfläche des Grabens als (100)-Ebenen vorgegeben.As FIG. 23 shows, a separation oxide layer 25 is formed on the main surface of a p-type semiconductor substrate 21 by means of the LOCOS method. Then, as shown in FIG. 24, a resist layer 27 is brought up on the surface of the substrate 21 . The resist layer is then patterned using photolithography using a reticle mask (see FIG. 10) having a plurality of rectangular openings that are inclined at 45 ° from the reference surface of the orientation pin. Thereafter, trenches 20 in the form of rectangular prisms, the side surfaces of which are inclined at 45 ° with respect to the surface of the orientation grinding, are formed by anisotropic etching. In this way, all four inner edge walls and the bottom surface of the trench are specified as (100) planes.

Dann wird, wie Fig. 25 zeigt, eine Oxidschicht 22 mit einer Dicke von etwa 50-100 Å auf den inneren Oberflächen des Gra bens 20 und auf der gesamten Oberfläche des Substrates durch thermische Oxidation gebildet. Zu dieser Zeit kann, da die vier inneren Randflächen und die Bodenfläche des Grabens alle als (100)-Ebenen vorgegeben sind, die Oxidschicht mit überall glei cher Dicke gebildet werden.Then, as shown in FIG. 25, an oxide layer 22 having a thickness of about 50-100 Å is formed on the inner surfaces of the trench 20 and on the entire surface of the substrate by thermal oxidation. At this time, since the four inner peripheral surfaces and the bottom surface of the trench are all given as (100) planes, the oxide layer can be formed with the same thickness everywhere.

Dann wird, wie Fig. 26 zeigt, ein Resist 28 auf den inneren Oberflächen des Grabens 20 und auf der gesamten Hauptoberfläche gebildet. Dann wird, wie Fig. 27 zeigt, die erwähnte Resist schicht 28 mittels eines Rückätzverfahrens entfernt, wobei der Resist 28 mit einer vorbestimmten Tiefe im Graben 20 verbleibt.Then, as shown in FIG. 26, a resist 28 is formed on the inner surfaces of the trench 20 and on the entire main surface. Then, as shown in FIG. 27, the mentioned resist layer 28 is removed by means of an etch-back process, the resist 28 remaining in the trench 20 with a predetermined depth.

Danach wird, wie Fig. 28 zeigt, die Oxidschicht 22 unter Ver wendung des im Graben 20 verbliebenen Resists 28 als Maske se lektiv entfernt, und eine als Kondensatorisolierschicht des Kondensators dienende Oxidschicht 22 wird auf dem Boden des Grabens 20 gebildet.Thereafter, as shown in FIG. 28, the oxide layer 22 is selectively removed using the resist 28 remaining in the trench 20 as a mask, and an oxide layer 22 serving as a capacitor insulating layer of the capacitor is formed on the bottom of the trench 20 .

Dann wird, wie Fig. 29 zeigt, n⁺-Polysilizium 23 im Graben und auf der gesamten Oberfläche des Substrates abgeschieden. Wie Fig. 30 zeigt, wird eine (nicht gezeigte) Resistschicht auf die obere Oberfläche des n⁺-Polysiliziums 23 aufgebracht, das n⁺-Polysilizium 23 durch ein Rückätzverfahren rückgeätzt, und damit verbleibt das n⁺-Polysilizium 23 mit einer vorbestimmten Tiefe bzw. im Graben 20. Das Polysilizium 23 dient als Konden satorelektrode des Kondensators.Then, as shown in FIG. 29, n + polysilicon 23 is deposited in the trench and on the entire surface of the substrate. As shown in FIG. 30, a resist layer (not shown) is applied to the upper surface of the n⁺-polysilicon 23 , the n⁺-polysilicon 23 is etched back by an etching-back process, and the n⁺-polysilicon 23 thus remains with a predetermined depth or in the trench 20 . The polysilicon 23 serves as a capacitor electrode of the capacitor.

Wie Fig. 31 zeigt, wird das erwähnte n⁺-Polysilizium 23 getem pert, wodurch Dotierungsstoffe in der n⁺-Polysiliziumschicht 23 in das Siliziumsubstrat 21 diffundiert werden, was zur Bildung des n⁺-Dotierungsgebietes 26 führt.As shown in FIG. 31, the mentioned n⁺ polysilicon 23 is tempered, as a result of which dopants in the n⁺ polysilicon layer 23 are diffused into the silicon substrate 21 , which leads to the formation of the n⁺ doping region 26 .

Wie Fig. 32 zeigt, wird durch Ionenimplantation von n-Dotie rungsstoffen wie Phospor in die Oberfläche des Substrates und thermisches Eindiffundieren derselben ein als Bitleitung die nendes n⁺-Dotierungsgebiet 19 gebildet.As shown in FIG. 32, ion implantation of n-dopants such as phosphorus into the surface of the substrate and thermal diffusion thereof form a nendes n + doping region 19 as a bit line.

Wie Fig. 33 zeigt, wird mittels des CVD-Verfahrens auf der ge samten Oberfläche des Substrates, auf den vier inneren Rand oberflächen des Grabens und auf der n⁺-Polysiliziumschicht 23 im Graben eine Gateisolierschicht 24 ausgebildet. Auch in die ser Phase kann die Oxidschicht gleichförmig gebildet werden, da die vier inneren Randflächen des Grabens und die Oberfläche des Substrates alle (100)-Ebenen sind.As shown in FIG. 33, by means of the CVD method, a gate insulating layer 24 is formed on the entire surface of the substrate, on the four inner edge surfaces of the trench and on the n⁺ polysilicon layer 23 in the trench. The oxide layer can also be formed uniformly in this phase, since the four inner edge surfaces of the trench and the surface of the substrate are all (100) planes.

Wie Fig. 34 zeigt, wird auf der Oberfläche des Substrates und im Graben eine Wortleitung 18 aus beispielsweise Polysilizium gebildet. Auf diese Weise wird die Speicherzelle des DRAM ent sprechend der Ausführungsform fertiggestellt.As shown in FIG. 34, a word line 18 made of, for example, polysilicon is formed on the surface of the substrate and in the trench. In this way, the memory cell of the DRAM is completed in accordance with the embodiment.

Auf die oben beschriebene Weise wird es möglich, Oxidschichten auf der Hauptoberfläche und den inneren Oberflächen des Grabens mit gleichmäßiger Dicke zu bilden, da die vier inneren Rand flächen des im Substrat vorgesehenen Grabens die Orientierung der (100)-Ebene aufweisen. Weiter wird es möglich, einen MOS- Feldeffekttransistor auf der Seitenfläche des Grabens zu bil den. Dies führt zu einer weiteren Miniaturisierung der Spei cherzellen und einer höheren Integrationsdichte des DRAM.In the way described above it becomes possible to use oxide layers on the main surface and the inner surfaces of the trench to form with uniform thickness, since the four inner edge the orientation of the trench provided in the substrate of the (100) plane. It also becomes possible to use a MOS Field effect transistor bil on the side surface of the trench the. This leads to a further miniaturization of the memory cher cells and a higher integration density of the DRAM.

Nachfolgend wird eine weitere Ausführungsform der DRAM-Spei cherzelle in Realisierung der Erfindung beschrieben.Below is another embodiment of the DRAM memory described in implementation of the invention.

Wie Fig. 35 zeigt, ist - im Vergleich mit den oben beschrie benen Ausführungsformen des DRAM - im DRAM nach dieser Aus führungsform das einen Bestandteil des NMOS-Feldeffekttran sistors bildende Kanalgebiet 105 von der Oberfläche des Sub strates zur Seitenwand des Grabens hin gebildet.As shown in FIG. 35, - in comparison with the above-described embodiments of the DRAM - in the DRAM according to this embodiment, the channel region 105 forming part of the NMOS field effect transistor is formed from the surface of the substrate to the side wall of the trench.

Da die Substratoberfläche als (100)-Ebene und die inneren Ober flächen des Grabens als (100)-Ebenen vorgegeben sind, können die gleichen Effekte wie oben beschrieben auch dann erreicht werden, wenn der NMOS-Feldeffekttransistor so gebildet ist, daß er die Oberfläche des Substrates und die innere Oberfläche des Grabens überbrückt.Since the substrate surface as the (100) plane and the inner upper areas of the trench can be specified as (100) planes achieved the same effects as described above if the NMOS field effect transistor is formed such that he the surface of the substrate and the inner surface of the Bridges bridged.

Claims

1. semiconductor device with
a semiconductor substrate with a main surface ( 3 a) of the (100) plane and four outer boundary surfaces ( 3 c, 3 d, 3 e, 3 f) of the (110) plane,
a cut line (11) of the main surface (3 a) with a (111) plane of the semiconductor substrate (1) which is parallel or perpendicular to the four outer boundary surfaces,
a trench ( 7 ) with four inner boundary surfaces ( 7 a, 7 b, 7 c, 7 d) and a bottom surface ( 7 e), which are given as (100) planes before, in the main surface ( 3 a) of the semiconductor sub strates ( 1 ),
wherein the substrate has a first conductive layer ( 7 f) formed along at least one inner boundary surface of the trench, an insulating layer ( 7 g) formed on at least one inner surface of the first guide layer ( 7 f) and
has a second conductive layer ( 7 h) formed on an upper surface of the insulating layer ( 7 g).

2. Semiconductor device according to claim 1, characterized in that the first conductive layer ( 7 f) is the semiconductor substrate ( 1 ) itself.

3. A semiconductor device according to claim 1 or 2, characterized in that the first conductive layer ( 7 f) has an impurity diffusion layer formed in the inner surface of the trench ( 7 ).

4. Semiconductor device according to one of claims 1 to 3, characterized in that the insulating layer ( 7 g) has an oxide layer formed on the inner surface of the trench ( 7 ).

5. Semiconductor device according to one of claims 1 to 4, characterized in that the first conductive layer ( 7 f) as a lower electrode on at least one of the four inner boundary surfaces ( 7 a to 7 d) and the bottom surface ( 7 e) of Trench ( 7 ) formed capacitor serving impurities diffusion layer, the insulating layer ( 7 g) as a dielectric layer of the serving on the inner surface of the trench oxide layer and the second conductive layer ( 7 h) has an upper electrode of the capacitor.

6. Semiconductor device according to one of claims 1 to 4, characterized in that the first conductive layer ( 7 f) as a dielectric layer one on the four inner boundary surfaces ( 7 a to 7 d) and on the bottom surface ( 7 e) of the gra formed capacitor serving oxide layer and the two te conductive layer ( 7 h) has an upper electrode of the capacitor, which is formed so that it overlaps with the dielectric layer therebetween with the impurity diffusion layer.

7. Semiconductor device according to one of claims 1 to 4, characterized in that the first conductive layer ( 7 f) as the source / drain regions of a MOS field effect transistor ( 5 ) which is formed on the inner surface of the trench, serving Impurity diffusion layers that the insulating layer ( 7 g) as a gate insulating film of the MOS field effect transistor on the inner surface of the trench ( 7 ) serving oxide layer and that the second conductive layer ( 7 h) has a gate electrode of the MOS field effect transistor.

8. A semiconductor device according to claim 5 or 6, characterized in that the impurity diffusion layer ( 7 f), the oxide layer ( 7 g) and the conductive layer ( 7 h) having capacitor connected along the inner surface of the trench and the main surface of the semiconductor chip ( 3 ) neighboring beard for digging ( 7 ) is formed.

9. A semiconductor device according to claim 6, characterized in that the impurity diffusion layer ( 7 f), the oxide layer ( 7 g) and the conductive layer ( 7 h) having capacitor connected coherently along the four inner boundary surfaces ( 7 a, 7 b , 7 c, 7 d) and the bottom surface ( 7 e) of the trench and the main surface ( 3 a) of the semiconductor chip ( 3 ) is formed in the vicinity of the trench.

10. Semiconductor device according to one of claims 1 to 9, characterized in that a section line ( 11 ) of the main upper surface ( 3 a) with the in (111) plane of the semiconductor substrate ( 21 ) has an upper side of the trench ( 7 ) below cuts at an angle of 45 °.

11. Semiconductor device according to one of claims 1 to 10, characterized in that an upper side of the trench ( 7 ) and a lateral boundary surface of the semiconductor chip ( 3 ) intersect at an angle of 45 °.

12. Semiconductor device with a semiconductor substrate ( 1 ) with a main surface ( 3 a) and four lateral boundary surfaces ( 3 b, 3 c, 3 d, 3 e) and a MOS formed on the main surface ( 3 a) of the semiconductor substrate ( 1 ) Field effect transistor ( 5 ) and trench capacitor ( 7 ), the main surface ( 3 a) of the semiconductor substrate ( 1 ) being the (100) plane and the four lateral boundary surfaces ( 3 b, 3 c, 3 d, 3 e) ( 110) planes and the trench capacitor is formed as a trench in the form of a rectangular prism with four inner boundary surfaces ( 7 a, 7 b, 7 c, 7 d), which are (100) planes.

13. A semiconductor device according to claim 12, characterized in that the MOS field effect transistor ( 5 ) has a parallel or perpendicular to the four lateral boundary surfaces ( 3 b to 3 e) of the semiconductor substrate ( 1 ) extending gate electrode ( 6 a) and one active region ( 6 b) extending in a direction perpendicular to the gate electrode ( 6 a).

14. Semiconductor device according to claim 12 or 13, characterized in that the semiconductor substrate ( 1 ) consists of monocrystalline silicon.

15. Semiconductor device according to one of claims 12 to 14, characterized in that the semiconductor substrate ( 1 ) has at least one semiconductor compound from the group consisting of gallium arsenide, indium phosphide and silicon germanium.

16. Semiconductor device according to one of claims 12 to 15, characterized in that the trench capacitor ( 7 ) has an impurity diffusion layer ( 7 f) in the inner surface.

17. Semiconductor device according to one of claims 12 to 16, characterized in that the trench capacitor ( 7 ) has an oxide layer ( 7 g) on an inner surface of the trench.

18. Semiconductor device according to one of claims 12 to 17, characterized in that the trench capacitor in the trench has polycrystalline silicon ( 7 h).

19. Semiconductor device according to one of claims 12 to 18, characterized in that the drain region of the MOS field effect transistor ( 5 ) provided electrically with an impurity diffusion layer ( 7 f) provided in the inner surface of the trench of the trench capacitor ( 7 ) connected is.

20. The semiconductor device according to one of claims 12 to 19, characterized by an electrical with that in the MOS field effect transistor provided source area connected connection layer.

21. Semiconductor device with a rectangular semiconductor chip ( 3 ) and one on the main surface ( 3 a) of the semiconductor chip ( 3 ) ge formed MOS field-effect transistor ( 5 ) and trench capacitor ( 7 ), the main surface ( 3 a) of the semiconductor chip ( 3 ) is the (100) plane and the four lateral boundary surfaces ( 3 b, 3 c, 3 d, 3 e) of the chip (110) are planes, the MOS field effect transistor ( 5 ) is parallel or perpendicular to each other the four outer boundary surfaces ( 3 b, 3 c, 3 d, 3 e) of the semiconductor chip ( 3 ) extending gate electrode ( 6 a) and a perpendicular to the gate electrode ( 6 a) extending active Ge area ( 6 b) and the trench -Capacitor as a trench in the form of a rectangular prism with four inner boundary surfaces ( 7 a, 7 b, 7 c, 7 d), which are (100) planes, is formed.

22. The semiconductor device according to claim 21, characterized in that the trench capacitor serves as a lower electrode, on at least one of the inner surfaces ( 7 a to 7 d) and the bottom surface ( 7 d) of the trench formed a diffusion layer, one on oxide layer formed on the inner surface of the trench and serving as a dielectric layer and having an upper electrode formed on the oxide layer.

23. A semiconductor device according to claim 21 and 22, characterized in that the semiconductor chip ( 3 ) is formed from single-crystal silicon.

24. Semiconductor device according to one of claims 21 to 23, characterized in that the semiconductor chip ( 3 ) is formed from a compound semiconductor from the group consisting of gallium arsenide, indium phosphide and silicon germanium.

25. The semiconductor device according to one of claims 21 to 24, characterized in that a side wall of the trench of the Trench capacitor an impurity diffusion layer Has line type.

26. Semiconductor device according to one of claims 21 to 25, characterized in that an inner wall surface of the Gra besides the trench capacitor has an oxide layer.

27. The semiconductor device according to one of claims 21 to 26, characterized in that an inner part of the trench con contains polycrystalline silicon.

28. Semiconductor device according to one of claims 21 to 27, characterized in that one in the MOS field effect transistor provided drain area electrically with one in the side Wall of the trench capacitor trench arranged sturgeon diffusion layer is in contact.

29. Semiconductor device according to one of claims 21 to 28, characterized by an electrical with a in the MOS field connection provided by the effect transistor layer.

30. Semiconductor chip with a main surface ( 3 a) of the (100) plane and four outer boundary surfaces ( 3 b, 3 c, 3 d, 3 e) of the (110) plane with a trench formed on the semiconductor chip ( 3 ) Capacitor, which has a trench ( 7 ) with four inner boundary surfaces ( 7 a, 7 b, 7 c, 7 d), which are selected as the (100) plane, a section line ( 11 ) of the main surface ( 3 a) and the (111) plane of the semiconductor chip ( 3 ) is present parallel or perpendicular to the main surface ( 3 a) of the semiconductor chip ( 3 ).

31. A semiconductor device with a semiconductor substrate ( 1 ) with a main surface ( 1 a), four outer boundary surfaces ( 3 b, 3 c, 3 d, 3 e) and a trench formed in the depth direction of the substrate from the main surface ( 1 a), which has four inner boundary surfaces ( 7 a, 7 b, 7 c, 7 d) and a MOS field-effect transistor ( 5 ) which has a pair of doping regions, one region of the semiconductor substrate ( 1 ) along the inner surface of the trench ( 7 is) a channel region (13) has a Gateisolier formed on the channel region (13) layer (7 g) and a g on the gate insulating layer (7) and along the inner surface having the trench gate electrode (6 formed a), wherein the main surface ( 1 a) is a (100) plane, the four outer boundary surfaces ( 3 b, 3 c, 3 d, 3 e) (110) planes and the four inner boundary surfaces ( 7 a, 7 b, 7 c, 7 d ) (100) levels.

32. A method of manufacturing a semiconductor device comprising the steps of:
Forming a trench with four inner boundary surfaces ( 7 a, 7 b, 7 c, 7 d), which are specified as (100) planes, in a semiconductor wafer ( 1 ) with a main surface ( 1 a) of the (110) Plane, forming a first conductive layer ( 7 f) along at least one inner surface of the trench,
Forming an insulating layer ( 7 g) on at least one inner surface of the first conductive layer ( 7 f),
Forming a second conductive layer ( 7 h) on an upper surface of the insulating layer ( 7 g) and
Cutting the semiconductor wafer ( 1 ) along the direction of a cut line ( 2 a, 2 b) of the main surface ( 1 a) with the (111) plane of the semiconductor wafer ( 1 ) to form a semiconductor chip ( 3 ) with four outer boundary surfaces ( 3 a, 3 b, 3 c, 3 d), which are (110) planes.

33. A method for producing a semiconductor device according to claim 32, characterized in that the semiconductor wafer ( 1 ) has an orientation grinding ( 1 b) of the (110) plane.

34. A method for producing a semiconductor device according to claim 32 or 33, characterized in that the insulating layer ( 7 g) is an oxide layer formed on the inner surface of the trench.

35. A method for producing a semiconductor device according to one of claims 32 to 34, characterized in that the first conductive layer ( 7 f) is a diffusion layer formed on the inner surface of the trench by oblique ion implantation diffusion layer.

36. A method of manufacturing a semiconductor device including the steps of moving a semiconductor wafer ( 1 ) into a predetermined orientation, forming a memory device including a MOS field effect transistor ( 5 ) and a trench capacitor ( 7 ) on the semiconductor wafer ( 1 ), the cutting of the semiconductor wafer ( 1 ) into semiconductor chips ( 3 ) with a main surface ( 3 a) and four outer loading surfaces ( 3 b, 3 c, 3 d, 3 e), characterized by the steps:
Forming a trench with four inner boundary surfaces ( 7 a to 7 d), which are specified as (100) planes, in the main surface ( 3 a) of the semiconductor wafer ( 1 ),
Forming a MOS field effect transistor ( 5 ) on the main surface ( 1 a) of the semiconductor wafer ( 1 ),
Forming a capacitor along at least one inner surface of a trench and
Cutting the semiconductor wafer ( 1 ) along the direction of a cutting line ( 11 ) of the main surface ( 1 a) with the (111) plane of the semiconductor wafer ( 1 ) to form semiconductor chips ( 3 ) with four outer boundary surfaces ( 3 b to 3 e) which are (110) levels.

37. A method for producing a semiconductor device with a MOS field-effect transistor formed on a semiconductor wafer with a main surface of the (100) plane, comprising the steps:
Forming a trench with four inner boundary surfaces ( 7 a, 7 b, 7 c, 7 d), which are selected as (100) planes, in the main surface ( 1 a) of the semiconductor wafer ( 1 ),
Formation of source / drain regions ( 13 , 14 ) by ion implantation of dopants in at least one of the inner surfaces ( 7 a, 7 b, 7 c, 7 d) of the trench,
Forming a gate insulation film ( 7 g) by thermal oxidation on the inner surface of the trench,
Form a gate electrode ( 6 a) on the gate insulating film ( 7 g) on the inner surface of the trench and
Cutting the semiconductor wafer (1) in the direction of a line of intersection (11) of the (111) plane of the semiconductor wafer (1) to form Halbleitercips (3) with four outer limiting surfaces (b 3, c 3, 3 d, 3 e), which are given as (110) planes.

38. A method for producing a semiconductor wafer, comprising the steps:
Moving a semiconductor wafer ( 1 ) into a predetermined orientation ( 1 b),
Forming circuit elements including a memory cell with a MOS field effect transistor ( 5 ) and a trench capacitor ( 7 ) on the semiconductor wafer ( 1 ) and
Cutting the semiconductor wafer into rectangular semiconductor chips ( 3 ), wherein
a main surface of the semiconductor wafer (1) and (100) plane and an orientation bevel (1b) are set as (110) plane in the step of placing in a predetermined orientation, wherein
a part of the MOS field effect transistor ( 5 ) form de gate electrode ( 6 a) and an active area ( 6 b) that extends perpendicular to the longitudinal direction of the gate electrode ( 6 a), are patterned so that they are parallel or perpendicular to Extend direction of cutting, and the trench capacitor ( 7 ) is patterned so that it is a rectangular prism, the rectangular cross-section sen at an angle of 45 ° bezüg Lich the direction of cutting, and the semiconductor wafer ( 1 ) in Directions perpendicular and parallel to the bevel ( 1 b) is cut so that the four outer boundary surfaces ( 3 b, 3 c, 3 d, 3 e) of the semiconductor terchips ( 3 ) in the step of cutting as (110) planes be given before.

39. A method of manufacturing a semiconductor device according to claim 38, characterized in that the step of patterning circuit elements includes the step of forming the trench capacitor using a reticle mask with a rectangular 45 ° with respect to the reference surface of the orientation grinding ( 1 b) has inclined openings.

40. A method of manufacturing a semiconductor device according to Claim 38 or 39, characterized by a step Im planting and diffusing dopants for the generation a conduction type in an inner wall of the trench, where the Trench capacitor is formed to form a dopant layer as a storage node.

41. A method of manufacturing a semiconductor device according to any one of claims 38 to 40, characterized by the step of simultaneously forming a gate oxide layer ( 7 g) and an oxide layer of the trench capacitor by thermal oxidation after the formation of the trench in which the trench capacitor is formed.

42. A method of manufacturing a semiconductor device according to one of claims 38 to 41, characterized by a Step of depositing polysilicon into the trench where the Trench capacitor is formed to form a cell plate.