DE4143346A1 - Integrierte leistungsschalterstruktur - Google Patents

Description

Die vorliegende Erfindung betrifft eine integrierte Lei­ stungsschalterstruktur mit einem von einem lateralen MOS- Gate gesteuerten lateralen Thyristor, bei der das laterale MOS-Gate mit seiner Drain-Source-Strecke in Reihe zu der Kathoden-Anoden-Strecke des Thyristors liegt, nach dem Oberbegriff des Patentanspruchs 1.

Allgemein befaßt sich die Erfindung mit der Verbesserung einer Leistungsschalterstruktur, die sich zum Schalten großer Lasten eignet.

Zum Schalten großer Lasten werden Leistungs-DMOS-Transi­ storen für den Bereich niedriger Spannungen von weniger als 100 V auch bei hohen Strömen oberhalb von 10 A als ideale Schaltelemente angesehen. Ein Leistungs-DMOS-Transistor hat im eingeschalteten Zustand einen niedrigen Widerstand und ermöglicht ein schnelles Einschalten bzw. Ausschalten. Bei höheren Spannungen im Bereich zwischen 500 V und 1500 V wird bei Leistungs-DMOS-Transistoren das Produkt aus dem Ein­ schaltwiderstand und der Fläche, das ein wesentliches Maß für die Güte des Bauelementes ist, immer größer und somit immer nachteiliger.

Nachfolgend wird anhand der Darstellung eines bekannten Lei­ stungs-DMOS-Transistors, der in Fig. 5 in seiner Gesamtheit mit dem Bezugszeichen 50 bezeichnet ist, der Grund für die mit höheren, zu schaltenden Spannungen nachlassende Bauele­ mentegüte erläutert. Wie gezeigt ist, umfaßt ein derartiger DMOS-Transistor 50 ein Gate 51, eine Sourceelektrode 52 und eine Drainelektrode 53, welche an ein n⁺-Substrat 54 an­ schließt. Bei den Source-Elektroden-Bereichen 52 weist der bekannte Leistungs-DMOS-Transistor 50 jeweils einen n⁺-Be­ reich 55 auf, der von einem p-Basisbereich 56 umschlossen ist. Zwischen dem n⁺-Substrat 54 und den p-Basisbereichen 56 liegt ein n-Driftbereich 58, der durch eine niedrig dotier­ te, epitaktisch auf das hochdotierte n⁺-Siliziumsubstrat 54 aufgewachsene Halbleiterschicht gebildet wird. Die Span­ nungsfestigkeit des bekannten DMOS-Transistors 50 wird mit der Raumladungszone eines pn-Überganges eingestellt, der sich in die epitaktisch aufgewachsene Halbleiterschicht 58 erstreckt. Je weiter die Raumladungszone sich ausdehnen kann, d. h. je größer die epitaktisch aufgewachsene Schicht 58 ist und je niedriger ihre Dotierung ist, desto höher ist die Spannungsfestigkeit des DMOS-Transistors 50. Andererseits nimmt der Einschaltwiderstand mit größer werdender Drift­ strecke und niedriger werdender Dotierung zu, da der Strom die epitaktisch aufgewachsene Schicht 58 durchqueren muß.

Um den Epitaxiewiderstand zu vermindern, bedient man sich in der Leistungselektronik auch eines sogenannten IGBT (Insulatet Gate Bipolar Transistor) bzw. IGT, wie er in Fig. 6 dargestellt ist und in seiner Gesamtheit mit dem Bezugs­ zeichen 60 bezeichnet ist. Mit Ausnahme der nachfolgend erläuterten Unterschiede stimmt dieser strukturell mit dem unter Bezugnahme auf Fig. 5 erläuterten DMOS-Transistor 50 überein, wobei gleiche Teile und Bereiche mit gleichen Bezugszeichen bezeichnet sind. Bei dem IGBT 60 gemäß Fig. 6 ist das n⁺-Substrat 54 des DMOS-Transistors 50 nach Fig. 5 durch ein ebenso hoch dotiertes p⁺-Substrat 64 ersetzt. Der sich ergebende pn-Übergang zwischen dem Substrat 64 und der epitaktisch aufgewachsenen Schicht 58 liegt im eingeschalte­ ten Zustand in Durchlaßrichtung gepolt in Reihe zu dem eigentlichen Transistor und injiziert eine große Anzahl von Minoritätsträgern, d. h. Löchern, in die epitaktisch aufge­ wachsene Schicht 58. Hierdurch reduziert sich deren Wider­ stand drastisch um ein bis zwei Größenordnungen verglichen mit dem Epitaxiewiderstand des DMOS-Transistors 50 gemäß Fig. 5. Jedoch ist es erforderlich, die Ladungsträgerinjek­ tion zu begrenzen, da anderenfalls ein parasitärer p⁺n ⁻pn⁺-Transistor zündet, so daß der Strom durch den IGBT 60 nicht mehr durch das MOS-Gate 51 gesteuert werden kann. Diese Steuerung hat den Vorteil, daß sie kapazitiv über eine Isolatorschicht 59 erfolgt und somit keine statische Ver­ lustleistung erzeugt. Nur zum Umschalten des Transistors von dem gesperrten Zustand in den leitenden Zustand oder umge­ kehrt fließt ein Ladestrom.

Fig. 7 zeigt eine weitere, bekannte Leistungsschalterstruk­ tur in Form eines Thyristors (GTO), der in seiner Gesamtheit mit dem Bezugszeichen 70 bezeichnet ist. Der bekannte Thyri­ stor 70 hat eine Kathode 71, eine Anode 72, sowie zwischen der Kathode 71 und Anode 72 eine übliche n⁺pnp⁺-Vierschich­ tenstruktur mit einer n⁺-Schicht 73, einer p-Basisschicht 74, einer n-Basisschicht 75 und einem p⁺-Substrat 76. Ferner umfaßt dieser bekannte Thyristor ein Ansteuerungs-Gate 77, das mit einer p⁺-Schicht 78 an die p-Basisschicht 74 an­ grenzt, so daß es möglich ist, diesen Thyristor durch Anle­ gen eines negativen Stromes an das Gate 77 auszuschalten.

Fig. 8 zeigt typische Abhängigkeiten der Durchlaßspannung von der Stromdichte für folgende Leistungsschalterelemente: einen FET mit 600 V Sperrspannung, einen FET mit 300 V Sperrspannung, einen Bipolartransistor mit 600 V Sperrspan­ nung, einen Darlingtontransistor mit 600 V Sperrspannung, einen IGT mit 600 V Sperrspannung sowie einen Thyristor mit derselben Sperrspannung. Wie aus der Gegenüberstellung von Fig. 8 ohne weiteres erkennbar ist, hat der Thyristor bei gleicher Durchlaßspannung den bei weitem höchsten Strom be­ zogen auf die Chipfläche. Nachteilig ist es jedoch bei übli­ chen ausschaltbaren Thyristoren, daß diese einen vergleichs­ weise hohen Ausschaltstrom erfordern, der mehr als 1/10 des Laststromes betragen muß.

Es wurden daher bereits Untersuchungen angestellt, die über ein MOS-Gate ein- und ausschaltbare Thyristoren betreffen, um die Nachteile der oben erläuterten Leistungsschalter­ strukturen nach dem Stand der Technik auszuräumen.

So ist aus der Fachveröffentlichung W. Seifert und A. A. Jaecklin: An FET-Driven Power Thyristor, IEEE Trans. Elec. Dev., Band ED-34, Nr. 5, 1987, Seiten 1170 bis 1176 eine integrierte Leistungsschalterstruktur mit einem von einem lateralen MOS-Gate gesteuerten vertikalen Thyristor bekannt. Diese bekannte Leistungsschalterstruktur ist in Fig. 9 ge­ zeigt. Die Struktur umfaßt drei Bereiche, nämlich in Fig. 9 linksseitig ein erstes Gate G1, rechtsseitig das laterale MOS-Gate G3 sowie im Mittenbereich der Thyristor, der mit dem Bezugszeichen 91 bezeichnet ist. Der Thyristor umfaßt eine Kathode 92, eine Anode 98 und eine sich zwischen diesen erstreckende n⁺pnp⁺-Vierschichtenfolge bestehend aus der n⁺-Schicht 93, der p-Basisschicht 94, der n-Basisschicht 95 und dem p⁺-Substratbereich 96. An dem Anodenanschluß 98 liegt eine positive Spannung, während an dem Kathodenan­ schluß 92 eine negative Spannung angelegt ist. Der Katho­ denanschluß 92 ist ferner mit einem p-dotierten Bereich 97 des lateralen MOS-FET G3, 94, 95, 97 verbunden, welcher dessen Sourceelektrode bildet. Die Drainelektrode dieses lateralen MOS-FET steht mit der p-Basisschicht 94 in Ver­ bindung bzw. wird durch diese definiert.

Über das erste Gate G1 können bei positiver Gatespannung Elektronen von der Kathode 92 in die epitaktisch aufgewach­ sene Schicht 95 injiziert werden. Die Epi-Schicht ist, wie in Fig. 10 gezeigt ist, die Basis eines pnp-Transistors T1, der diesen Strom verstärkt und Löcher in die p-Schicht 94 sendet. Diese p-Schicht 94 bildet die Basis eines npn-Tran­ sistors T2, der den Strom weiterverstärkt und noch mehr Elektronen in die Epi-Schicht 95 schickt. Die rückgekoppel­ ten Transistoren T1, T2 bewirken ein Ansteigen des Stromes, so daß der Thyristor 91 durchschaltet und niederohmig wird. Erst bei Anlegen einer stark negativen Spannung an das MOS- Gate G3 sperrt der Thyristor 91 wieder, da über den durch das MOS-Gate G3 aufgesteuerten lateralen PMOS-Transistor 94, 95, 97 ein Teil des npn-Basisstromes zu der Thyristor­ kathode 92 kurzgeschlossen wird.

Diese Abschaltmöglichkeit ist jedoch begrenzt. Übersteigt der Strom im Thyristor einen bestimmten Wert, so kann über den PMOS-Transistor 94, 95, 97 nicht mehr genügend Strom ab­ geführt werden, so daß der Thyristor eingeschaltet bleibt. Die Ausschaltmöglichkeit ist also arbeitspunktabhängig und stellt einen nicht zulässigen Unsicherheitsfaktor dar.

Aus der Fachveröffentlichung B. J. Baliga: The MOS-Gated Emitter Switched Thyristor, IEEE Elec. Dev. Lett., Band EDL-11, Nr. 2, 1990, Seiten 75 bis 77 ist eine integrierte Leistungsschalterstruktur der eingangs genannten Art mit einem von einem lateralen MOS-Gate gesteuerten vertikalen Thyristor bekannt, bei der das laterale MOS-Gate mit seiner Drain-Source-Strecke in Reihe zu der Kathoden-Anoden-Strecke des Thyristors liegt. Diese bekannte Leistungsschalterstruk­ tur, welche in Fig. 11 gezeigt ist, ist dort in ihrer Ge­ samtheit mit dem Bezugszeichen 100 bezeichnet und umfaßt in ihrem linksseitigen Teil einen von einer gestrichelten Linie umfaßten Hauptthyristor 101 mit einer n⁺-Schicht 102, einer p-Basisschicht 103, einer n-Driftschicht 104, eine n-Puffer­ schicht 105, eine p⁺-Anodenschicht 106, an die eine Anode 107 anschließt. Die n⁺-Schicht 102 des vertikalen Thyristors oder Hauptthyristors 101 bildet gleichzeitig die Drainelek­ trode eines MOSFET 108, der lateral angeordnet ist. Die Ka­ thode der Gesamtanordnung, die mit dem Bezugszeichen 109 be­ zeichnet ist, steht mit einem weiteren n⁺-Bereich 110 in Verbindung, der von dem n⁺-Bereich 102 durch einen dazwi­ schenliegenden Bereich der p-Basisschicht 103 getrennt ist. Ein isoliertes Gate 111 des MOSFET 108 sperrt den Strom durch den MOS-Transistor, wenn es mit 0 V beaufschlagt wird. Die Sperrspannung dieser bekannten Leistungsschalterstruktur fällt über die Raumladungszone in der EP-Schicht 101, 105 ab.

Diese bekannte Leistungsschalterstruktur hat jedoch einen parasitären Thyristor 112, der durch die Vierschichtenfolge aus dem n-Bereich 110, der p-Basisschicht 103, der n-Drift­ schicht 104 sowie der n-Pufferschicht 105 und der p⁺-Anoden­ schicht 106 gebildet wird.

Das Ersatzschaltbild der Leistungsschalterstruktur gemäß Fig. 11 ist in Fig. 12 wiedergegeben. Mit Fig. 11 überein­ stimmende Bezugszeichen bezeichnen gleiche Teile bzw. glei­ che Bereiche. Der Hauptthyristor 101 gemäß Fig. 11 ist in dem Ersatzschaltbild von Fig. 12 durch die beiden Transi­ storen T1, T2 in Rückkopplungsschaltung wiedergegeben. Dem­ entsprechend ist der parasitäre Thyristor 112 gemäß Fig. 11 in dem Ersatzschaltbild von Fig. 12 durch die beiden rückge­ koppelt geschalteten Transistoren T3, T4 wiedergegeben. Wie man aus dem Ersatzschaltbild gemäß Fig. 12 erkennt, hat die­ se bekannte Thyristorstruktur bzw. Leistungsschalterstruktur den Nachteil, daß der parasitäre Thyristor 112 einen Strom­ fluß über die n⁺-Sourceelektrode des lateralen MOS-Transi­ stors 108 ermöglicht. Dieser Strom ist nicht über das MOS-Gate 111 steuerbar und verhindert ein Abschalten des Thyristors, sobald dessen Strom einen bestimmten Wert übersteigt.

Daher zeigen die bekannten Leistungsschalterstrukturen nach den Fig. 9 bis 12, die als MOS-Gate steuerbare Thyristoren bezeichnet werden können, kein zufriedenstellendes Abschalt­ verhalten. Aus diesem Grunde sind diese bislang nur in der Literatur vorgeschlagenen Leistungsschalterstrukturen über ein Laborstadium bislang nicht hinausgekommen.

Aus DE 39 05 149 A1 ist bereits eine Leistungsschaltung mit einer integrierten CMOS- oder Bipolar-Schaltung bekannt, bei der die CMOS- oder Bipolar-Schaltung auf einer Halbleiter­ materialinsel angeordnet ist, die gegenüber dem angrenzenden Halbleitermaterial durch eine vergrabene Isolationsschicht sowie eine Dotierungsschicht, die entgegengesetzt zur EPI-Schicht dotiert ist, abgeschirmt ist.

Ausgehend von diesem Stand der Technik liegt der vorliegen­ den Erfindung die Aufgabe, zugrunde, eine integrierte Lei­ stungsschalterstruktur mit einem von einem lateralen MOS-Ga­ te gesteuerten lateralen Thyristor der eingangs genannten Art so weiterzubilden, daß ein sicheres Ein- und Ausschalten der Leistungsschalterstruktur mit niedrigen Steuerströmen erreicht wird, wobei die Leistungsschalterstruktur eine hohe Spannungsfestigkeit bei niedrigem Einschaltwiderstand aufweisen soll.

Diese Aufgabe wird durch eine integrierte Leistungsschalter­ struktur gemäß Patentanspruch 1 gelöst.

Bevorzugte Weiterbildungen der erfindungsgemäßen Leistungs­ schalterstruktur sind in den Unteransprüchen angegeben.

Nachfolgend werden unter Bezugnahme auf die beiliegenden Zeichnungen zwei bevorzugte Ausführungsbeispiele der erfin­ dungsgemäßen Leistungsschalterstruktur näher erläutert. Es zeigen:

Fig. 1 eine erste Ausführungsform einer integrierten Leistungsschalterstruktur;

Fig. 2 ein Ersatzschaltbild der in Fig. 1 gezeigten Leistungsschalterstruktur;

Fig. 3 eine zweite Ausführungsform der integrierten Leistungsschalterstruktur;

Fig. 4 ein Ersatzschaltbild der Leistungsschalter­ struktur;

Fig. 5 einen Leistungs-DMOS-Transistor nach dem Stand der Technik;

Fig. 6 einen mit einem MOS-Gate gesteuerten Bipolar­ transistor nach dem Stand der Technik;

Fig. 7 einen Thyristor mit einem Abschalt-Gate nach dem Stand der Technik;

Fig. 8 die Abhängigkeit von Stromdichte und Durchlaß­ spannung bei verschiedenen Leistungsschalter­ typen;

Fig. 9 einen über ein MOS-Gate einschaltbaren bekann­ ten Thyristor;

Fig. 10 ein Ersatzschaltbild des Thyristors gemäß Fig. 9;

Fig. 11 einen weiteren, über ein MOS-Gate steuerbaren Thyristor nach dem Stand der Technik; und

Fig. 12 ein Ersatzschaltbild des Thyristors gemäß Fig. 11.

Wie in Fig. 1 gezeigt ist, umfaßt die dort gezeigte Ausfüh­ rungsform einer integrierten Leistungsschalterstruktur, die in ihrer Gesamtheit mit dem Bezugszeichen 1 bezeichnet ist, im wesentlichen einen vertikalen Thyristor 2 sowie ein lateraler NMOS-FET mit seinem Gate G3. Der Thyristor 2 hat eine n⁺pnp⁺-Vierschichtstruktur mit einer n⁺-Schicht 4, einer p-Basisschicht 5, einer n-Basisschicht bzw. n-Epi-Schicht 6 und einem p⁺-Substrat 7. Die n⁺-Schicht 4 bildet die Kathode des Thyristors 2, während das p⁺-Substrat 7 dessen Anode darstellt. Durch eine vergrabene, im wesentlichen wannenförmige Oxidschicht 8 ist der laterale MOS-Transistor 3 von der übrigen Leistungsschalterstruktur 4 bis 7 isoliert. Unter der vergrabenen Oxidschicht 8 liegt eine Dotierungsschicht 9, die entgegengesetzt zu der darunterliegenden n-Epi-Schicht 6 dotiert ist und die in die p-Basisschicht 5 des vertikalen Thyristors 2 übergeht.

Die vergrabene Oxidschicht 8 kann durch lokale Hochdosis­ implantation von Sauerstoff in das Silizium erzeugt werden.

Ein hochqualitatives vergrabenes Oxid wird durch darauffol­ gende Temperung erhalten. In die darüberliegende Silizium­ schicht bzw. Siliziuminsel 10 kann der laterale MOS-Tran­ sistor 3 direkt integriert werden. Dieser umfaßt einen n⁺-Bereich 11, der die Drainelektrode bildet. Einen p-Be­ reich 12, der den Kanal festlegt, sowie einen n⁺-Bereich 13, welcher die Sourceelektrode des NMOS-Transistors 3 darstellt und gleichzeitig die Kathode der aus dem Thyristor 2 sowie MOS-Transistor 3 gebildeten Leistungsschalterstruktur fest­ legt. Die sich an die Sourceelektrode 13 anschließende Kon­ taktierung 14 steht ferner mit einem p⁺-Bereich 15 in Ver­ bindung, der an die p-Dotierungsschicht 9 anschließt.

Es ist offensichtlich, daß bei der Leistungsschalterstruktur die Drain-Source-Strecke 10, 13 des lateralen MOS-Transi­ stors 3 in Serie zu der Kathoden-Anoden-Strecke 4, 5, 6, 7 des Thyristors 2 liegt. Somit wird der Strom direkt geschal­ tet und nicht nicht indirekt dadurch, daß ein möglichst großer Anteil des Basisstromes des npn-Bipolartransistors T2 kurzgeschlossen wird. Wie insbesondere aus dem Ersatzschalt­ bild gemäß Fig. 2 zu sehen ist, in dem gleiche Bezugszeichen gleiche Bereiche wie in Fig. 1 bezeichnen, kann bei der integrierten Leistungsschalterstruktur auch kein parasitärer Thyristor auftreten. Der Sourceanschluß 13 ist dielektrisch vom Substrat isoliert und nicht mehr Bestandteil einer npnp-Vierschichtstruktur 4, 5, 6, 7, die bei einem Zünden ein sicheres Abschalten großer Ströme unmöglich macht. Der Gesamtstrom der Leistungsschalterstruktur muß über den Kanal 12 des lateralen MOS-Transistors 3 fließen und kann von dessen Gate 16 gesteuert werden. Es ist offensichtlich, daß bei der Leistungsschalterstruktur die Sperrspannung an der Raumladungszone innerhalb der Vierschichtstruktur des Thyristors 2 abfällt, so daß der MOS-Transistor 3 keine hohe Spannungsfestigkeit benötigt. Damit kann der MOS-Transistor mit einem relativ niedrigen Kanalwiderstand ausgeführt werden. Der Einschaltwiderstand der gesamten Leistungsschalterstruktur liegt zwischen demjenigen eines Thyristors und demjenigen eines IGBT. Der Widerstand der Epitaxieschicht ist vernachlässigbar, so daß der Ein­ schaltwiderstand hauptsächlich durch den Kanalwiderstand des MOS-Transistors 3 bestimmt wird, der aus den dargelegten Gründen relativ niedrig sein kann. Da die Spannungsfestig­ keit durch die Dotierung und Ausdehnung der Epitaxieschicht 6 festgelegt wird, kann man Leistungsschalter herstellen, die bei 500 V Sperrspannung einen kleineren Einschaltwider­ stand als ein IGBT besitzen. Dies trägt bei vorgegebenen Randbedingungen, wie beispielsweise der Einschaltwiderstand oder der zulässigen Verlustleistung, zur Reduktion der Bau­ elementefläche bei.

Eine abgewandelte Ausführungsform der Leistungsschalter­ struktur 1 ist in Fig. 3 wiedergegeben. Die Ausführungsform der Leistungsschalterstruktur gemäß Fig. 3 stimmt mit Ausnahme der nachfolgend erläuterten Abweichung mit der derjenigen von Fig. 1 überein, so daß auf eine nochmalige Erläuterung übereinstimmender und mit den jeweils gleichen Bezugszeichen bezeichneter Bereiche verzichtet werden kann. Dementsprechend stimmt auch das Ersatzschaltbild gemäß Fig. 4 mit Ausnahme der nachfolgend erläuterten Abweichung mit demjenigen gemäß Fig. 2 identisch überein.

Bei der Leistungsschalterstruktur gemäß Fig. 3 ist zusätz­ lich ein weiteres MOS-Gate bzw. ein weiterer MOS-Transistor 17 vorgesehen, dessen Sourceelektrode 18 durch einen n⁺-Be­ reich innerhalb der p-Basisschicht 5 gebildet wird und des­ sen Drain 19 in die n-Basisschicht 6 übergeht. Der Kanal des MOS-Transistors 17 wird durch die p-Schicht 5 festgelegt, oberhalb der das Gate 20 des MOS-Transistors 17 liegt. Wie dem Ersatzschaltbild gemäß Fig. 4 zu entnehmen ist, ist vor­ zugsweise das Gate des lateralen MOS-Transistors 3 mit dem­ jenigen des weiteren MOS-Transistors 17 verbunden.

Das weitere MOS-Gate 17 dient zum Einschalten des Thyristors 2 der Leistungsschalterstruktur 1. Bei positiver Spannung an dem Gate 20 wird ein Kanal aufgesteuert, der ähnlich einem IGBT einen Strom in die n-dotierte Epitaxieschicht 6 inji­ ziert. Wenn, wie dies bei dem Ausführungsbeispiel nach Fig. 3 der Fall ist, das Gate 20 des weiteren MOS-Transistors 17 mit demjenigen 16 des lateralen MOS-Transistors 3 verbunden ist, so kann mit einer einzigen Steuerelektrode der zu steu­ ernde Strom eingeschaltet werden, soweit die Gate-Source- Spannung oberhalb der Schwellenspannung der Transistoren 3 und 17 ist, oder ausgeschaltet werden, wenn diese kleiner als die Schwellenspannung ist.

In Abweichung zu der gezeigten Struktur können auch jeweils inverse Dotierungen verwendet werden.

Erfindungsgemäß wird anstelle des gezeigten vertikalen Thyristors ein lateraler Thyristor verwendet.

Claims (6)

1. Integrierte Leistungsschalterstruktur mit einem von einem lateralen MOS-Transistor (3) gesteuerten lateralen Thyristor (2), bei der der laterale MOS-Transistor (3) mit seiner Drain-Source-Strecke (11, 12, 13) in Reihe zu der Kathoden-Anoden-Strecke (4, 5, 6, 7) des Thyristors (2) liegt, gekennzeichnet durch eine zumindest die Source-Elektrode (13) des lateralen MOS-Transistors (3) gegenüber dem Substrat (7) und der EPZ-Schicht (6) isolierende vergrabene Oxidschicht (8).

2. Integrierte Leistungsschalterstruktur nach Anspruch 1, dadurch gekennzeichnet, daß die vergrabene Oxidschicht (8) den lateralen MOS- Transistor (3) wannenartig umschließt.

3. Integrierte Leistungsschalterstruktur nach Anspruch 2, dadurch gekennzeichnet,
daß der Thyristor (2) eine laterale npnp-Vierschicht­ struktur (4, 5, 6, 7) aufweist und
daß der laterale MOS-Transistor ein NMOS-Transistor (3) ist, dessen Drainelektrode (10) mit der Kathode (4) des Thyristors (2) verbunden ist und dessen Sourceelektrode (13) zusammen mit der Anode (7) des Thyristors die Lei­ stungsstrecke der Leistungsschalterstruktur (1) fest­ legt.

4. Integrierte Leistungsschalterstruktur nach einem der An­ sprüche 1 bis 3, gekennzeichnet durch einen weiteren MOS-Transistor (17), der derart angeord­ net ist, daß bei einer entsprechenden Eingangsspannung an seiner Gate-Elektrode (20) Ladungsträger in die an das Substrat (7) angrenzende Epitaxieschicht (6) der npnp-Vierschichtstruktur des Thyristors (2) injiziert werden.

5. Integrierte Leistungsschalterstruktur nach Anspruch 4, dadurch gekennzeichnet, daß die Gateelektrode (20) des weiteren MOS-Transistors (17) mit der Gateelektrode (16) des lateralen MOS-Tran­ sistors (3) verbunden ist.

6. Integrierte Leistungsschalterstruktur nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der weitere MOS-Transistor ein NMOS-Transistor (17) ist, dessen Sourceelektrode (18) mit der n⁺-Kathoden­ schicht (4) des Thyristors (2) verbunden ist und dessen Drainelektrode (19) durch die dem Substrat (7) benach­ barte Epitaxieschicht (6) gebildet wird.