DE4126953C2 - Schaltungsanordnung zur Durchführung des CORDIC-Algorithmus - Google Patents

Description

Die Erfindung betrifft Schaltungsanordnungen zur Durch­ führung des CORDIC-Algorithmus nach dem Oberbegriff der Patentansprüche 1 und 2.

Viele Bereiche der Signal-, Bild- und Datenverarbeitung er­ fordern die schnelle und kostengünstige Berechnung von arithmetischen Ausdrücken. Eine Entwicklung in diese Rich­ tung wird hauptsächlich durch den Einsatz immer aufwendige­ rer Algorithmen und den gleichzeitigen steigenden VLSI-Inte­ grationsgrad gefördert.

Als ein geeignetes Verfahren zur Lösung derartiger arithme­ tikintensiver Aufgabenstellungen wird in der letzten Zeit verstärkt der CORDIC-Algorithmus eingesetzt. In diesem Zu­ sammenhang wird auf die Veröffentlichungen J. E. Volder, "The CORDIC Trigonometric Computing Technique", IRE Transactions on Electronic Computers, Vol. EC-8, Nr. 3, S. 330-334, Sept. 1959 und J. S. Walther, "A Unified Algorithm For Elementary Functions", Spring Joint Computer Conference (SJCC) 1971, S. 379-385, hingewiesen. Der CORDIC-Algorithmus zeichnet sich durch seine hohe Funktionalität bzw. die hohe Anzahl der bereitgestellten arithmetischen, speziell sogenannte ele­ mentare Funktionen und die dafür benötigten einfachen Grund­ operationen, nämlich Addition/Subtraktion und binäres Schie­ ben aus.

Durch die Fortschritte in der Integrationsdichte sind jetzt auch Realisierungen vollparalleler CORDIC-Arrays möglich, in denen die CORDIC-typische n-fache Durchführung von drei Ite­ rationsgleichungen (n = Datenwortbreite in Bit) in eine ma­ trixförmige Anordnung von drei n-Bit breiten Iterationsstu­ fen umgesetzt wird. Je nachdem, ob zwischen die einzelnen Stufen Register eingefügt werden oder nicht, spricht man von einer synchronen Pipeline oder einer asynchronen Array-Ar­ chitektur. Es ist davon auszugehen, daß diese Architekturen an Wichtigkeit zunehmen, weil mit ihnen entweder Systeme mit hoher Datendurchsatzrate oder geringer Latenzzeit in einer regulär strukturierten, VLSI-gerechten Weise aufgebaut wer­ den können. Eine ähnliche Entwicklung hat sich bereits bei der Implementierung von Multiplizierer-Arrays in Hoch­ leistungsanwendungen vollzogen, wo rekursive Anordnungen, obwohl günstiger bezüglich der Chipfläche, bereits keine Rolle mehr spielen.

Im folgenden wird zunächst das bisherige Vorgehen anhand der üblichen Iterationsgleichungen beschrieben. Diese Gleichun­ gen lauten:

x_i+1 = x_i-σ_i 2^-i y_i (1)

y_i+1 = y_i + σ_i 2^-i x_i (2)

z_i+1 = z_i-σ_i arctg (2^-i) (3)

wobei σ_i ε {-1, 1} die Drehrichtung der Iteration angibt. In der Betriebsart ROTATION bestimmt man σ_i aus dem Vorzeichen wodurch z_i:

wodurch z_i im Verlauf des Iterationsprozesses gegen Null getrieben wird. In der Betriebsart VECTORING bestimmt sich i aus dem Vorzeichen von y_i, wodurch y_i gegen Null getrieben wird:

Normalerweise erfordert das CORDIC-Verfahren, für eine Ge­ nauigkeit von n Bit auch n Iterationen durchzuführen. Daraus resultiert, daß in einer Pipeline- oder Array-Architektur drei n-Bit Addierer/Subtrahierer für die Implementierung der Gleichungen (1) bis (3) n-mal, nämlich für n Iterationen, benötigt werden. In Fig. 2 ist eine Stufe bzw. Zeile eines solchen Arrays dargestellt.

Der direkten Abbildung der iterativen CORDIC Gleichungen auf eine Pipeline- oder Array-Architektur steht entgegen, daß die Chipfläche dieser Architekturen proportional 3n² wächst, wobei mit n die Datenwortbreite in Bit bezeichnet wird. Die­ ser Zusammenhang hat derzeit nur nicht-rekursive Implemen­ tierungen von bis zu ca. 20 Bit möglich gemacht. Jede Ver­ ringerung der Chipflächenkomplexität ohne Einbußen an Ge­ schwindigkeit erscheint sinnvoll, weil in der digitalen Sig­ nalverarbeitung Wortbreiten bis ca. 40 Bit und speziell in der numerischen Datenverarbeitung bis zu 80 Bit auftreten.

Verglichen mit anderen Methoden steigt der Hardwareaufwand beim CORDIC-Verfahren besonders stark an, weil drei Daten­ pfade für die Realisierung der x-, y- und z-Iterationsglei­ chungen nötig sind. Wie bereits erwähnt, verhält sich damit die Chipfläche proportional 3n².

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsan­ ordnung der eingangs genannten Art für die Durchführung des CORDIC-Algorithmus anzuge­ ben, die einen geringeren Bedarf an Fläche für die Implementierung bei einem Halbleiter-Chip benötigt.

Diese Aufgabe wird erfindungsgemäß durch die Schaltungs­ anordnung mit den in den Ansprüchen 1 oder 2 angegebenen Merkmalen gelöst.

Der Erfindung liegt die Erkenntnis zugrunde, daß die dritte Einrichtung für die iterative Berechnung der z-Werte um etwa zwei Drittel der Stufen gekürzt werden kann, indem die entfallenden Stufen durch einen Subtrahierer oder einen Addierer und einen Subtrahierer ersetzt werden.

Erfindungsgemäß ist gemäß einer ersten Schaltungsalternative vorgesehen, daß die dritte Einrichtung (Z) zur Berechnung des dritten Endwertes z_n

• - einerseits einen ersten Einrichtungsteil mit j Stufen zur Be­ rechnung des dritten Wertes z_j mittels folgender Ite­ rationsvorschrift umfaßt: z_i+1 = z_i-σ_i · arctg (2^-i), für i = 1, . . ., j;wobei j die kleinste ganze Zahl größer oder gleich n/3 ist; und
• - andererseits einen zweiten Einrichtungsteil umfaßt, der den dritten Endwert z_n aufgrund des Wertes z_j und der Werte σ_i für die j-te bis (n-1)-te Stufe auf Grund folgender Vorschrift berechnet: z_n = z_j - A + B;mit

Erfindungsgemäß ist gemäß einer zweiten Schaltungsalternati­ ve vorgesehen, daß die dritte Einrichtung (Z) zur Berechnung des dritten Endwertes z_n

• - einerseits einen ersten Einrichtungsteil mit j Stufen zur Be­ rechnung des dritten Wertes z_j mittels folgender Ite­ rationsvorschrift umfaßt: z_i+1 = z_i-σ_i · arctg (2^-i), für i = 1, . . ., j;wobei j die kleinste ganze Zahl größer oder gleich n/3 ist; und
• - andererseits einen zweiten Einrichtungsteil umfaßt, der den dritten Endwert z_n aufgrund der Werte z_j und der Werte σ_i für die i-te bis n-te Stufe aufgrund folgender Vor­ schrift berechnet: z_n = z_j - z_t;mit mit

Aufgrund der Erfindung ist es möglich, die Chipfläche bzw. den Implementierungsaufwand für die z-Iterationsgleichung um ca. 2/3 zu verringern. Dies führt damit zu einer gesamten (Chipflächen-)Einsparung von fast 20%, wobei praktisch kein Geschwindigkeitsverlust auftritt. Der Aufwand verhält sich dann nur noch proportional zu 2,5n².

Vorteilhafte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.

Der Erfindungsgegenstand wird anhand eines Ausführungsbei­ spiels unter Bezugnahme auf die Zeichnung beschrieben. Es zeigen:

Fig. 1 eine erfindungsgemäße Schaltungsanordnung zur Durchführung des CORDIC-Algorithmus; und

Fig. 2 eine Stufe eines CORDIC-Arrays bei der Schaltungsanordnung gemäß Fig. 1.

Es folgen nun Betrachtungen zur Gleichung (3) für die z- Iteration.

z_i+1 = z_i-σ_i arctg (2^-i) (3)

In der Gleichung (3) wird in der (i+1)-ten Iteration vom Wert z_i die n-Bit breite Konstante arctg (2^-i) subtrahiert bzw. addiert.

Der Erfindung liegt die Erkenntnis zugrunde, daß bei der iterativen Berechnung von z_i nach einer definierten Anzahl von Iterationen die folgenden Additionen/Subtraktionen mit sehr viel geringerem Aufwand substituiert werden können.

Die arctg-Funktion kann als Reihenentwicklung mit einem Fehler kleiner gleich 2^-n folgendermaßen dargestellt werden:

arctg (2^-i) = 2^-i-(1/3)^-3i + . . . = 2^-i für i < n/3 (4)

Die Gleichung (3) kann daher für i < n/3 geschrieben werden als:

z_i+1 = z_i-σ_i 2^-i (5)

bzw. mit j als der kleinsten ganzzahligen Zahl größer oder gleich n/3:

Praktisch bedeutet die Gleichung (6), daß der gesuchte End­ wert z_n der Iteration direkt aus z_j durch Addition/Subtrak­ tion von (n-j) einstelligen Binärwörtern berechnet werden kann. Beispielsweise für j = 3, n = 8, σ₃ = 1, σ₄ = -1, σ₅ = -1, σ₆ = 1, σ₇ = -1 gilt

z₈ = z₃-2^-3 + 2^-4 + 2^-5-2^-6 + 2^-7

Diese (n-j)-einstelligen Binärwörter können in zwei n-stel­ lige Binärwörter zusammengefaßt werden, und zwar die Summan­ den mit positiven Vorzeichen in das eine Datenwort und die Summanden mit den negativen Vorzeichen in das andere.

Die Umwandlung der (n-j) Additionen der Gleichung (6) in ei­ ne Addition und eine Subtraktion beschreibt der folgende Ausdruck:

mit

Angewandt auf das vorhergehende Beispiel ergibt sich:

z₈ = z₃ - 0.0010010₂ + 0.0001101₂

Also können ca. 2/3 der Iterationen im z-Pfad auf eine Addi­ tion und eine Subtraktion reduziert werden. Für die prakti­ sche Ausführung bei einer Schaltungsanordnung bedeutet dies den Wegfall des z-Pfades nach n/3 Iterationen.

Es ist noch auszuführen, auf welche Weise die σ_i bestimmt werden. Im Falle der Betriebsart VECTORING bleibt es, wie bisher, bei der Herleitung aus den Vorzeichen von y_i. Bei der ROTATION kann jedoch nicht mehr das Vorzeichen der z_i ermittelt werden, weil keine Iteration durchgeführt wird. Man kann dann jedoch das Verfahren der Drehrichtungsvor­ hersage verwenden, wie es in der Dissertation D. Timmermann, "CORDIC Algorithmen, Architekturen und monolithische Realisierungen mit Anwendungen in der Bildverarbeitung", Gesamthochschule Universität Duisburg, 1990, S. 157-162 beschrieben ist. Dabei werden die σ_i direkt aus den Bits von z_j durch eine Umkodierung generiert, wie es im folgenden be­ schrieben wird.

Betrachten wir den Zustand zu Beginn der j-ten Iteration. Der Wert z_j im z-Pfad ist gegeben durch seine binäre Dar­ stellung:

Andererseits wird durch den folgenden Iterationsprozeß nach Gleichung (3) der Wert z_j in arctg (2^-i)-Terme zerlegt. Außerdem ist z_n im Modus ROTATION definitionsgemäß kleiner gleich 2^-n, so daß aus Gleichung (6) mit einem Fehler kleiner 2^-n folgt:

Nach Gleichung (4) ist arctg (2^-i) = 2^-i mit einem Fehler kleiner gleich 2^-n für i < n/3 belastet. Der Vergleich der beiden letzten Gleichungen und der zulässigen Werte für Z_i und σ_i zeigt dann, daß die gesuchten σ_i aus den Bits Z_i von z_j durch eine Umkodierung gewonnen werden können. Diese Um­ kodierung wird mit Hilfe folgender Tabelle vorgenommen:

Für negative Zahlen z_i sind die σ_i zu invertieren. Das folgende Beispiel verdeutlicht den Konvertierungsvorgang.

Mit dieser Umkodierung erhält man also alle gesuchten σ_j bis σ_n-1 direkt aus z_j.

Eine Schaltung, die den Erfindungsgegenstand umfaßt, ist in der Fig. 1 schematisch dargestellt. Die großen mit X, Y bzw. Z bezeichneten Blöcke enthalten die Addierer/Subtrahierer für den x- ,y- und z-Pfad. Im z-Pfad werden nur noch n/3 statt wie bisher n Addierer benötigt. Mit U ist ein Umkodie­ rer bezeichnet, der die weiter oben angegebene Umkodie­ rungs-Tabelle implementiert und im Modus ROTATION die σ_i aus den Bits von z_j gewinnt. Im Modus VECTORING werden die σ_i wie üblich aus den Vorzeichen von y_i bestimmt und gemäß Gleichung (7) in zwei Datenwörter zusammengefaßt und dann mit dem Addierer A und dem Subtrahierer S zur Berechnung von z_n genutzt.

Bei den vorstehenden Ausführungen wurde teilweise davon aus­ gegangen, daß sogenannte nichtredundante Addierer zur Reali­ sierung der Iterationsgleichungen eingesetzt werden. Im Rah­ men der Erfindung ist es auch möglich, redundante Addierer (Carry-Save (vergleiche R. Künemund, H. Söldner, S. Wohlle­ ben und T. Noll, "CORDIC Processor With Carry-Save Architec­ ture", Proceedings of 16th European Solid-State Circuits Conference, Grenoble, France, S. 193-196, Sept. 1990); Redundant Binary (vergleiche die Veröffentlichung von H. Yoshimura, T. Nakanishi und H. Tamauchi "A 50 MHz CMOS Geometrical Mapping Processor", IEEE Digest of Technical Papers, ISSCC′88, S. 162-163, Febr. 1988 )) einzusetzen. Im Rahmen der Erfindung lassen sich auch Schaltungsanordnungen für die Durchführung des CORDIC-Algorithmus bei anderen Koordinatensystemen ausführen, in denen der CORDIC-Algorithmus anwendbar ist, was gemeinhin mit dem Parameter m angegeben wird. Von der Erfindung werden auch die Fälle für m=0 und m= -1 umfaßt.

Der Addierer A und der Subtrahierer B in der Fig. 1 können zu einem Subtrahierer zusammengefaßt werden, was den Aufwand weiter verringert. Das folgt aus der Tatsache, daß Gleichung (7) auch wie folgt beschrieben werden kann:

Der eingeklammerte Term, hier mit z_t bezeichnet, kann ohne Subtraktion berechnet werden, denn es gilt in einer n Bit breiten Zweierkomplementdarstellung

Der Term z_t läßt sich also einfach aus den σ′_i bestimmen.

Claims (6)

1. Schaltungsanordnung zur Durchführung des CORDIC-Algo­ rithmus für die iterative Berechnung der x-, y- und z-Werte bei einer Datenwortbreite von n Bit, mit

• - einer ersten Einrichtung (X) mit n Stufen zur Berech­ nung eines ersten Endwertes x_n mittels folgender, für jede Stufe geltenden Iterationsvorschrift: x_i+1 = x_i-σ_i·2^-i·y_i, für i = 1, . . ., n;
• - einer zweiten Einrichtung (Y) mit n Stufen zur Berech­ nung eines zweiten Endwertes y_n mittels folgender, für jede Stufe geltenden Iterationsvorschrift: y_i+1 = y_i + σ_i 2^-i x_i, für i = 1, . . ., n;und
• - einer dritten Einrichtung (Z) zur Berechnung eines dritten Endwertes z_n mit wenigstens einer Stufe zur Berechnung des Wertes z_i mittels folgender Iterations­ vorschrift: z_i+1 = z_i-σ_i arctg (2^-i);wobei σ_i ε {-1, 1}, die Drehrichtung der Iteration angibt,

dadurch gekennzeichnet, daß die dritte Einrichtung (Z) zur Berechnung des drit­ ten Endwertes z_n

• - einerseits einen ersten Einrichtungsteil mit j Stufen zur Berechnung des dritten Wertes z_j mittels folgender Iterationsvorschrift umfaßt: z_i+1 = z_i-σ_i·arctg (2^-i), für i = 1, . . ., j;wobei j die kleinste ganze Zahl größer oder gleich n/3 ist; und
• - andererseits einen zweiten Einrichtungsteil umfaßt, der den dritten Endwert Zn aufgrund des Wertes z_j und der Werte σ_i für die j-te bis (n-1)-te Stufe aufgrund folgender Vorschrift berechnet: z_n = z_j-A + B;mit

2. Schaltungsanordnung zur Durchführung des CORDIC-Algo­ rithmus für die iterative Berechnung der x-, y- und z-Werte bei einer Datenwortbreite von n Bit, mit

• - einer ersten Einrichtung (X) mit n Stufen zur Berech­ nung eines ersten Endwertes x_n mittels folgender, für jede Stufe geltenden Iterationsvorschrift: x_i+1 = x_i-σ_i·2^-i·y_i, für i = 1, . . ., n;
• - einer zweiten Einrichtung (Y) mit n Stufen zur Berech­ nung eines zweiten Endwertes y_n mittels folgender, für jede Stufe geltenden Iterationsvorschrift: y_i+1 = y_j + σ_i 2^-i x_i, für i = 1, . . . , n;und
• - einer dritten Einrichtung (Z) zur Berechnung eines dritten Endwertes z_n mit wenigstens einer Stufe zur Berechnung des Wertes z_i mittels folgender Iterations­ vorschrift: z_i+1 = z_i-σ_i arctg (2^-i);wobei σ_i ε (-1, 1) die Drehrichtung der Iteration angibt,

dadurch gekennzeichnet, daß die dritte Einrichtung (Z) zur Berechnung des drit­ ten Endwertes z_n

• - einerseits einen ersten Einrichtungsteil mit j Stufen zur Berechnung des dritten Wertes z_j mittels folgender Iterationsvorschrift umfaßt: z_i+1 = z_i-σ_i·arctg (2^-i), für i = 1, . . . , 3;wobei j die kleinste ganze Zahl größer oder gleich n/3 ist; und
• - andererseits einen zweiten Einrichtungsteil umfaßt, der den dritten Endwert z_n aufgrund der Werte z_j und der Werte σ_i für die i-te bis n-te Stufe aufgrund folgender Vorschrift berechnet: z_n = z_j - z_t;mit mit

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die dritte Einrichtung einen dritten Einrichtungs­ teil umfaßt, der in einer Betriebsart VECTORING die Werte σ_i folgendermaßen aufgrund des Vorzeichens der Werte y_i bestimmt:

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,
daß die dritte Einrichtung einen vierten Einrichtungs­ teil umfaßt, der in einer Betriebsart ROTATION die Werte σ_i aufgrund der folgenden Umkodierungsvorschrift aus den Bits Z_i des Wertes z_j bestimmt: mit Z_i ε {0, 1}; und
daß die dritte Einrichtung die Werte σ_i für negative Werte von z_j invertiert.