DE4039407A1 - Modelling of digital elements within simulation process - is based around shift register chain for simulating performance of system - Google Patents

Modelling of digital elements within simulation process - is based around shift register chain for simulating performance of system

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Erwin Dr Ing Trischler
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Abstract

Digital elements (BE1-BEn) are combined with a shift register (SRK) as a combinational network for modelling a digital circuit. Activation signals are provided by a signal generator (ZG) and data input (D1) and output (D0) is provided by a data memory (D5). The memory is subdivided into a source data section (SD), response data section (RD) and a test access port control (TAP) section. The cycle of the system to provide simulation of the circuit is provided by a workstation (WS) operating with an address memory. ADVANTAGE - Used for circuit simulation in prototype development.

Description

Die Erfindung bezieht sich auf ein Verfahren zur Modellierung digitaler Bauelemente sowie eine Anschaltung mindestens eines digitalen Bauelements zur Modellierung innerhalb eines Simula­ tionsmodells eines Systems nach dem Oberbegriff des Anspruchs 1 bzw. nach dem Oberbegriff des Anspruchs 3.The invention relates to a method for modeling digital components and connection of at least one digital component for modeling within a simula tion model of a system according to the preamble of claim 1 or according to the preamble of claim 3.

Zum Entwurf komplexer digitaler Schaltungen werden häufig CAD­ (Computer Aided Design) Werkzeuge eingesetzt. Der Entwurf be­ ginnt mit der Eingabe eines Stromlaufplans am Bildschirm, bei der Bauelemente eingesetzt und Verbindungen zwischen den Bau­ elementen gelegt werden. Es folgt eine Verifikation, indem mit Hilfe eines Modells simuliert wird, wie sich die Schaltung in ihrer realen Umgebung verhalten würde. Dazu werden Software­ Modelle der einzelnen digitalen Bauelemente benötigt, die basierend auf dem eingegebenen Stromlaufplan in einem Compiler­ Lauf zu einem Modell der digitalen Schaltung verbunden werden. Diese Software-Modelle haben den Nachteil, daß sie wegen der aufwendigen Entwicklung relativ teuer sind. Zudem benötigt ein Rechner zur Simulation eines digitalen Bauelements mit Hilfe des Software-Modells eine Rechenzeit, die um Größenordnungen über der liegt, die ein physikalisches Muster dieses Bau­ elements für die Ausübung seiner Funktion in Anspruch nehmen würde.CAD is often used to design complex digital circuits (Computer Aided Design) tools used. The draft be starts with the input of a circuit diagram on the screen, at of the components used and connections between the construction elements. Verification follows by using A model is used to simulate how the circuit works would behave in their real environment. To do this, software Models of each digital component needed based on the circuit diagram entered in a compiler Run to be connected to a model of digital circuit. These software models have the disadvantage that because of the complex development are relatively expensive. Also requires one Computer to simulate a digital component with the help the software model has a computing time that is orders of magnitude lies above which is a physical pattern of this construction use elements for the performance of its function would.

Aus der EP 01 29 017 ist bekannt, daß diese Probleme der Soft­ ware-Modelle bei komplexen digitalen Bauelementen umgangen werden können, indem das Modell mit einem physikalischen Muster des digitalen Bauelements und einer geeigneten Anschaltung ge­ bildet wird. Das Simulationsmodell der digitalen Schaltung be­ steht also aus Modellen, die durch physikalische Muster gebil­ det sind, Software-Modellen digitaler Bauelemente und den modellierten Verbindungen. Während des Simulationsablaufs werden abwechselnd Simulationsschritte an den Software-Modellen und an den Modellen mit physikalischen Mustern ausgeführt. Für Schritte an den physikalischen Mustern werden Eingangssignale verwendet, die als Ausgangssignale des vorangehenden Simula­ tionsschrittes an den Software-Modellen errechnet wurden, Simu­ lationsschritte an Software-Modellen dagegen werden ausgeführt mit Eingangssignalen, die als Ausgangssignale der Modelle mit physikalischen Mustern erzeugt wurden. Die Ausgangssignale der physikalischen Muster werden erst abgetastet, wenn nach dem Anlegen der Eingangssignale die maximale Verzögerungszeit des physikalischen Musters abgelaufen ist und sich ein stabiler Zu­ stand eingestellt hat. Anschaltungen für digitale Muster dieser Art haben den wesentlichen Nachteil, daß sie bauelementespezi­ fisch sind und für jeden neuen Typ eines digitalen Bauelements neu entwickelt und gefertigt werden müssen. Ein weiterer Nach­ teil dieses Simulationsverfahrens besteht darin, daß die Ver­ drahtung der zu simulierenden Schaltung nach der Stromlaufplan­ eingabe fest vorgegeben ist. Jede Änderung der Schaltung erfor­ dert daher eine Änderung in der Verdrahtung der Bauelemente, so daß in einem erneuten, bei komplexen digitalen Schaltungen sehr zeitaufwendigen Kompilierungsvorgang ein neues Software-Modell der Schaltung erzeugt werden muß.From EP 01 29 017 it is known that these problems of the soft bypassed goods models for complex digital components can be made using the model with a physical pattern of the digital component and a suitable connection ge is forming. The simulation model of the digital circuit be stands out of models created by physical patterns det, software models of digital components and the  modeled connections. During the simulation process alternate simulation steps on the software models and executed on the models with physical patterns. For Steps on the physical patterns become input signals used as the output signals of the previous simula step on the software models were calculated, Simu Lation steps on software models, however, are carried out with input signals that are used as output signals of the models physical patterns were created. The output signals of the physical patterns are only scanned if after the Applying the input signals the maximum delay time of the physical pattern has expired and is stable has set. Interfaces for digital patterns of these Art have the main disadvantage that they are component-specific are fish and for every new type of digital component have to be newly developed and manufactured. Another after part of this simulation process is that the ver Wiring of the circuit to be simulated according to the circuit diagram input is fixed. Every change of the circuit is necessary therefore changes in the wiring of the components, so that in a renewed, with complex digital circuits very much time-consuming compilation process a new software model the circuit must be generated.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Modellierung digitaler Bauelemente innerhalb des Simulations­ modells eines Systems zu finden, das eine schnelle Anpassung des Modells nach Stromlaufplanänderungen erlaubt, und eine An­ schaltung für digitale Bauelemente zur Durchführung des Ver­ fahrens zu schaffen, die weitgehend unabhängig vom Typ der digitalen Bauelemente einsetzbar ist.The invention has for its object a method for Modeling of digital components within the simulation Find a model of a system that can be quickly adjusted of the model allowed after circuit diagram changes, and an on Circuit for digital components to carry out the Ver driving, which is largely independent of the type of digital components can be used.

Zur Lösung dieser Aufgabe weist das neue Verfahren der eingangs genannten Art die im kennzeichnenden Teil des Anspruchs 1 ge­ nannten Merkmale auf. Gemäß Anspruch 2 müssen Verbindungen nicht physikalisch hergestellt werden, sondern entstehen vir­ tuell, indem Signalwerte von einem Ausgang über die Schiebe­ registerkette auf die mit ihm verbundenen Eingänge transpor­ tiert werden. Eine Anschaltung zur Durchführung des Verfahrens ist mit den im kennzeichnenden Teil des Anspruchs 3 genannten Merkmalen realisierbar. In den Ansprüchen 4 und 5 sind beson­ ders vorteilhafte Ausgestaltungen der Erfindung angegeben.To solve this problem, the new method of the beginning mentioned type the ge in the characterizing part of claim 1 mentioned characteristics. According to claim 2 connections are not produced physically, but arise vir tuell by sliding signal values from an output over the slide register chain to the inputs connected to it  be animals. An interface for performing the procedure is with those mentioned in the characterizing part of claim 3 Features realizable. In claims 4 and 5 are special ders advantageous embodiments of the invention.

Durch die Erfindung wird ein flexibles und leicht rekonfigu­ rierbares Simulationsmodell geschaffen, das es erlaubt, sehr schnell Verbindungen zwischen digitalen Bausteinen zu ändern, um eine erneute Schaltungsverifikation vorzunehmen. Da die Verifikation mit Hilfe von physikalischen Mustern der digitalen Bauelemente vorgenommen wird, verläuft sie sehr schnell. Eine Ausführung der Erfindung ist besonders einfach, wenn eine Boundary-Scan-Kette als Schieberegisterkette verwendet wird, da in diesem Fall bereits geeignete Bauelemente (z. B. 74 BCT 244, 74 BCT 245, 74 BCT 373 und 74 BCT 374 von Texas Instruments) am Markt erhältlich sind. Boundary Scan ist als Testverfahren für digitale Schaltungen bereits aus der IEEE-Norm 1149.1 bekannt. Ein weiterer wesentlicher Vorteil ist die Unabhängigkeit der Anschaltung vom Typ des Bauelements. Es werden lediglich Anforderungen bezüglich der mechanischen Adap­ tierbarkeit, d. h. an die Gehäuseform sowie an die Lage der Versorgungsspannungsanschlüsse gestellt. Jedes zusätzliche Bauelement, das im Software-Modell des Systems durch ein physi­ kalisches Muster modelliert wird, erhöht ausschließlich die Zahl der Zellen in der Schieberegisterkette und führt darüber hinaus zu keinem weiteren Hardware-Aufwand. Ein Adapter zur Herstellung der elektrischen Verbindungen zwischen den physi­ kalischen Mustern und der Schieberegisterkette kann für 200 oder mehr Bauelemente gebaut werden, da z. B. die in der IEEE-Norm 1149.1 vorgesehene Bypass-Funktion es erlaubt, nur die Zellen in der Schieberegisterkette aktiv zu schalten, an die physikalische Muster digitaler Bauelemente angeschlossen sind. Die zum Laden der Schieberegisterkette erforderliche Zeit ist also ausschließlich abhängig von der Zahl der tatsächlich vorhandenen physikalischen Muster.The invention makes it flexible and easily reconfigurable rable simulation model that allows it, very much to quickly change connections between digital components, to perform a new circuit verification. Since the Verification using physical patterns of digital Components is made, it runs very quickly. A Execution of the invention is particularly simple if one Boundary scan chain is used as a shift register chain In this case, suitable components (e.g. 74 BCT 244, 74 BCT 245, 74 BCT 373 and 74 BCT 374 from Texas Instruments) are available on the market. Boundary scan is as Test procedures for digital circuits already from the IEEE standard 1149.1 known. Another major advantage is the independence of the connection of the component type. It only requirements regarding mechanical adap animalability, d. H. the shape of the housing and the location of the Supply voltage connections made. Any additional Component in the software model of the system by a physi is modeled, increases only the Number of cells in the shift register chain and runs over it beyond any further hardware effort. An adapter for Establishing the electrical connections between the physi calic patterns and the shift register chain can for 200 or more components are built, e.g. B. in the IEEE standard 1149.1 provided bypass function only allows it to activate the cells in the shift register chain connected the physical pattern of digital devices are. The time required to load the shift register chain is therefore only dependent on the number of actually existing physical pattern.

Durch die Einbettung physikalischer Muster, die neben digita­ len Ein- und Ausgängen auch analoge oder mechanische Schnitt­ stellen aufweisen, kann der Simulationsbereich wesentlich er­ weitert werden. Insbesondere ist es möglich, durch den Einsatz von D/A- oder A/D-Wandlern Analogfunktionen bzw. mit elektro­ mechanischen Komponenten Schalter, Relais, Sensoren usw. in die Simulation aufzunehmen. Dies ist vor allem im Labor vorteil­ haft, wenn manuelle Eingriffe ins System während des Betriebs vorgesehen sind. Die Erfindung ist neben der Simulation oder Verifikation beim Entwurf auch bei der Prototypenerprobung komplexer digitaler Baugruppen und Systeme im Labor mit Hilfe von vorhandenen Bauelementen anwendbar, wobei jede Entwurfs­ phase mit dem gleichen Modell erfolgen kann.By embedding physical patterns that in addition to digita len inputs and outputs also analog or mechanical cut  the simulation area can be significantly higher be continued. In particular, it is possible through the use of D / A or A / D converters analog functions or with electro mechanical components switches, relays, sensors etc. in the Record simulation. This is particularly advantageous in the laboratory liable if manual interventions in the system during operation are provided. The invention is next to the simulation or Verification in the design also in prototype testing complex digital assemblies and systems in the laboratory with the help of existing components applicable, with any design phase with the same model.

Anhand der Zeichnungen, in denen ein Ausführungsbeispiel der Erfindung dargestellt ist, werden im folgenden die Erfindung sowie Ausgestaltungen und Vorteile näher erläutert.Using the drawings, in which an embodiment of the Invention is shown, the following are the invention as well as configurations and advantages explained in more detail.

Es zeigenShow it

Fig. 1 ein Blockschaltbild einer Anschaltung, Fig. 1 is a block diagram of an interface module,

Fig. 2 eine detailliertere Darstellung des Blockschaltbildes und Fig. 2 shows a more detailed representation of the block diagram and

Fig. 3 einen Adapter für physikalische Muster. Fig. 3 shows an adapter for physical patterns.

Wie Fig. 1 verdeutlicht, können grundsätzlich physikalische Muster digitaler Bauelemente BE1 . . . BEn mit Hilfe einer Schieberegisterkette SRK als Verknüpfungsnetzwerk zur Modellie­ rung einer digitalen Schaltung verbunden werden. Dazu sind die physikalischen Muster digitaler Bauelemente BE1 . . . BEn mit ihren Ein- und Ausgängen an die Schieberegisterkette SRK an­ geschlossen. Zum parallelen Anlegen von Stimulus-Signalen an die Eingänge und zum parallelen Abtasten von Response-Signalen an den Ausgängen wird die Schieberegisterkette SRK von einem Zeitgeber ZG veranlaßt. Dazu erforderliche Stimulus-Daten SD sind in einem Datenspeicher DS enthalten, in dem auch die ab­ getasteten Response-Signale als Response-Daten RD, die jeweils das Ergebnis eines Simulationsschritts sind, abgelegt werden. Das Laden der Schieberegisterkette SRK mit Stimulus-Daten SD erfolgt bitseriell und wird ebenso wie das Einlesen der Response-Daten RD in den Datenspeicher DS durch den Zeitgeber ZG gesteuert. Synchron zu diesen Vorgängen legt eine Adreß­ steuerung AS Adressen an den Datenspeicher DS an, wobei die jeweiligen Adressen den Daten jeweils einer Zelle in der Schieberegisterkette SRK entsprechen. Programmierbar durch die Adressen können daher beliebige Ein- und Ausgänge der physika­ lischen Muster digitaler Bauelemente BE1 . . . BEn virtuell mit­ einander verbunden werden. Mit der Bezeichnung "virtuell" soll hier verstanden werden, daß keine physikalisch vorhandene Verbindung vorliegt, aber durch den Transport von logischen Signalwerten "0" oder "1" von einem Ausgangs-Pin eines physi­ kalischen Musters auf ein Eingangs-Pin desselben oder eines anderen physikalischen Musters das Vorhandensein einer solchen physikalischen Verbindung zur Simulation vorgetäuscht wird.As illustrated in FIG. 1, physical patterns of digital components BE1 can in principle be used. . . BEn be connected with the help of a shift register chain SRK as a link network for modeling a digital circuit. For this purpose, the physical patterns of digital components BE1. . . BEn closed with its inputs and outputs on the shift register chain SRK. The shift register chain SRK is triggered by a timer ZG to apply stimulus signals in parallel to the inputs and to sample response signals in parallel at the outputs. Stimulus data SD required for this purpose are contained in a data memory DS, in which the sampled response signals are also stored as response data RD, which are each the result of a simulation step. The loading of the shift register chain SRK with stimulus data SD is bit serial and, like the reading of the response data RD into the data memory DS, is controlled by the timer ZG. In synchronism with these processes, an address controller AS applies addresses to the data memory DS, the respective addresses corresponding to the data of one cell in the shift register chain SRK. Programmable by the addresses, therefore, any inputs and outputs of the physical pattern of digital components BE1. . . BEn virtually connected to each other. The term "virtual" is to be understood here to mean that there is no physically existing connection, but by the transport of logical signal values "0" or "1" from an output pin of a physical pattern to an input pin of the same or another physical pattern, the presence of such a physical connection is simulated for simulation.

Fig. 2 zeigt eine detailliertere Darstellung eines Ausfüh­ rungsbeispiels, wobei die Schieberegisterkette SRK als Boundary-Scan-Kette ausgeführt ist. Eine Workstation WS hat über einen Bus - das kann z. B. ein sogenannter AT-Bus sein - Zugriff auf den Datenspeicher DS, in dem Stimulus-Daten SD, Response-Daten RD und sogenannte TAP-Instructions (Anweisungen für den Test Access Port-Controller nach IEEE-Norm 1149.1) ent­ halten sind, sowie auf einen Adreßspeicher ASP mit Adressen für den Datenspeicher DS. Ein Zeitgeber ZG bestimmt mit Signalen TCK (test clock nach IEEE-Norm 1149.1) und RD/WR (read/write) den Ablauf eines Simulationsschrittes. Dazu erhält er ein Signal I/O (input/output) vom Adreßspeicher ASP und ein Signal E (end), das von einem Komparator K geliefert wird. Dieser erzeugt das Signal E, indem er den Stand eines Zählers Z, der zur Adreßerzeugung für den Adreßspeicher ASP dient, mit einem der Länge der Schieberegisterkette SRK entsprechenden Wert L vergleicht. Fig. 2 shows a more detailed representation of an exemplary embodiment, wherein the shift register chain SRK is designed as a boundary scan chain. A workstation WS has a bus. B. be a so-called AT bus - access to the data memory DS, in which stimulus data SD, response data RD and so-called TAP instructions (instructions for the test access port controller according to IEEE standard 1149.1) are included, and an address memory ASP with addresses for the data memory DS. A timer ZG uses signals TCK (test clock according to IEEE standard 1149.1) and RD / WR (read / write) to determine the sequence of a simulation step. For this purpose, it receives a signal I / O (input / output) from the address memory ASP and a signal E (end), which is supplied by a comparator K. This generates the signal E by comparing the status of a counter Z, which is used to generate the address for the address memory ASP, with a value L corresponding to the length of the shift register chain SRK.

Im folgenden soll die Funktion der einzelnen, bereits genann­ ten Elemente der Fig. 2 erläutert werden:The function of the individual, already mentioned elements of FIG. 2 will be explained below:

  • - Die Workstation WS dient unter anderem zum Entwurf eines Stromlaufplanes mit dem Ergebnis einer Bauelemente- und Verbindungsliste. Basierend darauf kann die Konfiguration der Schieberegisterkette SRK als Boundary-Scan-Kette festgelegt werden. Mit der Workstation WS gibt ein Bediener Eingangs­ daten für die Simulation eines Systems vor und erhält eine Darstellung der Simulationsergebnisse. Über den Workstation­ Bus (z. B. AT-Bus) erfolgt die Kommunikation mit dem Daten­ speicher DS und dem Adreßspeicher ASP.- The WS workstation is used, among other things, to design a Circuit diagram with the result of a component and Connection list. Based on this, the configuration of the  Shift register chain SRK set as a boundary scan chain will. With the WS workstation, an operator gives input data for the simulation of a system and receives one Representation of the simulation results. Via the workstation Bus (e.g. AT-Bus) communicates with the data memory DS and the address memory ASP.
  • - Im Datenspeicher DS befinden sich vor dem Simulationsvorgang nur die von der Workstation WS geladenen Eingangsdaten sowie TAP-Instructions zur Steuerung der Boundary-Scan-Kette. Zudem dient er zum Abspeichern der Response-Daten RD während des Ablaufs der Simulationsschritte.- The data memory DS is before the simulation process only the input data loaded by the workstation WS and TAP instructions for controlling the boundary scan chain. In addition it is used to store the response data RD during the Sequence of the simulation steps.
  • - Mit Hilfe des Signals TMS (test mode select), dessen Werte im Adreßspeicher ASP abgelegt sind, wird in einer Konfigurie­ rungsphase die Zustandssteuerung des TAP-Controllers der Boundary-Scan-Kette vorgenommen. Während der Ausführung der Schiebebefehle für die Schieberegisterkette SRK liefern die Adressen im Adreßspeicher ASP die Quelladresse für Werte des Signals DI (data input) bzw. die Zieladressen für Werte des Signals DO (data output) innerhalb des Datenspeichers DS. Sie legen somit die Koordination zwischen Ein- und Ausgangsdaten der physikalischen Muster digitaler Bauelemente BE1 . . . BEn und der Boundary-Scan-Kette fest. Durch den Bypass-Modus, der in der IEEE-Norm 1149.1 vorgesehen ist, können nichtrelevante Zellen der Boundary-Scan-Kette ausgelassen werden.- With the help of the signal TMS (test mode select), whose values in Address memory ASP are stored in a configuration state control of the TAP controller Boundary scan chain made. During the execution of the Shift commands for the shift register chain SRK provide the Addresses in the address memory ASP the source address for values of the Signals DI (data input) or the target addresses for values of the Signals DO (data output) within the data memory DS. they thus establish the coordination between input and output data the physical pattern of digital components BE1. . . BEn and the boundary scan chain. By bypass mode, the provided in the IEEE standard 1149.1 can be non-relevant Boundary scan chain cells are omitted.
  • - Die Adressierung des Adreßspeichers ASP führt der Zähler Z aus. Der Komparator K vergleicht den Stand des Zählers Z mit der Länge der Boundary-Scan-Kette und dient somit zur Erken­ nung des letzten Schiebetaktes des Signals TCK für die Boundary-Scan-Kette.- The addressing of the address memory ASP is performed by the counter Z out. The comparator K compares the state of the counter Z with the length of the boundary scan chain and is used for detection of the last shift clock of the signal TCK for the Boundary scan chain.
  • - Der Zeitgeber ZG erzeugt das Signal TCK in der Simulations­ phase und mit Hilfe des Signals I/O des Adreßspeichers ASP das Signal RD/WR für den Datenspeicher DS. Der Datenspeicher DS befindet sich im Lese-Modus, wenn das Signal I/O den Wert "1" bzw. im Schreib-Modus, wenn das Signal I/O den Wert "0" annimmt.- The timer ZG generates the signal TCK in the simulation phase and with the help of the signal I / O of the address memory ASP the signal RD / WR for the data memory DS. The data store DS is in read mode when the signal I / O has the value  "1" or in write mode if the signal I / O has the value "0" assumes.
  • - Bedingt durch die Struktur der Boundary-Scan-Kette kann zu bestimmten Zeiten entweder eine Eingangsinformation über das Signal DI gefordert oder eine Ausgangsinformation über das Signal DO abgeholt werden. Gleichzeitiges Anlegen von Stimu­ lus-Signalen mit definierter Information und Abholen von Response-Signalen mit einer einzigen Zelle der Boundary-Scan­ Kette ist nicht möglich. Daher läßt sich das Abspeichern der Stimulus-Daten SD und der Response-Daten RD durch einen einzigen Datenspeicher DS realisieren.- Due to the structure of the boundary scan chain can too certain times either an input information about the Signal DI requested or an output information on the Signal DO can be picked up. Simultaneous application of stimu lus signals with defined information and collection of Response signals with a single cell of the boundary scan Chain is not possible. It is therefore possible to save the Stimulus data SD and the response data RD through one realize single data storage DS.
  • - Bedingt durch die einmalige Definition der Daten im Adreß­ speicher ASP für ein Simulationsmodell wird eine hohe Simula­ tionsgeschwindigkeit erreicht. Die Simulationszeit wird durch den Schiebetakt TCK sowie die Zellenzahl der Boundary-Scan­ Kette bestimmt.- Due to the unique definition of the data in the address ASP memory for a simulation model becomes a high simula speed reached. The simulation time is through the shift clock TCK and the cell number of the boundary scan Chain determined.

In Fig. 3 ist ein Beispiel für die Realisierung eines Adapters dargestellt, in dem die physikalischen Muster digitaler Bau­ elemente BE1 . . . BE105 elektrisch und mechanisch auf einer Trägerbaugruppe sitzen. Die Realisierung des Adapters für phy­ sikalische Muster ist abhängig von den Eigenschaften der ver­ wendeten digitalen Bauelemente BE1 . . . BE105. Zum Betrieb der physikalischen Muster erforderliche Versorgungsspannungen P5V, 0V und N5V sowie die Signale TCK und TMS, die bei einem realen Adapter zu allen physikalischen Mustern digitaler Bauelemente geführt werden, sind zur besseren Übersichtlichkeit der Fig. 3 nur am Rand angedeutet. Das Signal DI liegt am Eingang des ersten digitalen Bauelements BE1 in ECL-Pegel an und wird über nachgeschaltete Bauelemente BE2 . . . BE40 dem Eingang eines ECL/TTL-Pegelwandlers PW1 zugeführt. In TTL-Pegel wird die Boundary-Scan-Kette fortgesetzt über die digitalen Bauelemente BE41 . . . BE60 sowie die Boundary-Scan-Bausteine BS1 . . . BS45. Ein TTL/ECL-Pegelwandler PW2 liefert schließlich das Signal DO in ECL-Pegel. Der Adapter bietet also eine Anschlußmöglichkeit für maximal 40 digitale Bauelemente BE1 .. BE40 mit ECL-Pegel, maximal 20 digitale Bauelemente BE41 . . . BE60 mit TTL-Pegel, die bereits jeweils mit Zellen der Boundary-Scan-Kette versehen sind, sowie für maximal 45 digitale Bauelemente BE61 . . . BE105 mit TTL-Pegel, die jeweils an Boundary-Scan-Bausteine BS1 BS45 angeschlossen werden. Die Anschaltung des Adapters erfolgt mit ECL-Pegel.In Fig. 3 an example of the implementation of an adapter is shown in which the physical pattern of digital building elements BE1. . . BE105 sit electrically and mechanically on a carrier assembly. The implementation of the adapter for physical patterns depends on the properties of the digital components used. . . BE105. Supply voltages P 5 V, 0 V and N 5 V, as well as the signals TCK and TMS, which are led to all physical patterns of digital components in a real adapter, are only indicated at the edge for better clarity of FIG. 3 for the operation of the physical patterns. The signal DI is present at the input of the first digital component BE1 in ECL level and is transmitted via downstream components BE2. . . BE40 fed to the input of an ECL / TTL level converter PW1. The boundary scan chain is continued in TTL level via the digital components BE41. . . BE60 and the boundary scan blocks BS1. . . BS45. Finally, a TTL / ECL level converter PW2 supplies the signal DO to ECL level. The adapter therefore offers a connection option for a maximum of 40 digital components BE1 .. BE40 with ECL level, a maximum of 20 digital components BE41. . . BE60 with TTL level, which are already provided with cells from the boundary scan chain, as well as for a maximum of 45 digital components BE61. . . BE105 with TTL level, each of which is connected to boundary scan modules BS1 BS45. The adapter is switched on with ECL level.

Claims (6)

1. Verfahren zur Modellierung digitaler Bauelemente innerhalb eines Simulationsmodells eines Systems, wobei mit einer An­ schaltung an Eingänge eines physikalischen Musters eines digitalen Bauelementes Stimulus-Signale parallel angelegt und nach einer durch die maximale Verzögerung des Bauelements festgelegten Zeit an Ausgängen des physikalischen Musters digitale Response-Signale parallel abgetastet werden, dadurch gekennzeichnet
  • - daß die Bereitstellung der Stimulus-Signale und das Einlesen der Response-Signale durch mindestens eine Schieberegister­ kette (SRK) mit mindestens einer Zelle je Stimulus- bzw. Responsesignal und mit einer Ansteuerschaltung erfolgt, indem
  • - in einem Simulationsschritt die Schieberegisterkette zu­ nächst seriell mit den Stimulus-Signalen entsprechenden Daten aus der Ansteuerschaltung geladen wird und
  • - nach dem parallelen Anlegen der Stimulus-Signale und dem parallelen Abtasten der Response-Signale diesen entspre­ chende Daten seriell aus der Schieberegisterkette (SRK) in die Ansteuerschaltung eingelesen werden.
1. Method for modeling digital components within a simulation model of a system, stimulus signals being applied in parallel with a connection to inputs of a physical pattern of a digital component and digital response to outputs of the physical pattern after a time determined by the maximum delay of the component. Signals are scanned in parallel, characterized
  • - That the provision of the stimulus signals and the reading of the response signals by at least one shift register chain (SRK) with at least one cell per stimulus or response signal and with a control circuit takes place by
  • - In a simulation step, the shift register chain is first loaded serially with the data corresponding to the stimulus signals from the control circuit and
  • - After the parallel application of the stimulus signals and the parallel sampling of the response signals, these corresponding data are read serially from the shift register chain (SRK) into the control circuit.
2. Verfahren nach Anspruch l, dadurch gekenn­ zeichnet
  • - daß Verbindungen zwischen Ein- und Ausgängen physikalischer Muster digitaler Bauelemente (BE1, BE2 . . . BEn) modelliert werden, indem ein Response-Signal, das in einem Simulations­ schritt an einem zu einer Verbindung gehörenden Ausgang abgetastet wird, im folgenden Simulationsschritt aufgrund einer geeigneten Steuerung der Schieberegisterkette (SRK) durch die Ansteuerschaltung als Stimulus-Signal an die Ein­ gänge angelegt wird, die zu derselben Verbindung gehören.
2. The method according to claim l, characterized in
  • - That connections between inputs and outputs of physical patterns of digital components (BE1, BE2 ... BEn) are modeled by a response signal, which is sampled in a simulation step at an output belonging to a connection, in the following simulation step due to a Appropriate control of the shift register chain (SRK) is applied by the control circuit as a stimulus signal to the inputs that belong to the same connection.
3. Anschaltung mindestens eines digitalen Bauelements zur Modellierung innerhalb eines Simulationsmodells eines Systems, dadurch gekennzeichnet
  • - daß das digitale Bauelement (BE1, BE2 . . . BEn) mit seinen Ein- und Ausgängen jeweils an parallele Aus- bzw. Eingänge von Zellen einer Schieberegisterkette (SRK) angeschlossen ist,
  • - daß die Schieberegisterkette (SRK) derart ansteuerbar ist, daß an die Eingänge des digitalen Bauelements (BE1, BE2 . . . BEn) Stimulus-Signale parallel anlegbar und an den Ausgängen Response-Signale parallel abtastbar sind,
  • - daß ein Datenspeicher (DS) vorhanden ist, aus welchem Daten seriell in die Schieberegisterkette (SRK) ladbar sind und in welchen Daten aus der Schieberegisterkette (SRK) einlesbar sind mit einer Adreßsteuerung (AS) zur Adressierung der Speicherplätze entsprechend der ausgewählten Zelle in der Schieberegisterkette (SRK),
  • - und daß ein Zeitgeber (ZG) zur Synchronisierung an die Schieberegisterkette (SRK) und die Adreßsteuerung (AS) des Datenspeichers (DS) angeschlossen ist.
3. Connection of at least one digital component for modeling within a simulation model of a system, characterized
  • that the digital component (BE1, BE2... BEn) is connected with its inputs and outputs to parallel outputs or inputs of cells of a shift register chain (SRK),
  • that the shift register chain (SRK) can be controlled such that stimulus signals can be applied in parallel to the inputs of the digital component (BE1, BE2... BEn) and response signals can be scanned in parallel at the outputs,
  • - That a data memory (DS) is available, from which data can be loaded serially into the shift register chain (SRK) and in which data from the shift register chain (SRK) can be read with an address control (AS) for addressing the memory locations corresponding to the selected cell in the Shift register chain (SRK),
  • - And that a timer (ZG) for synchronization to the shift register chain (SRK) and the address control (AS) of the data memory (DS) is connected.
4. Anschaltung nach Anspruch 3, dadurch gekenn­ zeichnet
  • - daß die Adreßsteuerung (AS) einen Adreßspeicher (ASP) und einen mit dem Zeitgeber (ZG) verbundenen Zähler (Z) zur Adressierung des Adreßspeichers (ASP) enthält, wobei Daten des Adreßspeichers (ASP) auf Adreßeingänge des Datenspeichers (DS) geführt sind.
4. Interface according to claim 3, characterized in
  • - That the address control (AS) contains an address memory (ASP) and a counter (Z) connected to the timer (ZG) for addressing the address memory (ASP), with data from the address memory (ASP) being led to address inputs of the data memory (DS) .
5. Anschaltung nach Anspruch 4, dadurch gekenn­ zeichnet
  • - daß ein Komparator (K) zum Vergleich des Zählerstands mit einem einstellbaren, der Länge der Schieberegisterkette (SRK) entsprechenden Wert (L) vorhanden ist, der bei Gleichheit ein Signal an den Zeitgeber (ZG) abgibt.
5. Interface according to claim 4, characterized in
  • - That a comparator (K) for comparing the counter reading with an adjustable, the length of the shift register chain (SRK) corresponding value (L) is available, which emits a signal to the timer (ZG) in case of equality.
6. Anschaltung nach Anspruch 3 oder 4, dadurch ge­ kennzeichnet,
  • - daß die Schieberegisterkette (SRK) eine Boundary-Scan-Kette ist.
6. Interface according to claim 3 or 4, characterized in
  • - That the shift register chain (SRK) is a boundary scan chain.
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