DE3827959C2

DE3827959C2 -

Info

Publication number: DE3827959C2
Application number: DE19883827959
Authority: DE
Inventors: Antun Dipl.-Ing. 8000 Muenchen De Vuksic
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1988-08-17
Filing date: 1988-08-17
Publication date: 1991-10-24
Also published as: DE3827959A1

Description

Die Erfindung betrifft ein Testgerät zur Funktionsprüfung von elektronischen Bausteinen. Dieses Gerät weist eine Anzahl Testpins, über die die Anschlüsse der elektronischen Bausteine mit einem zentralen Testerkontroller verbunden werden, und eine Pinanschaltung an jeden Testpin auf. Die Pinanschaltungen sind über einen Testerbus mit dem zentralen Testerkontroller verbunden und über einen Zeitrastergenerator gesteuert.The invention relates to a test device for functional testing of electronic building blocks. This device has a number of test pins across which the connections of the electronic components with a central one Tester controller can be connected, and a pin connection every test pin on. The pin connections are via a tester bus connected to the central tester controller and via a Time grid generator controlled.

Aus der US 46 39 919 ist ein solches Testgerät bekannt, bei dem die Pinanschaltungen sogenannte "Patterngeneratoren" und Gerätetreiber für jeden Pin aufweisen und bei dem aus zentralen Steuereinheiten die jeweiligen Testmuster sequentiell abgerufen werden. Bei diesem Bausteintestgerät hat die Prüfschrittfrequenz eine wichtige Bedeutung. Der Nachteil solcher Testgerätearchitekturen liegt in der Tatsache, daß man, bedingt durch den großflächigen Aufbau, d. h. mehrere Bausteine, Baugruppen etc. pro über einen Pin angesteuerten Signalpfad, nur eine relativ niedrige Wiederholfrequenz bei den Prüfschritten erreichen kann. Um die zeitlichen Zwischenräume in einer Prüfschrittfolge mit einem definierten minimalen Abstand von z. B. 25 ns abdecken zu können, wurden beispielsweise die Zeitrastergeneratoren und Formate eingeführt. So kann eine Vielzahl der von einem Pinspeicher verfügbaren Prüfschritte zu unterschiedlichen Zeitpunkten nach wählbaren Rezepten (Formate) vom Testgerät verarbeitet und dem Prüfling zugeführt werden. Die Unzulänglichkeit der Hardware in Form eines wesentlichen Unterschieds zwischen minimalem Prüfschrittabstand und minimaler Impulsbreite belastet dabei spürbar die Konzeption des Testgeräts, der Testgeräteprogrammierung und der Ankopplung an computergestützte Design-Systeme.Such a test device is known from US 46 39 919, at which the pin connections so-called "pattern generators" and Have device drivers for each pin and the central one Control units called up the respective test pattern sequentially will. The test step frequency has this test device an important meaning. The disadvantage of such test device architectures lies in the fact that, due to the large-scale structure, d. H. several blocks, assemblies etc. per signal path controlled via a pin, only one relative can achieve low repetition frequency in the test steps. To use the time gaps in a test sequence a defined minimum distance of z. B. 25 ns cover too time grid generators and Formats introduced. So a lot of those from a pin memory available test steps at different times processed according to selectable recipes (formats) by the test device and fed to the test object. The inadequacy the hardware in the form of a significant difference between minimum test step distance and minimum pulse width noticeably burdens the design of the test device, the test device programming and the connection to computer-aided Design systems.

Der Erfindung liegt die Aufgabe zugrunde, ein Testgerät zur Funktionsprüfung von elektronischen Bausteinen so fortzubilden, daß bei Vereinfachung der Architektur des Testgeräts niedrige Herstellungskosten und eine höhere Prüfgeschwindigkeit erreicht werden können.The invention has for its object a test device for functional testing of electronic components to train so that with simplification the architecture of the test device has low manufacturing costs and a higher test speed can be achieved.

Diese Aufgabe wird erfindungsgemäß mit einem Testgerät mit den im Anspruch 1 angegebenen Merkmalen gelöst.This object is achieved with a test device with the im Claim 1 specified features solved.

Durch den vorteilhaften Aufbau der Pinanschaltungen kann eine wesentliche Vereinfachung im Bereich der Prüfschrittverarbeitung und der Zeitrastersteuerung erreicht werden, da dadurch eine Komprimierung der wesentlichen Verarbeitungsvorgänge in den Bausteinen der jeweiligen Pinanschaltungen möglich ist. Die vollständige Prüfschritt- und Zeitrasterverarbeitung in jeweils einer Pinanschaltung ermöglicht eine sehr hohe Verarbeitungsfrequenz.Due to the advantageous structure of the pin connections, a significant simplification in the area of test step processing and the grid control can be achieved because a compression of the essential processing operations in the components of the respective pin connections is possible. The complete test step and time grid processing in One pin connection each enables a very high processing frequency.

Der jeweilige Speicherblock mit beispielsweise 20 Bit breiten Datenwörtern kann die Versorgung mit Daten für mehrere Prüfschritte in einem Zugriff erlauben, wobei während der Prüfung zentral nur ein Taktgenerator mit einem Frequenzbereich von beispielsweise 250 MHz bis 500 MHz benötigt wird. Die maximale Prüfschrittfrequenz kann hierbei bei jeder Pinanschaltung unterschiedlich sein, wodurch die Anbindung an computergestützte Design-Systeme für die Entwicklung der Bausteine vereinfacht wird.The respective memory block, for example 20 bits wide Data words can be supplied with data for several test steps Allow in one access, during the exam centrally only a clock generator with a frequency range of for example 250 MHz to 500 MHz is required. The maximal The test step frequency can be different for each pin connection be, whereby the connection to computer-aided Design systems for the development of the building blocks simplified becomes.

Um eine für heutige Testgeräte erforderliche minimale Impulsbreite von 4 ns zu erzeugen, wird die Zeitrasterfrequenz (Zeitraster = Grundtakt des Testgeräts) von 250 MHz benötigt. Die Zeitrasterfrequenz entspricht der Bitverarbeitungsfrequenz in der Pinanschaltung. Durch den Einsatz eines ECL-Bausteins für Zeitraster- und Prüfschrittverarbeitung pro Pin können die Probleme der großflächigen Verteilung der zusammenhängenden Funktionen über mehrere Bausteine und Baugruppen eliminiert werden. Beim Einsatz gleich schneller ECL-Schaltkreise verschiebt sich dadurch die Grenzfrequenz des Testgeräts von 100 MHz auf ca. 250 MHz. Die Komplexität der ECL-Schaltkreise (Gate-arrays) von ca. 3000 Gatter und Laufzeiten von 150 ps/Gatter begünstigt diesen Schritt der Hochintegration kompletter Prüfschritt- und Zeitrasterverarbeitung pro Pin.By a minimum pulse width required for today's test devices of 4 ns will generate the time slot frequency (Time grid = basic clock of the test device) of 250 MHz is required. The time slot frequency corresponds to the bit processing frequency in the pin connection. By using an ECL module for time grid and test step processing per pin Problems of large-scale distribution of the related Functions across multiple blocks and assemblies eliminated will. Moves when using ECL circuits of the same speed the cutoff frequency of the test device 100 MHz to approx. 250 MHz. The complexity of the ECL circuits (Gate arrays) of approx. 3000 gates and run times of 150 ps / gate fully favors this step of high integration Test step and time slot processing per pin.

Die Erfindung wird anhand der Figuren erläutert, wobeiThe invention is explained with reference to the figures, wherein

Fig. 1 ein Blockschaltbild eines Ausführungsbeispiels eines Testgeräts, Fig. 1 is a block diagram of an embodiment of a test apparatus,

Fig. 2 eine schematische Darstellung eines Prüfbefehlblocks und Fig. 2 is a schematic representation of a test command block and

Fig. 3 ein detailliertes Blockschaltbild einer Pinanschaltung zeigt. Fig. 3 shows a detailed block diagram of a pin connection.

Das Testgerät nach Fig. 1 beinhaltet drei wesentliche Elemente pro Testpinanschaltung PA 1 . . .. Ein Speicher PM 1 in der Pinanschaltung PA 1 dient zur Speicherung der Prüfbefehle für einen Pin P 1. Die Prüfbefehle werden von einem zentralen Testerkontroller TK, unterstützt durch einen Buskontroller BK, in der Vorbereitungsphase des Tests über einen Testerbus TB den einzelnen Pins P 1 . . . Pn zugeführt.The test device of FIG. 1 includes three key elements per Testpinanschaltung PA 1. . .. A memory PM 1 in the pin connection PA 1 serves to store the test commands for a pin P 1 . The test commands are supported by a central tester controller TK, supported by a bus controller BK, in the preparation phase of the test via a tester bus TB using the individual pins P 1 . . . Pn fed.

Ein Pinprozessor PP 1 . . . enthält die Gesamtheit der digitalen Schaltung für die Umsetzung der Prüfbefehle in die Prüfvorgänge an jeweils einem Pin P 1 . . . Pn. Dies sind hauptsächlich die Verarbeitung der Testvektoren, Zeitraster und Adressierung der Speicherblöcke PM sowie quasistatische Einstellungen an einem Pin P 1 . . ., die mit Registerblöcken RA, RB, einem Adreßbaustein AB und einer Befehlsausführung BA durchgeführt werden. Die Versorgung des jeweiligen Pinprozessors PP 1 . . . mit Prüfbefehlen aus dem jeweiligen Speicher PM 1 . . . erfolgt blockweise für mehrere (z. B. 16) Prüfschritte. Die Wirkung der vom Pinprozessor PP 1 . . . verarbeiteten Prüfbefehle erstreckt sich in der Regel über mehrere Prüfschritte (z. B. 16 Prüfschritte). Diese werden in den folgenden Erläuterungen mit dem Begriff "Prüfschrittblock" bezeichnet.A PP 1 pin processor. . . contains the entirety of the digital circuit for the implementation of the test commands in the test processes at one pin P 1 each. . . Pn. These are mainly the processing of the test vectors, time grid and addressing of the memory blocks PM as well as quasi-static settings on a pin P 1 . . ., which are carried out with register blocks RA, RB, an address block AB and an instruction execution BA. The supply of the respective pin processor PP 1 . . . with test commands from the respective memory PM 1 . . . takes place in blocks for several (e.g. 16) test steps. The effect of the PP 1 pin processor. . . Processed test commands usually span several test steps (e.g. 16 test steps). These are referred to in the following explanations with the term "test step block".

Eine Pinelektronik PE 1 . . . beinhaltet jeweils die prüflingsnahe Elektronik zur Ansteuerung und Auswertung der Prüflingssignale, wie Treiber, Empfänger und Laststrombrücke.A pin electronics PE 1 . . . each contains the electronics close to the device under test to control and evaluate the test device signals, such as drivers, receivers and load current bridges.

Nach dem Abschluß der Ladephase für alle Speicher PM 1, PM 2 . . . wird durch den Start eines zentralen Zeitrastergenerators ZG die Prüfphase eingeleitet. Der zentrale Zeitrastergenerator ZG erzeugt die elementaren Zeiteinheiten von z. B. 4 ns und verteilt sie parallel über eine Vielzahl von Verbindungskabeln V (1 Kabel pro Pin) an alle Pinanschaltungen PA 1 . . .. Dadurch wird eine synchrone Funktion aller Pinanschaltungen PA 1 . . . gewährleistet.After completing the loading phase for all memories PM 1 , PM 2 . . . the test phase is initiated by the start of a central time grid generator ZG. The central time slot generator ZG generates the elementary time units of z. B. 4 ns and distributes them in parallel via a large number of connecting cables V (1 cable per pin) to all pin connections PA 1 . . .. This ensures that all pin connections PA 1 . . . guaranteed.

In den Registerblöcken RA und RB des jeweiligen Pinprozessors PP 1 . . . befindet sich die Prüfinformation für jeweils einen Prüfschrittblock (z. B. 16 Prüfschritte). Einer der beiden Registerblöcke RA, RB wird von dem zugehörigen Speicher PM 1 . . . geladen. Unabhängig von dieser Vorbereitungsphase führt der jeweils andere Registerblock die aktuellen Prüfschritte aus. Die Ladephase vom Speicher PM 1 . . . zum Registerblock RA oder RB ist kürzer als die Prüfschrittausführungsphase, wodurch eine ununterbrochene Prüfschrittfolge durch alternierende Verbindung der nachfolgenden Schaltungsteile auf die Registerblöcke RA bzw. RB sichergestellt ist.In the register blocks RA and RB of the respective pin processor PP 1 . . . there is the test information for one test step block (e.g. 16 test steps). One of the two register blocks RA, RB is stored in the associated memory PM 1 . . . loaded. Regardless of this preparation phase, the other register block carries out the current test steps. The loading phase from memory PM 1 . . . to the register block RA or RB is shorter than the test step execution phase, which ensures an uninterrupted test step sequence by alternately connecting the subsequent circuit parts to the register blocks RA or RB.

Die Prüfbefehle befinden sich jeweils in einem der Speicher PM 1 . . . (z. B. 20 × 64 kbit). Sie beschreiben vollständig das Verhalten eines Pins P 1 . . . in einem Prüfprogramm. Die Wirkung der Prüfbefehle wird durch die Fig. 2 verdeutlicht, die einen Befehlssatz des Pinprozessors P 1 . . . zeigt. Die Kontrollfunktion der Prüfbefehle erstreckt sich zumindest über einen Prüfschrittblock von z. B. 16 Prüfschritten, wobei unter "Prüfschritt" eine Zeiteinheit des Zeitrastergenerators ZG verstanden wird. Die komplexeren Formate setzen sich aus zwei oder drei solchen Prüfschritten zusammen. Die Prüfschrittübertragung erfolgt jeweils parallel für eine Vielzahl von Prüfschritten. In der Prüfphase werden diese Informationen seriell über Schieberegister an die nachgeschaltete Hardware übertragen. Bei einer Schiebefrequenz von 250 MHz und einer Prüfschrittblocklänge von 16 Prüfschritten ergibt sich eine Prüfschrittblockzeit von 64 ns. Ein Prüfbefehl nach der Fig. 2 enthält ein Stopbit, drei sogenannte Instruktionsbits und 16 Datenbits. Der jeweilige Prüfbefehl kann eine von folgenden Funktionen beinhalten:The test commands are each in one of the memories PM 1 . . . (e.g. 20 × 64 kbit). They completely describe the behavior of a pin P 1 . . . in a test program. The effect of the test commands is illustrated by FIG. 2, which is a command set of the pin processor P 1 . . . shows. The control function of the test commands extends at least over a test step block of e.g. B. 16 test steps, with "test step" being understood as a time unit of the time slot generator ZG. The more complex formats consist of two or three such test steps. The test step transfer takes place in parallel for a large number of test steps. In the test phase, this information is transferred serially to the downstream hardware via shift registers. With a shift frequency of 250 MHz and a test step block length of 16 test steps, a test step block time of 64 ns results. A check command of FIG. 2 contains a stop bit, so-called three instruction bits and 16 data bits. The respective test command can include one of the following functions:

F 1 = Eingangsdaten für 16 Prüfschritte,
F 2 = Solldaten für 16 Prüfschritte,
F 3 = sogenannte Inhibitdaten für 16 Prüfschritte,
F 4 = Masken für 16 Prüfschritte,
F 5 = ein Komprimierungsfaktor für eine Schiebesteuer-Logik,
F 6 = ein Befehl für einen Adreßsprung,
F 7 = ein Befehl für Zeiteinstellwerte, d. h. für Zeitschritte, die kleiner sind als die Dauer eines Zeittaktes,
F 8 = quasistatische Funktionen, wie die Steuerung einer Laststrombrücke, eines Relais, eines A/D-Wandlers oder eines D/A-Wandlers.F 1 = input data for 16 test steps,
F 2 = target data for 16 test steps,
F 3 = so-called inhibit data for 16 test steps,
F 4 = masks for 16 test steps,
F 5 = a compression factor for shift control logic,
F 6 = a command for an address jump,
F 7 = a command for time setting values, ie for time steps that are smaller than the duration of a time cycle,
F 8 = quasi-static functions, such as the control of a load current bridge, a relay, an A / D converter or a D / A converter.

Die von Prüfschrittblock zu Prüfschrittblock nicht veränderten Daten bleiben durch Einlesen in ein Schieberegister mit Rückkopplung erhalten. So müssen in der Ladephase nur die geänderten Daten im Speicher PM 1 . . . gespeichert werden, wodurch sich ein erheblicher Komprimierungseffekt im Vergleich mit bekannten Speicherkonfigurationen ergibt.The data which have not changed from test step block to test step block are retained by reading into a shift register with feedback. In the loading phase, only the changed data in the PM 1 memory. . . can be stored, which results in a significant compression effect in comparison with known memory configurations.

Mit einem Komprimierungsbefehl kann eine Prüfschrittblockfolge mit konstanten Daten definiert werden; der Begriff "konstante Daten" impliziert hierbei einen beliebigen Inhalt aller Funktionen für 16 Prüfschritte. With a compression command, a test block sequence can be defined with constant data; the term "constant Data "implies any content of all functions for 16 test steps.

Die Adressierung des Speichers PM 1 . . . ist im Normalfall sequentiell. Durch einen Prüfbefehl "Adreßsprung" sind jedoch auch andere Adressierungsarten vorgesehen, wodurch die Wirkung solcher Prüfbefehle auf einen Pin eingeschränkt wird. Dies ist die Basis für die weiteren Komprimierungsmöglichkeiten, die für jeden Pin getrennt, also dezentral, durchführbar sind. Ein Gleichschritt aller Speicheradressen im Testgerät läßt sich jedoch ebenfalls realisieren, so daß die Nachbildung der Eigenschaften bekannter Testgerätearchitekturen mit zentraler Adreßerzeugung nur einen Sonderfall in der Programmierung des Testgerätes darstellt.Addressing the PM 1 memory. . . is usually sequential. However, other addressing types are also provided by a "address jump" test command, as a result of which the effect of such test commands on a pin is restricted. This is the basis for the further compression options that can be carried out separately for each pin, i.e. decentrally. However, all memory addresses in the test device can be synchronized, so that the simulation of the properties of known test device architectures with central address generation is only a special case in the programming of the test device.

Durch den zentralen Zeitrastergenerator ZG werden die Grobschritte von z. B. 4 ns pro Zeittakt vorgegeben. Die Feinprogrammierung (t = 0,100 ps, 4 ns) wird über mehrere getrennt programmierbare Verzögerungsschaltungen pro Pinanschaltung PA 1 . . . realisiert. Nach dem hier behandelten Konzept kann die Programmierung der längeren Zeitperioden (z. B. 10 µs) durch drei Zähler pro Pin realisiert werden. Insbesondere die Bildung von sogenannten Zeitschritt-Zeitfehlern (skew) wird mit dieser Lösung eingeschränkt, da die Vielzahl der Signalpfade auf nur zwei Laufzeiten reduziert wird, nämlich auf die Laufzeit für positive und negative Impulsflanken.The rough steps of z. B. 4 ns per clock cycle. The fine programming (t = 0.100 ps, 4 ns) is carried out via several separately programmable delay circuits per pin connection PA 1 . . . realized. According to the concept dealt with here, the programming of the longer time periods (e.g. 10 µs) can be realized by three counters per pin. In particular, the formation of so-called time step time errors (skew) is restricted with this solution, since the multiplicity of signal paths is reduced to only two transit times, namely to the transit time for positive and negative pulse edges.

Die Quelle für die Einstellwerte der Feinprogrammierung der Zeitschritte ist der jeweilige Speicher PM 1 . . .. Deshalb ist die Zahl der verschiedenen Zeitwerte praktisch unbegrenzt. Bei bekannten Lösungen mit einem "Waveform"-Speicher bewegt sich diese Zahl von 256 bis ca. 4000.The source for the setting values for the fine programming of the time steps is the respective memory PM 1 . . .. Therefore the number of different time values is practically unlimited. In known solutions with a "waveform" memory, this number ranges from 256 to approximately 4000.

Die Änderung der Feinprogrammierung, Änderung von Prüfschritt zu Prüfschritt, ist durch Prüfbefehle von Prüfschrittblock zu Prüfschrittblock möglich. Diese Kompromißlösung ist vergleichbar mit den Adreßsprüngen im Speicherbereich, d. h., es erfolgt kein Sprung zwischen beliebigen Prüfschritten, sondern zwischen beliebigen Prüfschrittblöcken.The change of fine programming, change of test step to test step, is closed by test commands from test step block Test step block possible. This compromise solution is comparable with the address jumps in the memory area, d. that is, it is done not a jump between any test steps, but between any test step blocks.

Die Programmierung des Zeitrastergenerators ZG soll in einem Frequenzbereich von f bis 2 × f möglich sein. Bei einer Ausführung in ECL-Technik des Pinprozessors PP 1 . . . ist ein Frequenzbereich von z. B. 125 MHz bis 250 MHz anzustreben.Programming the time slot generator ZG should be possible in a frequency range from f to 2 × f. With a version in ECL technology of the PP 1 pin processor. . . is a frequency range of e.g. B. 125 MHz to 250 MHz.

Die Programmierung der Pinelektronikeinheiten PE 1 . . ., die Laststrombrücke, Relais usw. aufweisen, ist in den meisten Anwendungen statisch, so daß solche Prüfbefehle meist nur im Initialisierungsteil des Prüfprogramms benötigt werden. Das Konzept der Prüfbefehle ermöglicht auch hier die Programmierung von Prüfschritt zu Prüfschritt. Dies wäre insbesondere vorteilhaft bei einem Anschluß der A/D- und D/A-Wandler für Test analoger Prüflinge. Die maximale Änderungsfrequenz solcher Funktionen entspricht der Prüfschrittblockfrequenz und ist somit um den Faktor 16 (64 ns) niedriger als die Zeitrasterfrequenz des Zeitrastergenerators ZG.The programming of the pin electronics units PE 1 . . ., The load current bridge, relay, etc. is static in most applications, so that such test commands are usually only required in the initialization part of the test program. The concept of the test commands enables programming from test step to test step. This would be particularly advantageous if the A / D and D / A converters were connected for testing analog test objects. The maximum change frequency of such functions corresponds to the test step block frequency and is therefore a factor 16 (64 ns) lower than the time grid frequency of the time grid generator ZG.

Das Blockschaltbild nach Fig. 3 beinhaltet eine mögliche Ausführungsform des Pinprozessors PP 1 . . ., dargestellt auf der Registerebene mit dem Speicher PM 1 und mit nachgeschalteter Pinelektronik PE 1. Die Steuerung des Pinprozessors PP 1 erfolgt ausschließlich durch die 20 Bit breiten Befehle des Speichers PM 1 . . .. Aufgrund des Instruktionsteils (3 Bit) der jeweiligen Prüfbefehle wird die benötigte Funktion F 1 . . . F 8 in einem Dekoder DK gewählt und sodann der Ladevorgang mit 16-Bit-Daten über den Speicherbus MB durchgeführt. Das Stopbit bezeichnet den letzten Prüfbefehl in einer Vorbereitungsphase für einen Prüfschrittblock. Der Pinprozessor PP 1 . . . liefert das Read- Signal sowie die Adresse für den pro Pin vorhandenen Speicher PM 1.The block diagram of Fig. 3 includes a possible embodiment of the Pinprozessors PP1. . ., shown on the register level with the memory PM 1 and with downstream pin electronics PE 1 . The PP 1 pin processor is controlled exclusively by the 20-bit instructions of the PM 1 memory. . .. Due to the instruction part (3 bits) of the respective test commands, the required function F 1 . . . F 8 selected in a decoder DK and then the loading process is carried out with 16-bit data via the memory bus MB. The stop bit denotes the last test command in a preparation phase for a test step block. The PP 1 pin processor. . . provides the read signal and the address for the PM 1 memory available per pin.

Für alle von Programmschritt zu Programmschritt änderbaren Funktionen F 1 . . . F 8 wird eine doppelte Registerausführung mit den Registern RA und RB vorgesehen. Dadurch wird getrennte Lade- und Ausführungsphase der Prüfbefehle sichergestellt. Der Ladevorgang wird durch eine Kontroll-Logik KL bzw. im Dekoder DK über die Funktionen F 1 . . . F 8 gesteuert.For all functions F 1 that can be changed from program step to program step. . . F 8 , a double register execution with the registers RA and RB is provided. This ensures separate loading and execution phases of the test commands. The loading process is carried out by a control logic KL or in the decoder DK via the functions F 1 . . . F 8 controlled.

Die Ausführung der Prüfbefehle erfolgt im Zeitraster des Zeitrastergenerators ZG, welches durch eine Schiebesteuer-Logik SL und drei Zähler C 1, C 2, C 3 beeinflußbar ist. Durch eine interne (hier nicht dargestellte) Steuerung wird die Umschaltung der Register RA, RB zwischen dem Speicher PM 1 und der nachgeschalteten Pinelektronik PE 1 alternierend über einen Multiplexer MUX eingeleitet.The execution of the test commands takes place in the time grid of the time grid generator ZG, which can be influenced by a sliding control logic SL and three counters C 1 , C 2 , C 3 . The switching of the registers RA, RB between the memory PM 1 and the downstream pin electronics PE 1 is alternately initiated by an internal control (not shown here) via a multiplexer MUX.

Die serielle Abgabe der Daten aus den Registern RA, RB erfolgt über eine Feinprogrammierung FP mit den Zeiteinstellwerten für die positiven oder negativen Flanken DP, DN.The serial delivery of the data from the registers RA, RB takes place via a fine programming FP with the time setting values for the positive or negative edges DP, DN.

Weiterhin sind noch Parallel/Seriell-Umsetzer PSI, PSS, PSM für die Inhibitdaten, für die Solldaten und die Maskenbefehle vorhanden. Zeiteinstellbausteine DI, DA sind noch für die Inhibitdaten und den Abtasttakt der Solldaten vorhanden. Die seriellen Solldaten bzw. die Maskenbefehle sind über einen Soll/Ist-Vergleicher SIV geführt, der eine Fehlermeldung abgeben kann. Analogfunktionen können mit einem A/D- und einem D/A-Wandler, gesteuert von der Funktion F 8, angestoßen und ausgewertet werden.Furthermore, parallel / serial converters PSI, PSS, PSM are also available for the inhibit data, for the target data and the mask commands. Time setting blocks DI, DA are still available for the inhibit data and the sampling clock of the target data. The serial target data or the mask commands are carried out via a target / actual comparator SIV, which can emit an error message. Analog functions can be triggered and evaluated with an A / D and a D / A converter, controlled by function F 8 .

Die Erfindung ist vor allem bei der Herstellungskontrolle sowie der Funktionsprüfung von integrierten elektronischen Bausteinen einsetzbar.The invention is primarily in manufacturing control as well as the functional test of integrated electronic Blocks can be used.

Claims

1. Test device for functional testing of electronic components with

a number of test pins (P 1 ...), via which the connections of the electronic components are connected to a central tester controller (TK),
- A pin connection (PA 1 ...) to each test pin (P 1 ...), which consists of the following blocks:
- a memory (PM 1 ...) in which the required test routines are stored as test commands,
- - a pin processor (PP 1 ...), in which the test commands are processed,
- - Pin electronics (PE 1 ...) with modules for controlling and evaluating the test pins (P 1 ...) with correspondingly adapted electrical signals,
- a tester bus (TB), via which all pin connections (PA 1 ...) are connected to each other and via a bus controller (BK) to the central tester controller (TK), and
- A time slot generator (ZG), which provides a uniform time slot for the execution of the test commands in the pin connections (PA 1 ...).

2. Test device according to claim 1, in which all test commands can be generated decentrally in each pin connection (PA 1 ...).

3. Test device according to claim 1 or claim 2, in which the parallel / serial implementation of the test commands in the pin processor (PP 1 ...) Takes place alternately via two registers (RA, RB).

4. Test device according to one of the preceding claims, in which a fine programming (FP) for time setting values within of the time grid is available.

5. Test device according to one of the preceding claims, in which a control logic (KL) and a decoder (DK) for selecting a predetermined function (F 1 ... F 8 ) of the respective test command are available.

6. Test device according to one of the preceding claims, in which the generation of the memory addresses in the respective memory (PM 1 ...) In each pin connection (PA 1 ...) Can be carried out and programmed individually.