DE3932863A1 - METHOD AND ARRANGEMENT FOR BUS ASSIGNMENT TO DATA PROCESSING DEVICES - Google Patents
METHOD AND ARRANGEMENT FOR BUS ASSIGNMENT TO DATA PROCESSING DEVICESInfo
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Abstract
Description
Die Erfindung dient zur Steuerung der Busübernahme durch datenverarbeitende Einrichtungen in multimasterfähigen Bussen.The invention is used to control bus takeover by data processing equipment in multi-master capable buses.
Arbeiten in einem informationsverarbeitenden System mehrere datenverarbeitende Einrichtungen über einen gemeinsamen Bus mit anderen am Bus liegenden Ressourcen zusammen, so erfolgt das Aufschalten einer datenverarbeitenden Einrichtung auf den gemeinsamen Bus zeitgeteilt und durch Busvergabeschaltungen (Arbiter) gesteuert.Several work in one information processing system data processing facilities via a common bus with other resources on the bus the activation of a data processing device on the shared bus time-shared and by bus allocation circuits (Arbiter) controlled.
Wenn eine datenverarbeitende Einrichtung an den Bus anzuschalten ist, um mit einer anderen Ressource in Verbindung zu treten, so gibt sie über den Bus eine Anforderung ab, wodurch eine zentrale oder dezentrale Zuordnungsschaltung veranlaßt wird, gemäß einem gespeicherten Algorithmus den Bus der anfragenden Einrichtung zuzuordnen, so daß dieser dann der Bus zugeordnet werden kann.When to turn on a data processing device on the bus is to connect to another resource occur, it issues a request via the bus, whereby a central or decentralized assignment circuit causes the bus according to a stored algorithm assign to the requesting institution, so that this then the bus can be assigned.
Nach Übernahme des Busses durch die dem Bus zugeordnete datenverarbeitende Einrichtung behält sie je nach hardwaremäßiger Auslegung ihres Bussteuerelementes den Bus für ein oder mehrere Buszyklen ("Das 8086/8088 Buch-Programmieren in Assembler und Systemarchitektur, technik marketing, München Kapitel 10, S. (10- 12)).After taking over the bus by the data processing device assigned to the bus depending on the hardware configuration of your bus control element the bus for one or more bus cycles ("Das 8086/8088 book programming in assembler and system architecture, technik marketing, Munich chapter 10, p. (10- 12)).
Wenn mehrere Einrichtungen eine Anforderung übermitteln, so bewirkt der Zuordnungsalgorithmus, der meist Prioritätsabhängigkeiten der Bearbeitung von Anforderungen berücksichtigt, die Auswahl einer busanfordernden Einrichtung ("Das 8086/8088 Buch-Programmieren in Assembler und Systemarchitektur, technik marketing, München Kapitel 9, S. (9-8) bis (9-10), Kapitel 10, S. (10-4) bis (10-6)).If several institutions submit a request, so causes the assignment algorithm, which mostly has priority dependencies considered processing of requirements, the selection of a bus requesting device ("Das 8086/8088 book programming in assembler and system architecture, technik marketing, Munich chapter 9, pp. (9-8) to (9-10), Chapter 10, pp. (10-4) to (10-6)).
Bekannte technische Lösungen sind zentrale Vergabeschaltungen (Winter, W.: "Programmierbarer Arbiter zur Ressourcenverwaltung" rfe 34 (1985, H. 7, S. 457-561) und Schaltungen nach dem daisy-chain-Prinzip.Known technical solutions are central allocation circuits (Winter, W .: "Programmable Arbiter for Resource Management" rfe 34 (1985, H. 7, pp. 457-561) and circuits according to the daisy chain principle.
In einer Anordnung zur Steuerung eines Mehrrechnersystems (DD-WP 1 44 691) wird als Zuteilungssignal ein stationäres Bitmuster verwendet, das in einer ringförmig geschlossenen Schiebekette umläuft. Der Buszugriff erfolgt nach einem vorgegebenen Muster und ist prioritätsabhängig.In an arrangement for controlling a multi-computer system (DD-WP 1 44 691) becomes a stationary as an allocation signal Bit pattern used in a closed ring Sliding chain revolves. The bus access takes place after a predetermined pattern and is priority-dependent.
In DD-WP 2 38 128 A1 ist eine Anordnung eines speicherprogrammierten Arbiters zur Ressourcenverwaltung erläutert, die aus Forderungsregister, Steuerregister, einem Speicher und einer Ausgangsbaugruppe sowie einem Steuerwerk besteht.In DD-WP 2 38 128 A1 there is an arrangement of a memory-programmed Arbiters on resource management explained that out Claims register, control register, memory and one Output module and a control unit exists.
Wünschenswert ist es für bestimmte Anwendungsfälle, in einfacher Weise die Busvergabe beeinflussen zu können, d. h., eine Veränderung der Zuordnungsvorschrift herbeizuführen, um z. B. nur kurzzeitig notwendige Zugriffe durch eine der datenverarbeitenden Einrichtungen zu gewährleisten, deren Busanforderung nicht vorrangig bearbeitet wird.It is desirable for certain applications in to be able to influence bus allocation in a simple way, d. H., bring about a change in the assignment rule, at z. B. only necessary access for a short time to ensure one of the data processing facilities, whose bus request is not processed with priority.
Mit den bekannten technischen Lösungen ist diese Forderung nicht oder nur mit wesentlich erhöhtem schaltungstechnischem Aufwand möglich.With the known technical solutions, this requirement not or only with significantly increased circuitry Effort possible.
Ziel der Erfindung ist es, in multimasterfähigen Bussen mit relativ geringem schaltungstechnischem Aufwand einen schnelleren Informationsaustausch zwischen den datenverarbeitenden Einrichtungen zu gewährleisten.The aim of the invention is to use in multimaster-capable buses relatively little circuitry effort faster Exchange of information between data processors To ensure facilities.
Der Erfindung liegt die Aufgabe zugrunde, eine durch eine am multimasterfähigen Bus angeschaltete datenverarbeitende Einrichtung veränderbare Busvergabe, die unabhängig von den Prioritätsabhängigkeiten der Bearbeitung von Busanforderungen durch die Zuordnungseinrichtung ist, zu gewährleisten.The invention has for its object one by a multimaster capable bus connected data processing device changeable bus allocation, which is independent of the Priority dependencies for processing bus requests is to be guaranteed by the allocation device.
Zur Lösung der Aufgabe dient erfindungsgemäß ein Verfahren zur Busvergabe an datenverarbeitende Einrichtungen, die an einem multimasterfähigen Bus angeschlossen sind, wobei innerhalb eines Bustaktes aus kanalweise durch die Einrichtungen gesendeten Anforderungssignalen unter Berücksichtigung einer vorprogrammierten Zuordnungsvorschrift ein Zuordnungssignal gebildet und an die Einrichtungen mit höchster Priorität übertragen wird. Zur Veränderung der Zuordnungsvorschrift erfolgt im ersten Buszyklus der buserhaltenen Einrichtung durch Neueinstellung einer voreingestellten Anforderungssperrmaske ein wahlweiser Ausschluß der datenverarbeitenden Einrichtungen durch Sperren der Anforderungssignale. Diese Neueinstellung wird im letzten Buszyklus der businnehabenden Einrichtung aufgehoben.According to the invention, a method is used to achieve the object for the allocation of buses to data processing facilities that a multimaster-capable bus are connected, whereby within a bus cycle from channel to channel through the facilities sent request signals taking into account a pre-programmed assignment rule an assignment signal educated and sent to the highest priority institutions is transmitted. To change the assignment rule takes place in the first bus cycle of the bus-receiving device by resetting a preset request blocking mask an optional exclusion of data processors Facilities by disabling the request signals. This new setting becomes in the last bus cycle of the bus owner Establishment lifted.
Gegenstand der Erfindung ist außerdem eine Anordnung zur Busvergabe an datenverarbeitende Einrichtungen, deren Anforderungskanäle, über die Anforderungssignale zum Erhalt des multimasterfähigen Busses gesendet werden, mit einer Zuordnungseinrichtung verbunden sind, deren Ausgänge zu Zuordnungskanälen des multimasterfähigen Busses führen. Der Zuordnungseinrichtung ist für jeden Anforderungskanal eine Anforderungssperre vorgeschaltet, an der zur Auswahl des ankommenden Anforderungssignals über einen Eingang ein in einen aktiven bzw. nichtaktiven Zustand schaltbares Sperranforderungssignal anliegt.The invention also relates to an arrangement for Bus allocation to data processing facilities, their Request channels, via the request signals for receipt of the multimaster-capable bus are sent with a Assignment device are connected, the outputs of which Allocation channels of the multi-master capable bus. The allocation device is for each request channel a request lock upstream, on which to select the incoming request signal via an input an in an active or non-active state switchable lock request signal is present.
Zur Zustandseinstellung ist jeder der Eingänge für das Sperranforderungssignal mit einem zugeordneten Ausgang eines Anforderungssperrmaskenregisters verbunden, mit dessen Eingängen einerseits die Ausgänge eines Multiplexers, an den sowohl Datenbusse als auch eine Voreinstelleinheit und der Rücksetzkanal des multimasterfähigen Busses geführt sind, andererseits über einen Enable-Eingang eine Verbindung zum Ausgang eines Masken-Enable-Verknüpfungsgliedes besteht. Das Verknüpfungsglied ist eingangsseitig mit dem Rücksetzkanal und mit dem Ausgang einer Schreibanforderungsauswahl verbunden, auf deren einem Eingang ein Schreibkanal liegt, der ebenfalls an den Rücksetzeingang eines Quittungssignalsenders geführt ist. Der Quittungssignalsender ist eingangsseitig über ein Verzögerungsglied mit dem Ausgang eines gleichzeitig an den anderen Eingang der Schreibanforderungsauswahl angeschlossenen Adreßdekoders verbunden.To set the status, each of the inputs is for the Lock request signal with an assigned output of a Request lock mask register connected to its inputs on the one hand the outputs of a multiplexer to which both data buses and a preset unit and the Reset channel of the multimaster-capable bus, on the other hand, a connection to the via an enable input Output of a mask enable logic element exists. The The logic element is on the input side with the reset channel and connected to the output of a write request selection, on one input there is a write channel which also to the reset input of an acknowledgment signal transmitter is led. The acknowledgment signal transmitter is on the input side via a delay element with the output of a simultaneously to the other input of the write request selection connected address decoder connected.
Die Erfindung soll nachstehend anhand der schematischen Zeichnung näher erläutert werden. Es zeigtThe invention is based on the schematic Drawing will be explained in more detail. It shows
Fig. 1 eine Anordnung zur maskenprogrammierten Busvergabe gemäß der Erfindung, Fig. 1 shows an arrangement for mask programmed bus arbitration according to the invention,
Fig. 2 ein Taktschema für die Anordnung gemäß Fig. 1 für drei datenverarbeitende Einrichtungen. Fig. 2 is a timing diagram for the arrangement of FIG. 1 for three data processing devices.
Die Anordnung gemäß Fig. 1, die an einen multimasterfähigen Bus angeschlossen ist, beinhaltet N Anforderungssperren 1, an deren jeweils einem Eingang ein zugeordneter Anforderungskanal AFi, i = 1, . . ., N einer datenverarbeitenden Einrichtung (nicht dargestellt) und am jeweils zweiten Eingang der zugeordnete Ausgang eines Anforderungssperrmaskenregisters 3 angeschlossen sind.The arrangement according to FIG. 1, which is connected to a multimaster-capable bus, contains N request blocks 1 , at each of which an assigned request channel AFi, i = 1,. . ., N of a data processing device (not shown) and the associated output of a request blocking mask register 3 are connected to the respective second input.
Die Ausgänge der Anforderungssperren 1 führen zu den Eingängen einer Zuordnungseinrichtung 2, deren Ausgänge mit Zuordnungskanälen des multimasterfähigen Busses verbunden sind.The outputs of the request blocks 1 lead to the inputs of an assignment device 2 , the outputs of which are connected to assignment channels of the multimaster-capable bus.
Die m Eingänge des Anforderungssperrmaskenregisters 3 sind mit den m Ausgängen eines (2 × m zu m) Multiplexers 4 verknüpft. Der Enable-Eingang CS ist mit dem Ausgang eines Masken-Enable-Verknüpfungsgliedes 5 verschalten. Ein Eingang des Masken-Enable-Verknüpfungsgliedes 5 ist an den Rücksetzkanal RESET des multimasterfähigen Busses geführt, der zweite Eingang ist mit dem Ausgang einer Schreibanforderungsauswahl 7 verbunden. Das Verknüpfungsglied 5 setzt den aktiven Zustand des RESET-Signals oder den aktiven Zustand des Ausgangssignals der Schreibanforderungsauswahl 7 in den aktiven Zustand des Enable-Einganges des Anforderungssperrmaskenregisters 3 um.The m inputs of the request blocking mask register 3 are linked to the m outputs of a (2 × m to m ) multiplexer 4 . The enable input CS is connected to the output of a mask enable logic element 5 . One input of the mask enable logic element 5 is connected to the reset channel RESET of the multimaster-capable bus, the second input is connected to the output of a write request selection 7 . The logic element 5 converts the active state of the RESET signal or the active state of the output signal of the write request selection 7 into the active state of the enable input of the request blocking mask register 3 .
Ein Eingang der Schreibanforderungsauswahl 7 ist mit einem Schreibkanal WR des multimasterfähigen Busses verknüpft, der ebenfalls an den Rücksetzeingang eines Quittungssignalsenders 10 geschalten ist. Der zweite Eingang der Schreibanforderungsauswahl 7 ist mit dem Ausgang eines Adreßdekoders 8 verbunden.An input of the write request selection 7 is linked to a write channel WR of the multimaster-capable bus, which is also connected to the reset input of an acknowledgment signal transmitter 10 . The second input of the write request selection 7 is connected to the output of an address decoder 8 .
Der Ausgang der Schreibanforderungsauswahl 7 ist aktiv, wenn das Schreibkommando und der Adreßdekoderausgang aktiv sind. Der Ausgang des Adreßdekoders ist weiterhin mit dem Eingang eines Verzögerungsgliedes 9 gekoppelt, dessen Ausgang an den Eingang des Quittungssignalsenders 10 führt. Der Ausgang des Quittungssignalsenders 10 ist mit dem Quittungssignalkanal QS des multimasterfähigen Busses verbunden und genau dann aktiv, wenn der Adreßdekoder 8 die Adresse des Anforderungssperrmaskenregisters 3 selektiert hat, gleichzeitig das Schreibkommando aktiv, und das Setzen des Anforderungssperrmaskenregisters 3 abgeschlossen ist. Der Quittungssignalsender 10 wird bei inaktivem Schreibkommando WR im inaktiven Zustand gehalten. Der Adreßdekoder 8 ist eingangsseitig zum einen mit Adreßkanälen AB des multimasterfähigen Busses, zum anderen mit den Ausgängen einer nicht dargestellten Adreßvoreinstelleinheit verbunden.The output of the write request selection 7 is active when the write command and the address decoder output are active. The output of the address decoder is further coupled to the input of a delay element 9 , the output of which leads to the input of the acknowledgment signal transmitter 10 . The output of the acknowledgment signal transmitter 10 is connected to the acknowledgment signal channel QS of the multimaster-capable bus and is active precisely when the address decoder 8 has selected the address of the request blocking mask register 3 , at the same time the write command is active, and the setting of the request blocking mask register 3 has been completed. The acknowledgment signal transmitter 10 is kept in the inactive state when the write command WR is inactive. The address decoder 8 is connected on the input side to address channels AB of the multimaster-capable bus on the one hand, and on the other hand to the outputs of an address presetting unit (not shown).
Der (2 ×m zu m) Multiplexer 4 ist einerseits mit Datenbuskanälen DB des multimasterfähigen Busses verbunden, andererseits liegen die Ausgänge einer Voreinstelleinheit 6 für den Anfangszustand des Anforderungssperrmaskenregisters 3 an weiteren Eingängen des Multiplexers 4 an.The (2 × m to m ) multiplexer 4 is connected on the one hand to data bus channels DB of the multimaster-capable bus, on the other hand the outputs of a presetting unit 6 for the initial state of the request blocking mask register 3 are present at further inputs of the multiplexer 4 .
Die Auswahl, ob die Information der Datenbuskanäle DB oder die Ausgänge der Voreinstelleinheit 6 zum Anforderungssperrmaskenregister 3 gemultiplext wird, erfolgt mit dem RESET-Signal. Bei aktivem Pegel auf dem Rücksetzsignal RESET gelangt der Voreinstellwert zum Anforderungssperrmaskenregister 3, sonst die Information der Datenbuskanäle DB.The selection whether the information of the data bus channels DB or the outputs of the presetting unit 6 is multiplexed to the request blocking mask register 3 is made with the RESET signal. When the level on the reset signal RESET is active, the preset value reaches the request blocking mask register 3 , otherwise the information of the data bus channels DB .
Die Erfindung soll anhand eines Rechnersystems mit multimasterfähigem Bus sowie drei datenverarbeitenden Einrichtungen erläutert werden.The invention is based on a computer system with multi-master capable Bus and three data processing facilities are explained.
Im Einschaltzustand des Rechnersystems erfolgt über eine RESET-Einheit die Anfangsinitialisierung des Rechnersystems durch das Aktivsetzen des RESET-Signals auf dem Rücksetzkanal RESET des multimasterfähigen Busses.When the computer system is switched on, a RESET unit initialization of the computer system by activating the RESET signal on the reset channel RESET of the multi-master capable bus.
Damit schaltet der Multiplexer 4 den m+1-breiten Voreinstellwert DATO . . .DATm der Voreinstellbarkeit 6 für den Anfangszustand der Anforderungssperrmaske zu den Eingängen des Anforderungssperrmaskenregisters 3 durch. Über das Masken- Enable-Verknüpfungsglied 5 wird durch den Aktivzustand des RESET-Signals der Enable-Eingang CS des Anforderungssperrmaskenregisters 3 aktiv, so daß der Voreinstellwert eingeschrieben wird. Der Voreinstellwert ist in diesem Beispiel so gewählt, daß die Sperranforderungssignale SAFv mit v = 1 . . . N u. N = 3 den inaktiven Zustand innehaben. The multiplexer 4 thus switches the m + 1 wide preset value DATO. . .DAT m of the presettability 6 for the initial state of the request blocking mask to the inputs of the request blocking mask register 3 . Over the mask enable gate 5 of the RESET signal is the enable input of the CS request blocking mask register 3 active so that the preset value is written by the active state. In this example, the preset value is chosen such that the lock request signals SAF v with v = 1. . . N u. N = 3 inactive.
In Abhängigkeit des programmtechnischen Zustandes des Rechnersystems tritt die Situation ein, daß die datenverarbeitende Einrichtung mit dem dritten Prioritätenniveau ein Programmteil mit Informationsaustausch über den multimasterfähigen Bus schneller zu erledigen hat, wobei die datenverarbeitende Einrichtung mit dem zweiten Prioritätenniveau stets bei Bedarf den Bus anfordern kann und bekommen muß. Die dritte datenverarbeitende Einrichtung bewirbt sich über den Anforderungskanal AF 3 um die Busherrschaft. Nach dem für die dritte datenverarbeitende Einrichtung die Erlaubnis für die Busbelegung erteilt worden ist, und die businnehabende Einrichtung den Bus abgegeben hat, übernimmt die dritte datenverarbeitnede Einrichtung die Busherrschaft. In ihrem ersten auszuführenden Buszyklus sendet sie in einem Schreibbuszyklus die Adresse des Anforderungssperrmaskenregisters 3 und die neue AnforderungssperrmaskenbelegungDepending on the program status of the computer system, the situation arises that the data processing device with the third priority level has to complete a program part with information exchange via the multimaster-capable bus more quickly, the data processing device with the second priority level always being able to request and receive the bus as required got to. The third data processing device uses the request channel AF 3 to apply for bus control. After the permission for the bus assignment has been granted for the third data processing device and the bus owner device has released the bus, the third data processing device takes over bus control. In its first bus cycle to be executed, it sends the address of the request blocking mask register 3 and the new request blocking mask assignment in a write bus cycle
DB 0 = aktiver Zustand für SAF1
DB 1, DB 2 = inaktiver Zustand für SAF2, 3 DB 0 = active state for SAF1
DB 1 , DB 2 = inactive state for SAF2, 3
aus.out.
Diese Datenbusbelegung gelangt bei inaktivem RESET-Signal über den Multiplexer 4 an die Eingänge des Anforderungssperrmaskenregisters 3. Die Adresse wird im Adreßdekoder 8 dekodiert. Der Ausgang des Adreßdekoders 8 wird aktiv. Mit dem aktiven Schreibkommando wird der Enable-Eingang des Anforderungssperrmaskenregisters 3 ebenfalls aktiv, so daß die nun aktuelle Eingangsbelegung in das Register 3 übernommen wird.When the RESET signal is inactive, this data bus assignment reaches the inputs of the request blocking mask register 3 via the multiplexer 4 . The address is decoded in the address decoder 8 . The output of the address decoder 8 becomes active. With the active write command the enable input is the requirement blocking mask register 3 also active, so that the now current input assignment is transferred to the register. 3
Mit Aktivwerden der Belegung an der Anforderungssperre 1,1 verbleibt der Ausgang AF × 1,1 im inaktiven Anforderungszustand. Der aktive Zustand des Adreßdekoderausganges wird über das Verzögerungsglied 9 an den Quittungssignalsender 10 übertragen, der durch das aktive Schreibkommando sendebereit ist. Der Quittungssignalsender sendet das Quittungssignal erst, wenn die Anforderungssperrmaske an den Anforderungssperren 1 wirksam geworden ist. Ist der schneller zu bearbeitende Programmteil abgeschlossen, so folgt die Abarbeitung eines Schreibbefehles (der einem Schreibbuszyklus auf dem Bus entspricht) auf die Adresse des Anforderungssperrmaskenregisters 3, wo z. B. die ursprüngliche auf dem Datenbus des multimasterfähigen Busses liegende Anforderungssperrmaske eingeschrieben wird. Die Wirkung der erfinderischen Anordnung in diesem letzten Buszyklus ist äquivalent der im 1. Buszyklus beschriebenen.When the assignment at request lock 1.1 becomes active, the output AF × 1.1 remains in the inactive request state. The active state of the address decoder output is transmitted via the delay element 9 to the acknowledgment signal transmitter 10 , which is ready to send by the active write command. The acknowledgment signal transmitter only sends the acknowledgment signal when the request blocking mask on the request blocks 1 has become effective. If the program part to be processed faster is completed, the processing of a write command (which corresponds to a write bus cycle on the bus) follows the address of the request blocking mask register 3 , where z. B. the original request blocking mask lying on the data bus of the multimaster-capable bus is written. The effect of the inventive arrangement in this last bus cycle is equivalent to that described in the 1st bus cycle.
Claims (3)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DD32269188A DD277778B5 (en) | 1988-12-06 | 1988-12-06 | METHOD AND ARRANGEMENT FOR THE BUS AWARD OF DATA PROCESSING DEVICES |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3932863A1 true DE3932863A1 (en) | 1990-06-07 |
Family
ID=5604658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19893932863 Withdrawn DE3932863A1 (en) | 1988-12-06 | 1989-10-02 | METHOD AND ARRANGEMENT FOR BUS ASSIGNMENT TO DATA PROCESSING DEVICES |
Country Status (3)
Country | Link |
---|---|
DD (1) | DD277778B5 (en) |
DE (1) | DE3932863A1 (en) |
GB (1) | GB2225919A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7050449B2 (en) | 2000-01-18 | 2006-05-23 | Sony Corporation | Communication method and communication apparatus |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2709579B1 (en) * | 1993-08-31 | 1995-11-17 | Sgs Thomson Microelectronics | Priority level encoder. |
-
1988
- 1988-12-06 DD DD32269188A patent/DD277778B5/en not_active IP Right Cessation
-
1989
- 1989-10-02 DE DE19893932863 patent/DE3932863A1/en not_active Withdrawn
- 1989-11-28 GB GB8926884A patent/GB2225919A/en not_active Withdrawn
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---|---|---|---|---|
US7050449B2 (en) | 2000-01-18 | 2006-05-23 | Sony Corporation | Communication method and communication apparatus |
US7411951B2 (en) | 2000-01-18 | 2008-08-12 | Sony Corporation | Communication method and communication apparatus |
US7411950B2 (en) | 2000-01-18 | 2008-08-12 | Sony Corporation | Communication method and communication apparatus |
US7453872B2 (en) | 2000-01-18 | 2008-11-18 | Sony Corporation | Communication method and communication apparatus |
US7529262B2 (en) | 2000-01-18 | 2009-05-05 | Sony Corporation | Communication method and communication apparatus |
Also Published As
Publication number | Publication date |
---|---|
DD277778B5 (en) | 1993-06-24 |
GB2225919A (en) | 1990-06-13 |
GB8926884D0 (en) | 1990-01-17 |
DD277778A1 (en) | 1990-04-11 |
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Date | Code | Title | Description |
---|---|---|---|
8139 | Disposal/non-payment of the annual fee |