DE3843725A1 - Schaltungsanordnung zur steuerung der eintragung von dateneinheiten in einen speicher - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Steuerung der Eintragung von Dateneinheiten in einen Speicher gemäß dem Oberbegriff des Patentanspruchs 1.

Die vorliegende Erfindung läßt sich in Zentraleinheiten von Datenverarbeitungsanlagen einsetzen, zu deren wichtigsten Aufgaben bekanntlich die Speicherung von Daten gehört. Zur Ausführung eines Befehls in der Zentraleinheit sind mehrere Maschinenzyklen, auch als Elementaroperationen bezeichnet, erforderlich. Den Maschinenzyklus besonders beeinflussende Größen stellen die Lese- und Schreibzugriffe der Verarbeitungseinheit zum Speicher dar. Diese müssen während eines Maschinenzyklus ausgeführt werden, da sonst die Arbeitsleistung mindernde Verzögerungen eintreten und gegebenenfalls Verfälschungen durch Adressenwechsel auftreten.

In einer prinzipiellen Schaltungsanordnung zur Steuerung der Eintragung der Dateneinheiten sind mehrere Quellen vorgesehen, die auf den Speicher schreibend zugreifen können. Jeder dieser Quellen, von denen eine der Speicher selbst ist, ist ein Register zur Aufnahme der Dateneinheiten zugeordnet. Dabei sind die Dateneinheiten aus mehreren Teileinheiten zusammengesetzt, z. B. aus Bits oder Bytes. Den Registern nachgeschaltet ist eine Auswahlstufe mit der Aufgabe, die in den Speicher einzutragende Dateneinheit entweder in ihrer Gesamtheit von einer Quelle oder aber zusammengesetzt aus den Datenteileinheiten zweier Quellen durchzuschalten. Die Auswahl der Quelle oder die der individuell festzulegenden Datenteileinheiten erfolgt durch entsprechende Steuersignale. Bevor die Dateneinheit im Speicher abgelegt wird, wird sie zur Gewährleistung stabiler Verhältnisse in einer weiteren Registerstufe gespeichert, bestehend aus einer der Anzahl der Datenteileinheiten entsprechenden Anzahl von Registern.

Der Einschreibvorgang umfaßt hierbei das Adressieren der jeweiligen Speichereintragsstelle, das Auslesen ihres bisherigen Inhalts, das Modifizieren entsprechend der Auswahl sowie das Zurückschreiben des modifizierten Ergebnisses in den Speicher. Bei Verarbeitungseinheiten mit einer kurzen Zykluszeit für die Elementaroperationen kann die Forderung nach Einhaltung der Ausführung des Schreibzugriffs innerhalb der Maschinenzyklusdauer mit der beschriebenen Schaltungsanordnung nicht erfüllt werden.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung zur Steuerung der Eingabe von Dateneinheiten in einen Speicher zu schaffen, die infolge kürzerer Laufzeiten die Verwendung kürzerer Maschinenzykluszeiten ermöglicht.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst.

Demnach weist die erfindungsgemäße Anordnung jeweils ein Register mit integriertem Multiplexer für jede Datenteileinheit der von den verschiedenen Quellen gelieferten Dateneinheiten auf. Die Eingangssignale des Registers bilden die Datenteileinheit und ein eine Nulleinheit nachbildendes Signal, wobei eines der beiden Signale abhängig von einem für die verschiedenen Quellen bzw. für die jeweiligen Datenteileinheiten einer Quelle individuell festlegbaren Steuersignal auf einen gemeinsamen Ausgang durchgeschaltet wird. Die Ausgänge für einander entsprechende Datenteileinheiten aller Quellen sind mit den Eingängen eines gemeinsamen ODER-Gliedes verbunden, so daß die Ausgänge aller ODER-Glieder die jeweils einzutragende Dateneinheit führen.

Die damit verbundene Reduzierung der zu durchlaufenden Stufen in Verbindung mit der individuellen Auswahl und Durchschaltung einer Datenteileinheit aus einer der verschiedenen Quellen führt zu insgesamt kürzeren Laufzeiten, so daß auch bei einem entsprechend kürzeren Zyklus die Eintragung innerhalb der zur Verfügung stehenden Zeit durchführbar ist. Insbesondere die in der LSI-Technik zwingend zu durchlaufende Ausgangszelle, hier als ODER-Glied realisiert, ergibt keine zusätzliche Laufzeit gegenüber der bekannten Schaltungsanordnung, stattdessen erhält sie eine wichtige Funktion.

Eine Weiterbildung der Erfindung bezieht sich auf eine zusätzliche Variante, bei der die Verknüpfungszeit zwischen dem Speicher- Lesevorgang und dem Einschreibvorgang in den Speicher noch weiter verkürzt werden kann.

Einzelheiten der Erfindung werden anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert.

Im einzelnen zeigt

Fig. 1 das Blockschaltbild einer bekannten Schaltungsanordnung zur Eingabe von Dateneinheiten in einen Speicher,

Fig. 2 das Blockschaltbild der erfindungsgemäßen Schaltungsanordnung,

Fig. 3 das Blockschaltbild einer Schaltungsanordnung zur Erzeugung der Steuersignale,

Fig. 4 eine Erweiterung des Blockschaltbilds von Fig. 2 zur zusätzlichen Verkürzung der Durchlaufzeit und

Fig. 5 bis Fig. 7 die Zeitdiagramme zu den Schaltungsanordnungen gemäß Fig. 1, 2 und 4.

Die in dem Blockschaltbild gemäß Fig. 1 dargestellte bekannte Schaltungsanordnung zur Eintragung von Dateneinheiten in einen Speicher SP ist mehrstufig aufgebaut. In der ersten Stufe weist sie mehrere Register REGA, REGB sowie REGC auf, die jeweils den Schreibquellen QA, QB sowie QC zugeordnet sind, wobei die Quelle QC der Speicher SP selbst ist, dessen durch die Adresse AD angesteuerter Eintrag gelesen und anschließend im Register REGC gespeichert wird. Im Register REGA bzw. REGB werden die von der Quelle QA bzw. QB gelieferten Dateneinheiten abgelegt. Die einzelnen Dateneinheiten sind aus den Teileinheiten R 0 bis R 7 zusammengesetzt, wobei eine Teileinheit beispielsweise ein Bit oder ein Byte darstellen kann.

Der Registerstufe ist eine Auswahleinrichtung MUX, bestehend aus den Elementen S 0 bis S 7, nachgeschaltet. Sie dient zur Durchschaltung einer Dateneinheit in ihrer Gesamtheit aus einem der Register REGA, REGB oder REGC oder aber zusammengesetzt aus den Datenteileinheiten zweier Register, z. B. REGB und REGC. Die Ausgänge der Datenteileinheiten R 0 der verschiedenen Quellen QA, QB und QC sind mit den Eingängen des Elements S 0, die Ausgänge der Datenteileinheiten R 1 mit den Eingängen des Elementes S 1 usw. verbunden. Die Modifikation des Inhalts der ausgelesenen Speichereintragsstelle durch Auswahl aller Datenteileinheiten einer Quelle oder durch Auswahl der individuell festzulegenden Datenteileinheiten zweier Quellen, von denen eine der Speicher selbst ist, wird gesteuert von den Signalen H/M und SELx.

Jedem Element S 0 bis S 7 der Auswahleinrichtung MUX ist ein Register SR 0 bis SR 7 zugeordnet, die gemeinsam die Speichereingangs­ registerstufe SR EG zur Aufnahme der aus den durchgeschalteten Datenteileinheiten R 0 bis R 7 zusammengesetzten Dateneinheit bilden, bevor diese in den Speicher SP eingetragen wird. Bei Anwendung der LSI-Technik muß vorher noch eine weitere Gatterstufe durchlaufen werden, bestehend aus den pro Datenteileinheit vorhandenen zwingend notwendigen Ausgangszellen, was aber nicht dargestellt ist.

Die erfindungsgemäße Schaltungsanordnung, deren Blockschaltbild Fig. 2 zeigt, vermeidet eine mehrstufige Anordnung und die daraus resultierenden langen Durchlaufzeiten. Als Speicher SP ist ein Cachespeicher vorgesehen, der zwischen die Verarbeitungseinheit CPU und den Arbeitsspeicher ASP in einer Zentraleinheit geschaltet ist. Die von den verschiedenen Quellen ASP, CPU und SP gelieferten Dateneinheiten bestehen jeweils aus den zugehörigen Datenteileinheiten B 0 A bis B 7 A, B 0 C bis B 7 C und B 0 S bis B 7 S. Jede Datenteileinheit, z. B. B 0 A, wird dabei einem Register, z. B. MUX-L 0 A, zugeführt, das aus der Kombination eines Multiplexers mit einem Latch besteht, vergleiche R. M. Kline "Digital Computer Design", Seite 103 und 188. Ebenso ist jeder weiteren Datenteileinheit B 1 A bis B 7 S jeweils ein Register MUX-L 1 A bis MUX-L 7 S mit integriertem Multiplexer für zwei Eingangssignale zugeordnet, von denen die jeweils zugehörige Datenteileinheit, z. B. B 0 A, das eine Eingangssignal und ein eine Nulleinheit nachbildendes Signal 0 das andere Eingangssignal bildet.

Die Ausgangssignale der jeweils für die Datenteileinheit B 0 A, B 0 C sowie B 0 S der Quellen ASP, CPU sowie SP vorgesehenen Register MUX-L 0 A, MUX-L 0 C sowie MUX-L 0 S bilden die Eingangssignale des gemeinsamen ODER-Glieds OR 0, wobei die Register durch die Signale M, H/SELW 0 sowie H/SEL 0 gesteuert werden, so daß der Ausgang B 0 des gemeinsamen ODER-Glieds OR 0 die Datenteileinheit B 0 A der vom Arbeitsspeicher ASP, die Datenteileinheit B 0 C der von der Verarbeitungseinheit CPU oder die Datenteileinheit B 0 S der vom Cachespeicher SP gelieferten Dateneinheit liefert. In gleicher Weise werden dem Cachespeicher die restlichen für die einzuspeichernde Dateneinheit nötigen Datenteileinheiten B 1 bis B 7 von den Ausgängen der ODER-Glieder OR 1 bis OR 7 zugeführt.

Die Erzeugung der einzelnen Steuersignale für die Register, denen die von einer Quelle gelieferten Datenteileinheiten zugeführt werden, zeigt die Schaltungsanordnung in Fig. 3. Sie enthält eine Reihe von UND-Gliedern U 10 bis U 17 bzw. U 20 bis U 27, die jeweils das Signal H mit einem der negierten Signale bis bzw. der Signale SEL 0 bis SEL 7 zu den Signalen H/SEL 0 bis H/SEL 7 bzw. H/SELW 0 bis H/SELW 7 zur Steuerung der jeweils zugeordneten Register miteinander verknüpfen. Dabei kennzeichnen die Signale SEL 0 bis SEL 7, welche Datenteileinheiten einer Dateneinheit geändert werden, während das Signal H bei einem Zugriff zum Cachespeicher SP anzeigt, daß sich die gewünschte Dateneinheit darin befindet, d. h. ein Treffer (HIT) erfolgt ist.

Neben den in Fig. 3 dargestellten, dem Cachespeicher SP und der Verarbeitungseinheit CPU zugeordneten Steuersignalen ist ein weiteres Steuersignal M für alle dem Arbeitsspeicher ASP zugehörigen Register vorgesehen, das anzeigt, daß der Cachespeicher SP beim Zugriff die gewünschte Dateneinheit nicht beinhaltet, d. h. kein Treffer (MISS) erzielt worden ist. Somit ist es dem negierten Signal gleichzusetzen.

In einer Erweiterung der erfindungsgemäßen Schaltungsanordnung von Fig. 2 sind gemäß Fig. 4 im besonders zeitkritischen Pfad für die gelesenen Dateneinheiten aus dem Cachespeicher SP zwei UND-Glieder U 01 und U 02 vorgesehen, die dem Register MUX-L 0 S mit den beiden Eingangssignalen B 0 S und 0 und dem jeweiligen Steuersignal H/SEL 0 hinzugeschaltet werden. Das außer dem Steuersignal H/SEL 0 und der Datenteileinheit B 0 S dem UND-Glied U 01 zugeführte Taktsignal TA wird spätestens bei Eintreffen des Signals für die gelesene Dateneinheit am UND-Glied U 01 wirksam, so daß die entsprechende Datenteileinheit B 0 S früher zum gemeinsamen ODER-Glied OR 0 durchgeschaltet wird, weil die Zeit für die UND-Verknüpfung kürzer ist als die für das Durchschalten mit Hilfe des Registers MUX-L 0 S. Während des Taktsignals TA wird das Taktsignal TB gesetzt, das zusammen mit dem Ausgangssignal des Registers MUX-L 0 S auf die Eingänge des UND-Gliedes U 02 geführt ist. Sobald eines der beiden Registereingangssignale, B 0 S oder 0, stabilisiert ist und somit stabil auch am Eingang des UND-Gliedes U 02 anliegt, darf erst nachfolgend das Taktsignal TB aktiv geschaltet werden, wobei das Eingangssignal über den Ausgang des UND-Gliedes U 02 dem ODER-Glied OR 0 zugeführt wird.

Die Überlappungszeit zwischen den Taktsignalen TA und TB ist dabei so gewählt, daß sie die Laufzeit der einzuspeichernden Datenteileinheit durch die nacheinander geschalteten Gatter U 02 und OR 0 überdeckt oder wenigstens ausgleicht, so daß es beim Eintragungsvorgang in den Cachespeicher SP zu keiner Verzögerung bzw. Unterbrechung kommt.

Zum Vergleich der Laufzeiten durch die Schaltungsanordnung gemäß Fig. 1, 2 und 4 sind in Fig. 5 bis 7 die zugehörigen Zeitdiagramme angegeben.

Fig. 5 verdeutlicht dabei die Zeitstufen der Eintragung von Dateneinheiten in den Cachespeicher gemäß der Schaltungsanordnung von Fig. 1, wobei die Dauer eines Maschinenzyklus T _Z für die Ausführung eines Eintragungsvorgangs zugrundegelegt ist. Mit Beginn des Zyklus wird der aus mehreren Speicherbausteinen aufgebaute Cachespeicher adressiert. Sobald die Adresse AD stabil anliegt, stellen sich nach einer Speicherzugriffszeit T _RD die ausgelesenen Daten LDAT an den Ausgängen des Speichers ein.

Nach dem Lesevorgang LV ist die Wegelaufzeit T _RL zwischen den Speicherbausteinen und dem die Schaltungsanordnung gemäß Fig. 1 enthaltenden integrierten Schaltkreis zu berücksichtigen. Die Verknüpfungszeit T _V umfaßt die Modifikation der in den Cachespeicher einzutragenden Dateneinheiten. Nach der Aufbereitung vergeht wiederum eine Laufzeit T _LR für die Wegedifferenz vom integrierten Schaltkreis zu den Speicherbausteinen. Liegen die Dateneinheiten SDAT gültig an den Speicherbausteinen an, so kann mit dem Schreibvorgang SV begonnen werden. Dabei geht zum einen dem durch den Takt WR bestimmten Einschreiben in üblicher Weise eine Vorbereitungsphase T _SU voraus, zum anderen wird der Takt durch eine Haltephase T _H verlängert. Es ist offensichtlich, daß die Haltephase T _H die zur Verfügung stehende Zeitdauer für einen Maschinenzyklus T _Z überschreitet, so daß gegebenenfalls eine Verfälschung der Eintragung durch Adressenwechsel auftreten kann.

Im Gegensatz dazu läßt sich aus dem Zeitdiagramm gemäß Fig. 6 erkennen, daß das Ende der Haltephase T _H mit dem Ende der Maschinenzykluszeit T _Z übereinstimmt, so daß der Eintragungsvorgang vor einem möglichen Adressenwechsel abgeschlossen ist. Die Ursache hierfür bildet die gegenüber der Laufzeit T _V aus Fig. 5 verkürzte Laufzeit durch die erfindungsgemäße Schaltungsanordnung in Fig. 2.

Die Zeitverhältnisse der in Fig. 4 dargestellten zusätzlichen Schaltungsanordnung zur weiteren Verbesserung der Verknüpfungszeit spiegelt die Fig. 7 wieder. Dabei wird das Taktsignal TA spätestens mit dem Eintreffen der gelesenen Dateneinheiten an den Gattern des integrierten Schaltkreises gesetzt, also nach der für die Wegedifferenz aufgebrachten Zeit T _RL. Die dadurch ausgelöste Durchschaltung der die Dateneinheiten liefernden Datenteileinheiten an die Speicherbausteine unter Verwendung einfacher und schneller UND-/ODER-Verknüpfungen erfolgt in einer gegenüber der Zeit T _V in Fig. 6 nochmals verringerten Laufzeit T _{V 1}.

Gleichzeitig zur Verarbeitung T _{V 1} in dem einen Pfad wird jeweils eines der beiden Eingangssignale an den Registern in der Zeit T _{V 2} gültig an den Ausgang durchgeschaltet und mit der Vorderflanke des Taktsignals TB den für jede Datenteileinheit einer einzutragenden Dateneinheit vorhandenen ODER-Gliedern zugeführt. Die als Ue bezeichnete Überlappungszeit zwischen den Taktsignalen TA und TB gewährleistet, daß der Eintragungsvorgang für die Dateneinheiten fortlaufend, d. h. ohne Unterbrechungen, vollzogen wird. Das Taktsignal TA wird spätestens mit der frühesten Vorderflanke des Schreibtakts WR unwirksam, während die Rückflanke des Taktsignals TB frühzeitig erfolgen kann, solange gewährleistet ist, daß die Dateneinheiten unter Berücksichtigung der Laufzeiten durch die Gatter T _BSP und auf Grund des Wegeunterschieds T _LR zwischen dem integrierten Schaltkreis und den Speicherbausteinen bis zum Ende des Schreibvorgangs SV gültig an den Speicherbausteinen anliegen. Aus dem Diagramm läßt sich ein Zeitgewinn erkennen, indem die Haltephase T _H innerhalb der Maschinenzyklusdauer T _Z endet und noch eine zusätzliche Differenzzeit T _D verbleibt. Dieser Zeitgewinn kann letztlich zu einer Verkürzung der ursprünglichen Maschinenzykluszeit um den Betrag T _D genutzt werden.

Ausgehend von der in Fig. 2 dargestellten erfindungsgemäßen Schaltungsanordnung ist auch eine Anordnung mit mehr als drei Quellen denkbar, wobei Teile der von einer zusätzlich vorhandenen Quelle gelieferten Dateneinheiten jeweils mit aus dem Speicher gelesenen Datenteileinheiten zu einer einzutragenden Dateneinheit kombinierbar sind. Dies erfordert weitere, entsprechend den zusätzlichen Quellen festzulegende Steuersignale.

Die Erhöhung der Quellenanzahl hat keine Auswirkung auf die Laufzeit durch die Schaltungsanordnung und damit auf die Verwendung kürzerer Maschinenzykluszeiten, da die Schaltungsanordnung gemäß Fig. 2 lediglich um die den zusätzlichen Datenteileinheiten zugeordneten Register mit jeweils einem integrierten Multiplexer für zwei Eingangssignale zu erweitern ist.

Claims (2)

1. Schaltungsanordnung zur Steuerung der Eintragung von aus einer vorgegebenen Anzahl von Datenteileinheiten (z. B. Bits) bestehenden Dateneinheiten, die von mehreren verschiedenen Quellen geliefert werden, in einen Speicher, wobei die jeweils in den Speicher einzutragende Dateneinheit entweder in ihrer Gesamtheit von einer jeweils ausgewählten Quelle übernommen wird oder aber aus den durch entsprechende Steuersignale ausgewählten Teileinheiten der Dateneinheiten zweier Quellen zusammengestellt wird, von denen einer der vorher zu lesende Speicher selbst ist, dadurch gekennzeichnet, daß die Datenteileinheiten (z. B. B 0 A) der von den verschiedenen Quellen (ASP, CPU, SP) gelieferten Dateneinheiten jeweils einem Register (z. B. MUX-L 0 A) mit integriertem Multiplexer für zwei Eingangssignale zugeführt werden, von denen die Datenteileinheit (z. B. B 0 A) das eine Eingangssignal und ein eine Nulleinheit nachbildendes Signal (0) das zweite Eingangssignal bildet und von denen jeweils eines abhängig vom zugeführten Steuersignal (z. B. M, H/SELW 0 oder H/SEL 0) auf den gemeinsamen Ausgang durchgeschaltet wird, und daß von diesen Ausgängen jeweils die für einander entsprechenden Datenteileinheiten (z. B. B 0 A, B 0 C, B 0 S) aller Quellen (ASP, CPU, SP) mit den Eingängen eines gemeinsamen ODER-Glieds (z. B. OR 0) verbunden sind, so daß die Ausgänge (B 0 bis B 7) aller ODER-Glieder (OR 0 bis OR 7) die jeweils einzuspeichernde Dateneinheit liefern.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß jedem Register (z. B. MUX-L 0 A) mit integriertem Multiplexer zwei UND-Glieder (z. B. U 01 und U 02) zugeordnet sind, von denen das eine UND-Glied (U 01) das dem Register jeweils zugeführte Steuersignal (z. B. H/SEL 0), die entsprechende Datenteileinheit (z. B. B 0 A) sowie ein erstes Taktsignal (TA) als Eingangssignale erhält, während das Ausgangssignal des Registers und ein zweites Taktsignal (TB) auf die Eingänge des anderen UND-Gliedes (U 02) geführt sind, wobei die Ausgänge der beiden UND-Glieder zusätzliche Eingänge für das gemeinsame ODER-Glied (z. B. OR 0) bilden, daß durch Wirksamschalten des ersten Taktsignals (TA) spätestens mit Eintreffen der Signale für die gelesenen Dateneinheiten (LDAT) am UND-Glied (U 01) die entsprechenden Datenteileinheiten (z. B. B 0 A) bereits für den Speicher (SP) gültig werden, und daß das während des ersten Taktsignals (TA) wirksam werdende zweite Taktsignal (TB) die jeweilige Durchschaltung eines der beiden Eingangssignale (z. B. B 0 A oder 0) zum nachgeschalteten gemeinsamen ODER-Glied (z. B. OR 0) übernimmt und aufrecht erhält, sobald das Ausgangssignal des Registers am UND-Glied (U 02) stabilisiert ist, wobei die Überlappungszeit (Ue) zwischen dem ersten Taktsignal (TA) und dem zweiten Taktsignal (TB) wenigstens gleich der Laufzeit durch das UND-Glied (U 02) und das gemeinsame ODER-Glied (OR 0) ist und das zweite Taktsignal (TB) wenigstens solange andauert, bis der Eintragungsvorgang beendet ist.