DE3744376A1 - DYNAMIC STORAGE WITH SELECTIVE TROG PRESSURE - Google Patents

DYNAMIC STORAGE WITH SELECTIVE TROG PRESSURE

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DE3744376A1 DE19873744376 DE3744376A DE3744376A1 DE 3744376 A1 DE3744376 A1 DE 3744376A1 DE 19873744376 DE19873744376 DE 19873744376 DE 3744376 A DE3744376 A DE 3744376A DE 3744376 A1 DE3744376 A1 DE 3744376A1
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Abstract

A dynamic random access memory (DRAM) comprises an array of storage cells in a well 64 on a substrate, a peripheral control circuit in a second well 62, 66 on the substrate, and means for differently biasing the wells. Complementary wells may carry CMOS peripheral control circuits. A ground potential may couple the wells carrying the storage arrays thereby to minimize voltage across the storage nodes for reducing array leakage and punch-through. An on-chip back-biasing generator may couple the complementary wells carrying the peripheral control circuits to improve signal margins and electrical performance. The array wells and the peripheral circuit wells are electrically isolated from one another so that back-bias generator noise does not interfere with the storage arrays. In this fashion, the storage nodes can be grounded advantageously while simultaneously basing the peripheral circuits. <IMAGE>

Description

Die Erfindung betrifft einen dynamischen Speicher gemäß Oberbegriff des Patentanspruchs 1.The invention relates to a dynamic memory Preamble of claim 1.

Allgemein betrifft die Erfindung integrierte Schaltungen, aber insbesondere dynamische Speicher mit wahlfreiem Zugriff, die separate Speicherzellen und periphere Steuerschaltungen aufweisen, die in Verunreinigungströgen angeordnet sind, beispielsweise in einem Bereich von dotierten Verunreinigun­ gen eines Halbleitersubstrats.In general, the invention relates to integrated circuits, but especially dynamic random access memory, the separate memory cells and peripheral control circuits which are arranged in impurity troughs, for example in a range of doped contaminants against a semiconductor substrate.

Bei dem Entwurf und der Herstellung von dynamischen Speichern mit wahlfreiem Zugriff, sogenannten DRAMs, entstehen fortwäh­ rend Schwierigkeiten bei der Einführung einer neuen Speicher­ generation. Diese sind auf Entwurfsveränderungen zurückzu­ führen, welche darauf zielen, die Datenspeicherfähigkeit durch Erhöhung der Packungsdichte und/oder durch Verbesserung der Arbeitseigenschaften zu erhöhen. Bei den kürzlich einge­ führten 1 Mbit sowie 4 Mbit Ein-Transistorspeichern wird eine höhere Packungsdichte benötigt und es wurden daher Grabenkon­ densatoren entwickelt anstelle von Flächenkondensatoren, die in der Oberflächenebene eines Halbleitersubstrats angeordnet sind. Grabenkondensatoren erstrecken sich nämlich senkrecht in den Körper des Halbleitersubstrats und speichern die gleiche Ladungsmenge daher auf kleinerem Oberflächengebiet, so daß eine höhere Packungsdichte möglich wird.In the design and manufacture of dynamic memories with random access, so-called DRAMs, are constantly emerging rend difficulties with the introduction of a new memory generation. These are due to design changes lead which aim at data storage capability by increasing the packing density and / or by improving  to increase the working characteristics. With the recently turned on led 1 Mbit and 4 Mbit one-transistor memories will one higher packing density is required and therefore trench cones developed instead of surface area capacitors, the arranged in the surface plane of a semiconductor substrate are. Trench capacitors extend vertically in the body of the semiconductor substrate and store the same amount of charge therefore on a smaller surface area, so that a higher packing density is possible.

Ein typischer Ein-Transistor DRAM weist verschiedene Spei­ cherarrays auf, wobei jede Zelle jedes Arrays einen Spei­ cherkondensator und einen Zugriffs- oder Transfer-Transistor aufweist. Der DRAM besitzt außerdem einen Bereich für periphere Steuerschaltungen, die jedem Speicherarray zuge­ ordnet sind und die dazu dienen, Ladung in die und aus den Zellen zu übertragen. Die übertragene Ladung stellt eine binäre Information dar, beispielsweise eine logische "1" oder "0". Sowohl die Speicherarrays, als auch die peripheren Steuerschaltungen werden auf dem gleichen Substrat gebildet. Optimale Arbeitsparameter, wie beispielsweise die Vorspannun­ gen, lassen sich jedoch nicht immer gleichzeitig sowohl für die Speicherarrays, als auch für die peripheren Steuerschal­ tungen erzielen. Werden daher die Bedingungen für die Arrays optimiert, dann kann dies zu Lasten der Steuerschaltungen gehen oder umgekehrt.A typical one-transistor DRAM has different types of memory cherarrays, each cell of each array having a memory capacitor and an access or transfer transistor having. The DRAM also has an area for peripheral control circuits associated with each memory array are arranged and which serve to load into and out of the Cells to transfer. The transferred charge represents one represents binary information, for example a logical "1" or "0". Both the storage arrays and the peripheral ones Control circuits are formed on the same substrate. Optimal working parameters, such as the preload conditions, but cannot always be used simultaneously for the memory arrays, as well as for the peripheral control scarf achievements. Therefore, the conditions for the arrays optimized, then this can be at the expense of the control circuits go or vice versa.

Als ein Beispiel für die dabei auftretenden Schwierigkeiten mag gelten, daß es erwünscht sein kann, die Spannung an den Speicherkondensatoren zu verringern, um den dielektrischen Durchbruch sowie andere schädliche Effekte zu minimieren. Vorteilhafterweise sollen die Speicherarrays auf Erdpotential liegen. Gleichzeitig ist es aber auch zweckmäßig, eine negative Vorspannung an die peripheren Schaltungen zu legen, um die Signalgrenzen für Schaltelemente wie Leseverstärker zu vergrößern. Üblicherweise wird ein Rückspannungsgenerator verwendet, um diese Vorspannung zu bilden. Der Generator erzeugt jedoch auf dem Chip unerwünschtes Rauschen, welches auf die Speicherknoten überkoppelt. Im Falle eines P-Sub­ strats mit CMOS-Aufbau für die peripheren Steuerschaltungen haben auf dem Substrat vorhandene NMOS-Schaltkreise eine Tendenz, sich aufzuhängen, wenn Erdpotential angelegt wird, wodurch die Schaltung aufgrund von großen parasitären Kapazi­ täten immer problemanfälliger wird.As an example of the difficulties encountered may apply that it may be desirable to relieve the tension on the Storage capacitors to reduce the dielectric To minimize breakthrough as well as other harmful effects. The memory arrays should advantageously be at ground potential lie. At the same time, however, it is also useful to have one to apply negative bias to the peripheral circuits around the signal limits for switching elements such as sense amplifiers  enlarge. Usually a back voltage generator used to form this bias. The generator however, generates unwanted noise on the chip, which coupled to the storage nodes. In the case of a P-Sub strats with CMOS structure for the peripheral control circuits have an NMOS circuit on the substrate Tendency to hang up when earth potential is applied whereby the circuit due to large parasitic capaci would become more and more problematic.

Es ist auch bereits bekannt, die P-Tröge auf einem Substrat selektiv zu pumpen. In einem Artikel mit dem Titel "A Selectively Pumped P-Well Memory Array Technology For High- Density Static RAMs" von Wang u.a., erschienen in IEEE 1986, lehrt einen Aufbau zur Optimierung der Schaltkreisgeschwin­ digkeit und zur Reduzierung der Array-Leckage in einem statischen Speicher (SRAM). Dabei wird ein auf dem Chip vorgesehener Generator verwendet, die halbe Versorgungspan­ nung V dd an bestimmte Speicherzellenarrays zu legen. Die bei DRAMs auftretenden besonderen Probleme werden darin jedoch nicht angesprochen.It is also known to selectively pump the P-troughs on a substrate. In an article entitled "A Selectively Pumped P-Well Memory Array Technology For High-Density Static RAMs" by Wang et al., Published in IEEE 1986, teaches a setup for optimizing circuit speed and reducing array leakage in a static Memory (SRAM). A generator provided on the chip is used to apply half the supply voltage V dd to certain memory cell arrays. However, the special problems that arise with DRAMs are not addressed.

Es ist daher Aufgabe der Erfindung, die beim Stand der Technik hinsichtlich Entwurf und Design von DRAMs mit hoher Packungsdichte auftretenden Schwierigkeiten zu überwinden.It is therefore an object of the invention, which in the prior art Technology for designing and designing DRAMs with high Overcoming difficulties in packing density.

Es ist auch Ziel der Erfindung, die Betriebseigenschaften eines hochintegrierten DRAMs durch Anwendung von Graben-Tech­ nologie bei den Speicherarrays zu verbessern.It is also an object of the invention to provide operational characteristics a highly integrated DRAM using Graben-Tech technology to improve storage arrays.

Es ist ferner Ziel der Erfindung, ein System zur Optimierung der Betriebseigenschaften einer bestimmten Gruppe von Schal­ tungen zu schaffen, die in jeweiligen Verunreinigungströgen auf einem n-Substrat angeordnet sind. In diesem Zusammenhang bezweckt die Erfindung die Optimierung der Eigenschaften der peripheren Steuerschaltungen durch Vorsehen einer ersten ausgewählten Trogvorspannung für diese Schaltungen, während gleichzeitig die Spannung über den Kondensatoren in den Speicherarrays einer Speicherschaltung reduziert wird.It is also an object of the invention to provide a system for optimization the operating characteristics of a particular group of scarf to create solutions in respective pollution troughs are arranged on an n-substrate. In this context The invention aims to optimize the properties of the  peripheral control circuits by providing a first selected trough bias for these circuits while at the same time the voltage across the capacitors in the Memory arrays of a memory circuit is reduced.

Zur Lösung dieser Aufgabe dienen die kennzeichnenden Merkmale des Patentanspruchs 1 in Verbindung mit dessen Oberbegriff.The characteristic features serve to solve this task of claim 1 in conjunction with its preamble.

Gemäß Erfindung wird somit ein selektives Vorspannen für einen dynamischen Speicher geschaffen, der als CMOS-Schaltung auf einem n-Substrat gebildet ist und mindestens einen dotierten Verunreinigungsbereich aufweist, welcher einen ersten Trog zur Aufnahme der Schaltungen des Speicherarrays besitzt und der mindestens einen zweiten Bereich von dotier­ ten Verunreinigungen aufweist, um einen zweiten Trog zu bilden, welcher die peripheren Steuerschaltungen für die Speicherarrays aufnimmt. Die ersten und zweiten Tröge sind im wesentlichen elektrisch voneinander isoliert, es sind jedoch selektive Vorspannungen an sie gelegt. Der erste Trog mit den Speicherarrays ist geerdet, um das Risiko eines Spannungs­ durchbruchs zu minimieren, während der zweite Trog mit den peripheren Steuerschaltungen eine Gegenspannung aufweist, um unter anderem die Signalränder zu verbessern.According to the invention, selective prestressing is thus carried out for created a dynamic memory called a CMOS circuit is formed on an n-substrate and at least one doped impurity region, which has a first trough to accommodate the circuits of the storage array has and the at least a second region of doped ten impurities to a second trough form which the peripheral control circuits for the Storage arrays. The first and second troughs are in the essentially electrically isolated from each other, but they are selective biases applied to them. The first trough with the Storage arrays are grounded to reduce the risk of voltage to minimize breakthrough while the second trough with the peripheral control circuits has a counter voltage to among other things to improve the signal edges.

Bei einem n-Substrat mit p-Trögen für die Speicherarrays und die NMOS peripheren Steuerschaltungen koppelt ein negatives Vorspannungspotential die peripheren Tröge und Erdpotential die Speichertröge. Die Speicherarrays nützen daher voll den Vorteil des kleineren Spannungssprungs über den Speicher­ knoten aus, während die peripheren Steuerschaltungen eine Vorspannung mit verbesserten Signalrändern ausnützen.For an n-substrate with p-wells for the memory arrays and the NMOS peripheral control circuits couple a negative Bias potential the peripheral troughs and earth potential the storage troughs. The memory arrays therefore fully use the Advantage of the smaller voltage jump across the memory knot out, while the peripheral control circuits one Use bias with improved signal edges.

Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen und der nachfolgenden Figuren­ beschreibung. Further advantageous embodiments of the invention result itself from the dependent claims and the following figures description.  

Die Erfindung wird im folgenden anhand eines Ausführungs­ beispiels näher erläutert; es zeigen:The invention is based on an embodiment exemplified; show it:

Fig. 1 eine integrierte Schaltung in CMOS-Technologie mit erfindungsgemäß vorgespannten Trögen im Substrat; und FIG. 1 is an integrated circuit in CMOS technology according to the invention with biased troughs in the substrate; and

Fig. 2 einen Stromlaufplan der integrierten Schaltung nach Fig. 1. FIG. 2 shows a circuit diagram of the integrated circuit according to FIG. 1.

Die Fig. 1 und 2 zeigen ein Ausführungsbeispiel der Erfindung in Verbindung mit einem CMOS Ein-Transistor DRAM, der auf einem n-Substrat mit jeweiligen p-Trögen für die Aufnahme der Speicherarrays und der peripheren Steuerschal­ tungen gebildet ist. Figs. 1 and 2 show an embodiment of the invention in conjunction with a CMOS-transistor DRAM on a n-type substrate with respective p-wells for receiving the storage arrays and the peripheral control scarf is formed obligations.

Das Ausgangsubstrat 60 ist vom n-Typ und weist einen p-Trog 64 und einen komplementären n-Bereich 66 sowie einen p-Trog 62 auf. Die Bereiche 62, 64 und 66 sind in dem Schaltbild von Fig. 2 ebenfalls schematisch angedeutet. Bei einem CMOS-Auf­ bau, der in komplementärer Metalloxidtechnologie hergestellt ist, übertragen n-Bereiche und p-Tröge komplementäre Signale durch jeweilige n-Kanal- und p-Kanaleinrichtungen in die Bereiche 62 und 66. Der geerdete p-Trog 64 trägt die Arrays der Speicherzellen, wogegen eine negative Vorspannung V BB, vorzugsweise 0,5 VDD, von dem Rückspannungsgenerator 63 den p-Kanal 62 koppelt. Der Rückspannungsgenerator 63 erzeugt üblicherweise Rauschen auf dem Chip, ist jedoch für den Betrieb der Feldeffekttransistoren im Bereich 62 unerläßlich.The starting substrate 60 is of the n-type and has a p-trough 64 and a complementary n-region 66 and a p-trough 62 . The areas 62 , 64 and 66 are also indicated schematically in the circuit diagram of FIG. 2. In a CMOS structure that is manufactured using complementary metal oxide technology, n-regions and p-troughs transmit complementary signals through respective n-channel and p-channel devices into regions 62 and 66 . The grounded p-trough 64 carries the arrays of the memory cells, whereas a negative bias voltage V BB , preferably 0.5 V DD , couples the p-channel 62 from the reverse voltage generator 63 . The reverse voltage generator 63 usually generates noise on the chip, but is essential for the operation of the field effect transistors in the region 62 .

Der p-Trog 64 weist eine Speicherzelle auf, die einen Zugriffstransistor und einen Grabenkondensator 68 umfaßt, welche senkrecht in den Körper 60 des Siliciumsubstrats eingeätzt sind. Bei dem p-Trog 64 weist der Grabenkondensator 68 einen dotierten n+ Polysiliciumkern 70 auf, der von dem Körper 60 des Substrats durch ein dünnes Kondensator-Dielek­ trikum 72 getrennt ist. Binäre Daten, die durch Ladungspakete dargestellt werden, werden zu und von dem Speicherkondensator 68 über leitfähige Schichten 82 und 76 übertragen. Ein stark dotierter p+ Bereich 74 aus Bor umgibt den Graben im Körper 60 des Substrats. Der Bor-dotierte p+ Bereich 74 ist ausgenommen oder gegenüber der Oberfläche des Substratkörpers 60 versenkt, wodurch er in einer bevorzugten Ausführungsform einen versenkten Speicherplatten-Grabenkondensator bildet, der in der parallelen Anmeldung (Anwaltsakte 24667) beschrie­ ben ist und auf den hiermit Bezug genommen wird. Ein n-Kanal­ feldeffekttransistor überträgt Daten zu und von der Graben­ zelle 68 über eine dünne Schicht aus leitendem Polysilicium 76, die an den Source-Bereich 78 des FET angeschlossen ist. Ein Drain-Bereich 80 stellt das Mittel dar, durch das Ladungspakete zu und von der Zelle über einen Leiter 82 aus Polycid (das ist eine Mischung aus Polysilicium und Metall­ silicid) unter Steuerung von einem Signal übertragen werden, das an das Gate 84 des Feldeffekttransistors gelegt wird. Auf bekannte Weise wird das Gate 84 von der Oberfläche des Halbleitersubstrats durch eine dünne Isolierschicht 86, beispielsweise eine Zusammensetzung aus Siliciumoxid/Nitrid beabstandet. Obgleich es nicht dargestellt ist, liegt eine zweite Grabenzelle rechts neben der Grabenzelle 68 in einer bestimmten Anordnung, um die Packungsdichte weiter zu maxi­ mieren.The p-well 64 has a memory cell that includes an access transistor and a trench capacitor 68 that are etched perpendicularly into the body 60 of the silicon substrate. In the p-well 64 of the grave capacitor 68 has a doped n + Polysiliciumkern 70 which is separated from the body 60 of the substrate through a thin capacitor Dielek trikum 72nd Binary data, represented by charge packets, is transferred to and from the storage capacitor 68 via conductive layers 82 and 76 . A heavily doped p + region 74 made of boron surrounds the trench in the body 60 of the substrate. The boron-doped p + region 74 is recessed or buried with respect to the surface of the substrate body 60 , whereby in a preferred embodiment it forms a buried storage trench capacitor, which is described in the parallel application (attorney file 24667) and to which reference is hereby made . An n-channel field effect transistor transfers data to and from the trench cell 68 via a thin layer of conductive polysilicon 76 which is connected to the source region 78 of the FET. A drain region 80 provides the means are, by the charge packets to and from the cell via a conductor 82 made of polycide (which is a mixture of polysilicon and metal silicide) can be transferred under control of a signal applied to the gate 84 of the field effect transistor is placed. In a known manner, gate 84 is spaced from the surface of the semiconductor substrate by a thin insulating layer 86 , for example a silicon oxide / nitride composition. Although not shown, a second trench cell is to the right of trench cell 68 in a particular arrangement to further maximize packing density.

Periphere Steuerschaltungen liegen in dem entsprechenden p-Trog 62 und n-Trog 66. Leiter 88 und 90 übertragen komple­ mentäre Signale zu und von einem Leseverstärker, der nicht dargestellt ist, über entsprechende Anschlüsse an dem Drain- Bereich 91 und dem Source-Bereich 92. Der Bereich 92 ist die Source für einen Feldeffekttransistor, zu dem außerdem das Gate 93 und die Drain 94 gehört. Ein dünner Isolator trennt das Gate 93 von der Oberfläche des Substrats 60 über einem p-Kanal zwischen Source 92 und Drain 94. Eine entsprechende Anordnung ist auf dem Substrat auch seitlich zu dem soeben beschriebenen Transistor beabstandet vorgesehen. Dicke Feld­ oxidbereiche 96 bilden Kanalunterbrechungen in der integrier­ ten Schaltung. In ähnlicher Weise liefert eine Oxidschicht 97 eine Isolierung und eine Stütze für die Polycidleiter, während eine Passivierungsschicht 98 einen Träger für die Kontakte 88, 89 und 90 sowie Schutz für die darunterliegenden Komponenten auf dem Substrat bildet. Der Bereich 64 ist am Erdungsknoten 65 geerdet, während der Bereich 62 an eine 0,5 VDD von einem Rückspannungsgenerator 63 koppelt. Der Bereich 66 ist auf volle Vorsorgungsspannung V DD vorgespannt und liegt über den Körper 60 des Substrats an der Versorgungs­ spannungsquelle 67. In dem dargestellten Ausmaß sind ent­ sprechende Teile im schematischen Schaltbild nach Fig. 2 mit gleichen Bezugszeichen versehen, um ihre Zuordnung zu dem physischen Aufbau zu verdeutlichen.Peripheral control circuits are located in the corresponding p-trough 62 and n-trough 66 . Conductors 88 and 90 transmit complementary signals to and from a sense amplifier, not shown, via corresponding connections on the drain region 91 and the source region 92 . Region 92 is the source for a field effect transistor, which also includes gate 93 and drain 94 . A thin insulator separates gate 93 from the surface of substrate 60 via a p-channel between source 92 and drain 94 . A corresponding arrangement is also provided on the substrate, laterally spaced apart from the transistor just described. Thick field oxide regions 96 form channel interruptions in the integrated circuit. Similarly, an oxide layer 97 provides insulation and support for the polycid conductors, while a passivation layer 98 provides a support for contacts 88 , 89 and 90 and protection for the underlying components on the substrate. The area 64 is grounded at the ground node 65 , while the area 62 couples to a 0.5 V DD from a back voltage generator 63 . The region 66 is biased to the full supply voltage V DD and lies across the body 60 of the substrate at the supply voltage source 67 . To the extent shown, corresponding parts in the schematic circuit diagram according to FIG. 2 are provided with the same reference numerals in order to clarify their assignment to the physical structure.

Gemäß einem wesentlichen Aspekt der Erfindung liegt eine negative Vorspannung V BB am p-Trog 62, um einen schnellen und genauen Betrieb der Feldeffekttransistoren zu ermöglichen, die in diesem Trog angeordnet sind, während der p-Trog 64 am Knoten 65 geerdet ist, um die Spannung über das Dielektrikum 72 zwischen der Speicherplatte 70 und dem Bereich 74, der den Graben im Substrat 60 umgibt, zu minimieren.According to an essential aspect of the invention, a negative bias voltage V BB is applied to the p-well 62 in order to enable fast and accurate operation of the field effect transistors arranged in this well, while the p-well 64 is grounded at node 65 to the To minimize voltage across the dielectric 72 between the storage plate 70 and the area 74 surrounding the trench in the substrate 60 .

Claims (3)

1. Dynamische Speicherschaltung in Form einer integrierten Schaltung auf einem Substrat, mit mindestens einem Array von Speicherzellen und mindestens einer peripheren Steuerschaltung zur Übertragung von Daten in dem Array, gekennzeichnet durch einen ersten Trog zum Bilden eines dotierten Bereichs für die Aufnahme des Speicherzellen­ arrays, durch einen zweiten Trog für die Bildung eines dotierten Bereichs zur Aufnahme der peripheren Steuer­ schaltung, wobei der zweite Trog von dem ersten Trog im wesentlichen elektrisch getrennt ist, mit einer Array- Vorspannungseinrichtung zum Anlegen eines Vorspannungs­ potentials an den ersten Trog, und mit einer peripheren Vorspannungseinrichtung zur Anlegung einer davon ver­ schiedenen Vorspannung an den zweiten Trog.1. Dynamic memory circuit in the form of an integrated circuit on a substrate, with at least one array of memory cells and at least one peripheral control circuit for transferring data in the array, characterized by a first trough for forming a doped region for receiving the memory cell array a second trough for forming a doped region for receiving the peripheral control circuit, the second trough being substantially electrically separated from the first trough, with an array biasing device for applying a bias potential to the first trough, and with a peripheral biasing device to apply a different bias to the second trough. 2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat ein n-Typ ist und daß der erste Trog auf Erdpotential liegt.2. Memory according to claim 1, characterized in that the Substrate is an n-type and that the first trough is on Earth potential is. 3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste Trog ein p-Trog ist und einen ersten p-dotierten Bereich besitzt, daß der zweite Trog ein p-Trog ist und daß ein komplementärer n-Trog vorgesehen ist, um komplementär-dotierte Bereiche für die Aufnahme von CMOS-peripheren Steuerschaltungen zu bilden, wobei der erste Bereich und komplementäre Bereiche im wesent­ lichen elektrisch getrennt sind, daß Erdpotential an den ersten p-Trog gelegt ist und daß an die komplementären Bereiche bestimmte Vorspannungspotentiale gelegt sind.3. Memory according to claim 1 or 2, characterized in that the first trough is a p-trough and a first P-doped region has that second trough p-trough is provided and that a complementary n-trough is to complementary-doped areas for inclusion of CMOS peripheral control circuits, wherein the first area and complementary areas essentially Lichen are electrically isolated that earth potential at the first p-trough is placed and that to the complementary Areas of certain bias potentials are laid.
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