DE3734822A1 - Breitbandsignal-koppeleinrichtung - Google Patents

Description

Neuere Entwicklungen der Fernmeldetechnik führen zu diensteintegrierenden Nachrichtenübertragungs- und -vermittlungssystemen für Schmalband- und Breitband-Kommunikationsdienste, die als Übertragungsmedium im Bereich der Teilnehmeranschlußleitungen Lichtwellenleiter vorsehen, über die sowohl die Schmalbandkommunikationsdienste, wie insbesondere 64-kbit/s-Digital- Telefonie, als auch Breitbandkommunikationsdienste, wie insbesondere 140-Mbit/s-Bildtelefonie, geführt werden, wobei aber in den Vermittlungsstellen (vorzugsweise gemeinsame Steuereinrichtungen aufweisende) Schmalbandsignal-Koppeleinrichtungen und Breitbandsignal-Koppeleinrichtungen nebeneinander vorgesehen sind (DE-PS 24 21 002).

Im Zusammenhang mit einer Breitbandsignal-Zeitmultiplex-Koppeleinrichtung, deren Koppelpunkte im Zeitmultiplex jeweils für eine Mehrzahl von Verbindungen genutzt werden, ist es bekannt, jeweils zwei Leitungen mit Hilfe eines Gatterelements zu verbinden, das von einer als bistabiles D-Kippglied ausgebildeten, koppelpunktindividuellen Speicherzelle ein- und ausgeschaltet wird, wobei diese koppelpunktindividuelle Speicherzelle, deren Clock-Eingang ein entsprechendes Taktsignal zugeführt wird, in nur einer Koordinatenrichtung,und zwar an ihrem D-Eingang, angesteuert wird (Pfannschmidt: "Arbeitsgeschwindigkeitsgrenzen von Koppelnetzwerken für Breitband-Digitalsignale", Diss., Braunschweig 1978, Bild 6.7, ferner Bild 6.4). In Anbetracht eines bei einer Bitrate von 140 Mbit/s erreichbaren Zeitmultiplexfaktors von etwa 4 bis 8 und der dabei erforderlichen aufwendigen Schaltungstechnologie werden derzeit allerdings zur Vermittlung von Breitbandsignalen reine Raumkoppeleinrichtungen bevorzugt, in denen die über die einzelnen Koppelpunkte durchgeschalteten Verbindungen allein räumlich voneinander getrennt sind.

Eine reine Breitbandsignal-Raumkoppelanordnung kann als eine mit Eingangsverstärkern und Ausgangsverstärkern versehene Koppelpunktmatrix in C-MOS-Technik ausgebildet sein, in deren Koppelpunkten die Koppelelemente jeweils von einer decodergesteuerten, koppelpunktindividuellen Halte-Speicherzelle gesteuert werden, wobei die Koppelelemente jeweils als C-MOS-Transfergate (C-MOS- Transmissionsgate) ausgebildet sind (ISS '84 Conference Papers 23Cl, Fig.9); die koppelpunktindividuellen Halte-Speicherzellen eines reinen Raumkoppelvielfachs können von einem Zeilendecoder und von einem Spaltendecoder her jeweils über eine zeilen- bzw. spaltenindividuelle Ansteuerleitung in zwei Koordinaten angesteuert werden (Pfannschmidt, a. a. O., Bild 6.4).

In einer Breitbandsignal-Raumkoppeleinrichtung mit einer Koppelpunktmatrix in FET-Technik können die Koppelelemente mit mit der Drain-Source-Strecke zwischen einer Matrix-Eingangsleitung und einer Matrix-Ausgangsleitung liegenden n-Kanal-Transistoren (s. a. ISS '84 Conf. Papers 31.C.3 Fig. 12) gebildet sein, die jeweils von einer durch zwei Ansteuerdecoder in zwei Koordinaten angesteuerten, koppelpunktindividuellen Speicherzelle mit zwei kreuzgekoppelten Inverterschaltungen gesteuert werden, deren eine eingangsseitig mit dem zugehörigen invertierenden Decoderausgang des einen Ansteuerdecoders über einen ersten n-Kanal-Transistor verbunden ist und deren andere eingangsseitig mit dem zugehörigen nichtinvertierenden Decoderausgang desselben Ansteuerdecoders über einen zweiten n-Kanal-Tranistor verbunden ist, wobei beide n-Kanal-Transistoren ihrerseits an ihrer Steuerelektrode mit dem Ausgangssignal des zugehörigen Decoderausgangs des anderen Ansteuerdecoders beaufschlagt sind (Rev. ECL 25 (1977) 1-2, 43 . . . 51, Fig. 1; IEEE J. of Solid-State Circuits SC-9 (1974) 3, 142 . . . 147, Fig. 1 (a); Electronics and Communications in Japan, 53-A (1970) 10, 54 . . . 62, Fig. 5 (b); EP-A-O 0 73 920, Fig. 4). Jedes Umsteuern (Umschreiben) einer solchen bekannten Speicherzelle erfordert das Einprägen eines Schreibstromes bestimmter Größe für eine bestimmte Zeit, was entsprechende Schreibverlustleistungen und Umschreibdauern mit sich bringt.

Die Erfindung stellt sich demgegenüber die Aufgabe, einen Weg aufzuzeigen, wie in einer Breitband-Koppeleinrichtung die einzelnen koppelpunktindividuellen Speicherzellen in einer besonders zweckmäßigen, mit geringen Schreibverlustleistungen und kurzen Umschaltzeiten verbundenen Weise realisiert werden können.

Die Erfindung betrifft eine Breitbandsignal-Koppeleinrichtung mit einer Koppelpunktmatrix in FET-Technik, deren Koppelelemente von in zwei Koordinaten angesteuerten, koppelpunktindividuellen Halte-Speicherzellen gesteuert werden, die jeweils mit zwei kreuzgekoppelten MOS-Inverterschaltungen gebildet sind, deren eine eingangsseitig mit einer das nichtinvertierte Ansteuersignal der einen Ansteuerrichtung führenden Ansteuerleitung über einen ersten Ansteuertransistor verbunden ist und deren andere eingangsseitig mit einer das invertierte Ansteuersignal derselben Ansteuerrichtung führenden Ansteuerleitung über einen zweiten Ansteuertransistor verbunden ist, wobei beide Ansteuertransistoren ihrerseits an ihrer Steuerelektrode mit dem zugehörigen Ansteuersignal der anderen Ansteuerrichtung beaufschlagt sind; diese Raumkoppeleinrichtung ist erfindungsgemäß dadurch gekennzeichnet,
daß zwischen die beiden C-MOS-Inverterschaltung-Transistoren des einen Kanaltyps und die zugehörige Speisepotentialquelle - bzw. zwischen die beiden Lasttransistoren der beiden kreuzgekoppelten n-Kanal-Inverterschaltungen und die zugehörige Speisepotentialquelle - ein zusätzlicher Lasttransistor des gleichen Kanaltyps eingefügt ist, dessen Steuerelektrode mit der das nichtinvertierte - bzw. das invertierte - Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung verbunden ist, und/oder
daß zwischen die beiden C-MOS-Inverterschaltung-Transistoren des anderen Kanaltyps und die zugehörige Speisepotentialquelle - bzw. zwischen die beiden Treibertransistoren der beiden kreuzgekoppelten n-Kanal-Inverterschaltungen und die zugehörige Speisepotentialquelle - ein zusätzlicher Treibertransistor des gleichen Kanaltyps eingefügt ist, dessen Steuerelektrode mit einer das invertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung verbunden ist.

Die Erfindung bringt den Vorteil mit sich, in einer Koppelpunktmatrix vorgesehene, jeweils in zwei Koordinatenrichtungen anzusteuernde koppelpunktindividuelle Halte-Speicherzellen in den Ansteuerphasen stromlos machen und somit sonst auftretende Verlustleistungen vermeiden zu können; zugleich sind damit besonders kurze Umsteuerzeiten verbunden.

In weiterer Ausgestaltung der Erfindung können die Ansteuertransistoren und der zusätzliche Lasttransistor vom entgegengesetzten Kanaltyp sein, wobei die Ansteuertransistoren an ihrer Steuerelektrode ebenfalls mit dem nichtinvertierten Ansteuer- Taktsignal der genannten anderen Ansteuerrichtung beaufschlagt sind. In anderer Ausgestaltung der Erfindung können die Ansteuertransistoren und der zusätzliche Treibertransistor vom entgegengesetzten Kanaltyp sein, wobei die Ansteuertransistoren an ihrer Steuerelektrode ebenfalls mit dem invertierten Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung beaufschlagt sind.

Weitere Besonderheiten der Erfindung werden aus der nachfolgenden näheren Erläuterung der Erfindung anhand der Zeichnung ersichtlich. Dabei zeigt

Fig. 1 das Schema einer Breitband-Koppeleinrichtung und

Fig. 2, Fig. 3, Fig. 4 und Fig. 5 Einzelheiten ihrer schaltungstechnischen Realisierung gemäß der Erfindung.

In der Zeichnung Fig. 1 ist schematisch in zum Verständnis der Erfindung erforderlichem Umfange eine Breitbandsignal-Koppeleinrichtung skizziert, an deren zu Spaltleitungen s 1 . . . sj . . . sn einer Koppelpunktmatrix führenden Eingängen e 1 . . . ej . . . en Eingangstreiberschaltungen E 1 . . . Ej . . . En vorgesehen sind und deren von Zeilenleitungen z 1 . . . zi . . . zm der Koppelpunktmatrix erreichte Ausgänge a 1 . . . ai . . . am mit Ausgangsverstärkerschaltungen A 1 . . . Ai . . . Am versehen sind. Die Koppelpunktmatrix weist Koppelpunkte KP 11 . . . KPÿ . . . KPmn auf, deren Koppelelemente, wie dies beim Koppelpunkt KPÿ für dessen Koppelelement Kÿ weiter ins Einzelne gehend angedeutet ist, jeweils von einer koppelpunktindividuellen Halte-Speicherzelle Hÿ (beim Koppelpunkt KPÿ) gesteuert sein können, deren Ausgang s′, s′′ zum Steuereingang des jeweiligen Koppelelements (Kÿ beim Koppelpunkt Kpÿ) führt.

Die Halte-Speicherzellen . . . Hÿ . . . werden gemäß Fig. 1 durch zwei Ansteuerdecoder, nämlich einen Zeilendecoder SX und einen Spaltendecoder DY, über entsprechende Ansteuerleitungen x 1 . . . xi . . . xm; y 1 . . . yj . . . yn in zwei Koordinaten angesteuert. Dazu mögen, wie dies aus Fig. 1 ersichtlich ist, die beiden Ansteuerdecoder DX, DY von Eingangsregistern Reg X, Reg Y her jeweils mit einer einer Matrixreihe (Zeile bzw. Spalte) von Koppelpunkten gemeinsamen Koppelpunktzeilen- bzw. Koppelpunktspalten-Adresse beaufschlagbar sein, auf die hin sie jeweils an der der jeweiligen Koppelpunktreihen-Adresse entsprechenden Ansteuerleitung jeweils ein "1"-Ansteuersignal abgeben. Das Zusammentreffen eines Zeilenansteuersignals "1" und eines Spaltenansteuersignals "1" am Kreuzungspunkt der betreffenden Matrixzeile mit der betreffenden Matrixspalte beim Aufbau einer entsprechenden Verbindung bewirkt dann eine Aktivierung der dort befindlichen Halte-Speicherzelle, beispielsweise der Speicherzelle Hÿ, mit der Folge, daß das von der betreffenden Halte- Speicherzelle (Hÿ) gesteuerte Koppelelement, im Beispiel das Koppelelement Kÿ, leitend wird.

Damit das im Beispiel betrachtete Koppelelement Kÿ bei einem Abbau der betreffenden Verbindung wieder gesperrt wird, wird wiederum der Ansteuerdecoder DY vom Eingangsregister Reg Y mit der betreffenden Spaltenadresse beaufschlagt, so daß der Spaltendecoder DY wiederum auf seiner Ausgangsleistung yj ein Spaltenansteuersignal "1" abgibt, und zugleich wird der Zeilendecoder DX von seinem Eingangsregister Reg X her beispielsweise mit einer Leeradresse oder mit der Adresse einer Zeile von unbeschalteten Koppelpunkten beaufschlagt, so daß er auf seiner Ausgangsleitung xi ein Zeilenansteuersignal "0" abgibt; das Zusammentreffen von Spaltenansteuersignal "1" und Zeilenansteuersignal "0" bewirkt dann die Rücksetzung der Halte-Speicherzelle Hÿ mit der Folge, daß das von ihr gesteuerte Koppelelement Kÿ gesperrt wird. Die in den Koppelpunkten . . . KPÿ . . . vorgesehenen Koppelelemente . . . Kÿ . . . können in an sich bekannter Weise realisiert sein, wie dies beispielsweise auch aus EP-A-O 2 19 848, EP-A-O 2 21 490, EP-A-O 2 38 834, DE-P 36 31 634 oder DE-P 36 34 154 bekannt ist und daher hier nicht weiter erläutert werden muß. Wie die Halte- Speicherzellen . . . Hÿ . . . schaltungstechnisch realisiert sein können, wird in Fig. 2, Fig. 3 und Fig. 4 verdeutlicht:

Wie dies aus Fig. 2, Fig. 3 und Fig. 4 ersichtlich ist, sind die in zwei Koordinaten ansteuerbaren, koppelpunktindividuellen Halte- Speicherzellen Hÿ jeweils mit zwei kreuzgekoppelten C-MOS- Inverterschaltungen Tp′, Tn′; Tp′′, Tn′′ gebildet, deren eine (Tp′, Tn′) eingangsseitig mit einer das nichtinvertierte Ansteuersignal der einen Ansteuerrichtung führenden Ansteuerleitung xi über einen ersten Ansteuertransistor (Tnh′ in Fig. 2 und Fig. 4, Tph′ in Fig. 3) verbunden ist und deren andere (Tp′′, Tn′′) eingangseitig mit einer das invertierte Ansteuersignal derselben Ansteuerrichtung führenden Ansteuerleitung über einen zweiten Ansteuertransistor (Tnh′′ in Fig. 2 und Fig. 4, Tph′′ in Fig. 3) verbunden ist, wobei die beiden Ansteuertransistoren ihrerseits an ihrer Steuerelektrode mit dem zugehörigen Ansteuersignal der anderen Ansteuerrichtung beaufschlagt sind.

In der in Fig. 2 skizzierten Halte-Speicherzelle Hÿ ist zwischen die beiden C-MOS-Inverterschaltung-Transistoren Tp′, Tp′′ des einen Kanaltyps (p-Kanal) und die zugehörige Speisepotentialquelle U _DD (+5 V) ein zusätzlicher Lasttransistor Tp 1 desselben Kanaltyps eingefügt, wobei die Steuerelektrode dieses zusätzlichen Lasttransistors Tp 1 mit der das nichtinvertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung yj verbunden ist. Die Ansteuertransistoren Tnh′ und Tnh′′ sind n-Kanal-Transistoren; die Ansteuertransistoren Tnh′, Tnh′′ und der zusätzliche Lasttransistor Tp 1 sind somit vom entgegengesetzten Kanaltyp.

Durch das während einer Ansteuerung (Schreibphase) der Halte- Speicherzelle Hÿ auf der Ansteuer-Taktleitung yj auftretende "1"-Signal von z. B. +5 V gesteuert gelangt der zusätzliche Lasttransistor Tp 1 in den Sperrzustand und schaltet damit für die Dauer der Schreibphase die Betriebsspannung der kreuzgekoppelten C-MOS-Inverterschaltungen Tp′, Tn′; Tp′′, Tn′′ ab, so daß die kreuzgekoppelten C-MOS-Inverterschaltungen stromlos sind. Zugleich wird während der Ansteuerphase die Halte-Speicherzelle Hÿ durch das auf der Ansteuerleitung xi nichtinvertiert und auf der Ansteuerleitung invertiert auftretende Ansteuersignal in den diesem Ansteuersignal entsprechenden Schaltzustand gesetzt; in dem so während der Schreibphase voreingestellten Schaltzustand verbleibt die Halte-Speicherzelle Hÿ, wenn danach mit Beendigung der Schreibphase auf der Ansteuerleitung yj wieder ein "0"-Signal (0 V) auftritt und der zusätzliche Lasttransistor Tp 1 wieder leitend wird.

In der in Fig. 3 skizzierten Halte-Speicherzelle Hÿ ist zwischen die beiden C-MOS-Inverterschaltung-Transistoren Tn′ und Tn′′ des n-Kanal-Typs und die zugehörige Speisepotentialquelle (Masse) ein zusätzlicher Treibertransistor Tnt desselben Kanaltyps eingefügt, dessen Steuerelektrode mit einer das invertierte Ansteuer- Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung verbunden ist. Die Halte-Speicherzelle Hÿ gemäß Fig. 3 arbeitet dann analog zur Halte-Speicherzelle gemäß Fig. 2:

Durch das während einer Ansteuerung (Schreibphase) der Halte- Speicherzelle Hÿ auf der Ansteuer-Taktleitung auftretende "0"-Signal von z. B. 0 V gesteuert gelangt der zusätzliche Treibertransistor Tnt in den Sperrzustand und schaltet damit für die Dauer der Schreibphase die Betriebsspannung der kreuzgekoppelten C-MOS-Inverterschaltungen Tp′, Tn′; Tp′′, Tn′′ ab, so daß die kreuzgekoppelten C-MOS-Inverterschaltungen stromlos sind. Zugleich wird während der Ansteuerphase die Halte-Speicherzelle Hÿ durch das auf der Ansteuerleitung xi nichtinvertiert und auf der Ansteuerleitung invertiert auftretende Ansteuersignal in den diesem Ansteuersignal entsprechenden Schaltzustand gesetzt, in welchem die so während der Schreibphase voreingestellte Halte- Speicherzelle Hÿ verbleibt, wenn danach mit Beendigung der Schreibphase auf der Ansteuerleitung wieder ein "1"-Signal (+5 V) auftritt und der zusätzliche Treibertransistor Tnt wieder leitend wird.

Wie aus Fig. 4 ersichtlich ist, ist es auch möglich, sowohl einen zusätzlichen Lasttransistor als auch einen zusätzlichen Treibertransistor vorzusehen: Gemäß Fig. 4 ist zwischen die beiden C-MOS- Inverterschaltung-Transistoren Tp′, Tp′′ des p-Kanal-Typs und die zugehörige Speisepotentialquelle U _DD ein zusätzlicher Lasttransistor Tp 1 desselben Kanaltyps eingefügt, dessen Steuerelektrode mit einer das nichtinvertierte Ansteuer-Taktsignal führenden Ansteuerleitung yj verbunden ist, und es ist zwischen die beiden C-MOS-Inverterschaltung-Transistoren Tn′, Tn′′ des n-Kanal-Typs und die zugehörige Speisepotentialquelle (Masse) ein zusätzlicher Treibertransistor Tnt ebenfalls des n-Kanal-Typs eingefügt, dessen Steuerelektrode mit einer das invertierte Anssteuer-Taktsignal der betreffenden Ansteuerrichtung führenden Ansteuerleitung verbunden ist. Die Ansteuertransistoren Tnh′, Tnh′′ und der zusätzliche Lasttransistor Tp 1 sind vom entgegengesetzten Kanaltyp, d. h. die Ansteuertransistoren Tnh′ und Tnh′′ sind n-Kanal-Transistoren. Neben der Komplementärsignal-Ansteuerung der Halte-Speicherzelle Hÿ über die beiden Ansteuerleitungen xi, der einen Ansteuerrichtung findet gemäß Fig. 4 über die beiden Ansteuerleitungen yj, also auch eine Komplementärsignal-Taktung der Halte-Speicherzelle mit dem nichtinvertierten und dem invertierten Ansteuer- Taktsignal der anderen Ansteuerrichtung statt.

In diesem Zusammenhang sei bemerkt, daß das zu einer solchen Komplementär-Ansteuerung benötigte invertierte Ansteuersignal bzw. , wie dies auch in Fig. 2, Fig. 3 und Fig. 4 angedeutet ist, jeweils auf einer eigenen Leitung durch die Koppeleinrichtung geführt sein kann; alternativ dazu ist es aber auch möglich, das jeweilige invertierte Ansteuersignal ( bzw. ) durch Invertierung des jeweiligen nichtinvertierten Ansteuersignals (xi bzw. yj) individuell an jedem Koppelpunkt zu gewinnen, was hier jedoch nicht näher dargestellt werden muß, da dies zum Verständnis der Erfindung nicht erforderlich ist.

Während einer Ansteuerung (Schreibphase) der Halte-Speicherzelle Hÿ gelangt der zusätzliche Lasttransistor Tp 1, durch das auf der Ansteuer-Taktleitung yj auftretende "1"-Signal von z. B. +5 V gesteuert, in den Sperrzustand, und zugleich gelangt auch der zusätzliche Treibertransistor Tnt, durch das während der Ansteuerung (Schreibphase) der Haltespeicherzelle Hÿ auf der Ansteuer- Taktleitung auftretende "0"-Signal von z. B. 0 V gesteuert, in den Sperrzustand. Damit wird für die Dauer der Schreibphase die Betriebsspannung der kreuzgekoppelten C-MOS-Inverterschaltungen Tp′, Tn′; Tp′′, Tn′′ beidseitig abgeschaltet, so daß die kreuzgekoppelten C-MOS-Inverterschaltungen stromlos sind. Zugleich wird während der Ansteuerphase die Halte-Speicherzelle Hÿ durch das auf der Ansteuerleitung xi nichtinvertiert und auf der Ansteuerleitung invertiert auftretende Ansteuersignal in den diesem Ansteuersignal entsprechenden Schaltzustand gesetzt, in dem die so während der Schreibphase voreingestellte Halte-Speicherzelle Hÿ verbleibt, wenn danach mit Beendigung der Schreibphase auf der Ansteuerleitung yj wieder ein "0"-Signal (0 V) und auf der Ansteuerleitung wieder ein "1"-Signal (+5 V) auftritt und der zusätzliche Lasttransistor Tp 1 und der zusätzliche Treibertransistor Tnt wieder leitend werden.

Die vollständige Abtrennung der beiden kreuzgekoppelten C-MOS-Inverterschaltungen Tp′, Tn′; Tp′′, Tn′′ von beiden Speisespannungsklemmen (U _DD und Masse) läßt dabei eine besonders kurze und zugleich dennoch sichere Ansteuerphase (Schreibphase) der Halte- Speicherzelle Hÿ zu.

Die Erfindung ist nicht auf in C-MOS-Technik realisierte Halte- Speicherzellen beschränkt; ebenso, wie gemäß Fig. 2, Fig. 3 und Fig. 4 in einer in C-MOS-Technik realisierten Halte-Speicherzelle zwischen die beiden C-MOS-Inverterschaltungs-Transistoren des einen Kanaltyps und die zugehörige Speisepotentialquelle ein zusätzlicher Lasttransistor ebenfalls des einen Kanaltyps und/ oder zwischen die beiden C-MOS-Inverterschaltungs-Transistoren des anderen Kanaltyps und die zugehörige Speisepotentialquelle ein zusätzlicher Treibertransistor ebenfalls des anderen Kanaltyps eingefügt sein kann, kann vielmehr gemäß der Erfindung auch in einer in Einkanal-Technik realisierten Halte-Speicherzelle zwischen die beiden Lasttransistoren der beiden kreuzgekoppelten Inverterschaltungen und die zugehörige Speisepotentialquelle ein zusätzlicher Lasttransistor des gleichen Kanaltyps eingefügt sein, dessen Steuerelektrode mit einer das entsprechende Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung verbunden ist, und/oder es kann zwischen die beiden Treibertransistoren und die zugehörige Speisepotentialquelle ein zusätzlicher Treibertransistor des gleichen Kanaltyps eingefügt sein, dessen Steuerelektrode ebenfalls mit einer das entsprechende Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung verbunden ist. Die Zeichnung Fig. 5 zeigt hierzu ein Ausführungsbeispiel:

Gemäß Fig. 5 ist die in zwei Koodinaten ansteuerbare, koppelpunktindividuelle Halte-Speicherzelle Hÿ mit zwei kreuzgekoppelten n-Kanal-Inverterschaltungen Tnd′, Tne′; Tnd′′, Tne′′ gebildet, deren eine (Tnd′, Tne′) eingangsseitig mit einer das nichtinvertierte Ansteuersignal der einen Ansteuerrichtung führenden Ansteuerleitung xi über einen ersten Ansteuertransistor Tnh′ verbunden ist und deren andere (Tnd′′, Tne′′) eingangsseitig mit einer das invertierte Ansteuersignal derselben Ansteuerrichtung führenden Ansteuerleitung über einen zweiten Ansteuertransistor Tnh′ verbunden ist, wobei die beiden Ansteuertransistoren ihrerseits an ihrer Steuerelektrode mit dem Ansteuer-Taktsignal der anderen Ansteuerrichtung beaufschlagt sind.

In der in Fig. 5 skizzierten Halte-Speicherzelle Hÿ ist zwischen die beiden n-Kanal-(Enhancement-)Transistoren Tne′, Tne′′ und die zugehörige Speisepotentialquelle (Masse) ein zusätzlicher Treibertransistor Tnt desselben Kanaltyps eingefügt, dessen Steuerelektrode mit einer das invertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung verbunden ist. Die Halte-Speicherzelle Hÿ gemäß Fig. 5 arbeitet dann analog zur Halte-Speicherzelle gemäß Fig. 3:

Durch das während einer Ansteuerung (Schreibphase) der Halte- Speicherzelle Hÿ auf der Ansteuer-Taktleitung auftretende "0"-Signal von z. B. 0 V gesteuert gelangt der zusätzliche Treibertransistor Tnt in den Sperrzustand und schaltet damit für die Dauer der Schreibphase die Betriebsspannung der kreuzgekoppelten n-Kanal-Inverterschaltungen Tnd′, Tne′; Tnd′′, Tne′′ ab, so daß die kreuzgekoppelten n-Kanal-Inverterschaltungen stromlos sind. Zugleich wird während der Ansteuerphase die Halte-Speicherzelle Hÿ durch das auf der Ansteuerleitung xi nichtinvertiert und auf der Ansteuerleitung invertiert auftretende Ansteuersignal in den diesem Ansteuersignal entsprechenden Schaltzustand gesetzt, in welchem die so während der Schreibphase voreingestellte Halte-Speicherzelle Hÿ verbleibt, wenn danach mit Beendigung der Schreibphase auf der Ansteuerleitung yj statt eines die Ansteuertransistoren Tnh′, Tnh′′ in den Leitzustand steuernden "1"-Signals (+5 V) wieder ein die Ansteuertransistoren sperrendes "0"-Signal (0 V) auftritt und umgekehrt auf der Ansteuerleitung wieder ein "1"-Signal, so daß der zusätzliche Treibertransistor Tnt wieder leitend wird.

Alternativ oder auch zusätzlich kann auch zwischen die beiden n-Kanal-(Depletion-)Lasttransistoren Tnd′, Tnd′′ und die zugehörige Speisepotentialquelle U _DD ein zusätzlicher Lasttransistor desselben Kanaltyps eingefügt sein, dessen Steuerelektrode ebenfalls mit der das invertierte Ansteuer-Taktsignal führenden Ansteuerleitung verbunden ist, ohne daß dies indessen noch zeichnerisch dargestellt werden müßte.

Claims (4)

1. Breitbandsignal-Koppeleinrichtung mit einer Koppelpunktmatrix in FET-Technik, deren Koppelelemente von in zwei Koordinaten angesteuerten, koppelpunktindividuellen Halte-Speicherzellen (Hÿ) gesteuert werden, die jeweils mit zwei kreuzgekoppelten MOS-Inverterschaltungen (Tp′, Tn′; Tp′′, Tn′′) gebildet sind, deren eine (Tp′, Tn′) eingangsseitig mit einer das nichtinvertierte Ansteuersignal der einen Ansteuerrichtung führenden Ansteuerleitung (xi) über einen ersten Ansteuertransistor (Tnh′) verbunden ist und deren andere (Tp′′, Tn′′) eingangsseitig mit einer das invertierte Ansteuersignal derselben Ansteuerrichtung führenden Ansteuerleitung () über einen zweiten Ansteuertransistor (Tnh′′) verbunden ist, wobei beide Ansteuertransistoren (Tnh′, Tnh′′) ihrerseits an ihrer Steuerelektrode mit dem zugehörigen Ansteuersignal der anderen Ansteuerrichtung beaufschlagt sind, dadurch gekennzeichnet, daß zwischen die beiden C-MOS-Inverterschaltung-Transistoren (Tp′; Tp′′) des einen Kanaltyps und die zugehörige Speisepotentialquelle (U _DD ) ein zusätzlicher Lasttransistor (Tp 1) ebenfalls des einen Kanaltyps eingefügt ist, dessen Steuerelektrode mit der das nichtinvertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung (yj) verbunden ist, und/oder daß zwischen die beiden C-MOS-Inverterschaltung-Transistoren (Tn′; Tn′′) des anderen Kanaltyps und die zugehörige Speisepotentialquelle (Masse) ein zusätzlicher Treibertransistor (Tnt) ebenfalls des anderen Kanaltyps eingefügt ist, dessen Steuerelektrode mit einer das invertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung () verbunden ist.

2. Breitbandsignal-Koppeleinrichtung mit einer Koppelpunktmatrix in FET-Technik, deren Koppelelemente von in zwei Koordinaten angesteuerten, koppelpunktindividuellen Halte-Speicherzellen (Hÿ) gesteuert werden, die jeweils mit zwei kreuzgekoppelten MOS-Inverterschaltungen (Tnd′, Tne′; Tnd′′, Tne′′) gebildet sind, deren eine (Tnd′, Tne′) eingangsseitig mit einer das nichtinvertierte Ansteuersignal der einen Ansteuerrichtung führenden Ansteuerleitung (xi) über einen ersten Ansteuertransistor (Tnh′) verbunden ist und deren andere (Tnd′′, Tne′′) eingangsseitig mit einer das invertierte Ansteuersignal derselben Ansteuerrichtung führenden Ansteuerleitung () über einen zweiten Ansteuertransistor (Tnh′′) verbunden ist, wobei beide Ansteuertransistoren (Tnh′, Tnh′′) ihrerseits an ihrer Steuerelektrode mit dem zugehörigen Ansteuersignal der anderen Ansteuerrichtung beaufschlagt sind, dadurch gekennzeichnet, daß zwischen die beiden Lasttransistoren der beiden kreuzgekoppelten n-Kanal-Inverterschaltungen und die zugehörige Speisepotentialquelle ein zusätzlicher Lasttransistor des gleichen Kanaltyps eingefügt ist, dessen Steuerelektrode mit der das invertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung () verbunden ist, und/oder daß zwischen die beiden Treibertransistoren (Tne′; Tne′′) der beiden kreuzgekoppelten n-Kanal-Inverterschaltungen und die zugehörige Speisepotentialquelle (Masse) ein zusätzlicher Treibertransistor (Tnt) des gleichen Kanaltyps eingefügt ist, dessen Steuerelektrode mit einer das invertierte Ansteuer-Taktsignal der genannten anderen Ansteuerrichtung führenden Ansteuerleitung () verbunden ist.

3. Breitbandsignal-Koppeleinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Ansteuertransistoren (Tnh′; Tnh′′) und der zusätzliche Lasttransistor (Tp 1) vom entgegengesetzten Kanaltyp sind, wobei die Ansteuertransistoren (Tnh′; Tnh′′) an ihrer Steuerelektrode ebenfalls mit dem nichtinvertierten Ansteuer-Taktsignal (yj) der genannten anderen Ansteuerrichtung beaufschlagt sind.

4. Breitbandsignal-Koppeleinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Ansteuertransistoren (Tph′; Tph′′) und der zusätzliche Treibertransistor (Tnt) vom entgegengesetzten Kanaltyp sind, wobei die Ansteuertransistoren (Tph′; Tph′′) an ihrer Steuerelektrode ebenfalls mit dem invertierten Ansteuer-Taktsignal () der genannten anderen Ansteuerrichtung beaufschlagt sind.