DE3729926A1

DE3729926A1 - CMOS output stage

Info

Publication number: DE3729926A1
Application number: DE19873729926
Authority: DE
Inventors: Sabine Stronski; Hans Peter Dipl Phys Fuchs
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1987-09-07
Filing date: 1987-09-07
Publication date: 1989-03-23

Abstract

In the case of a CMOS output stage of an integrated circuit arrangement, which contains at least two mutually complementary transistors (T1, T2), a protection transistor (T3), with its channel, is provided between a circuit node (K) located between the two transistors (T1, T2) and the output connection (DO) of the output stage. Said protection transistor (T3) is of the same conductance type as that (T2) of the two transistors (T1, T2), which [sic] is connected to the reference potential (VSS) of the output stage. Its gate (G) is connected via a boot strap arrangement (BT) to the supply potential (VDD) of the output stage. The invention can be used both in the case of n-well transistor arrangements and in the case of p-well transistor arrangements. <IMAGE>

Description

Die Erfindung betrifft eine CMOS-Ausgangsstufe nach dem Oberbe griff des Patentanspruches 1.The invention relates to a CMOS output stage according to the Oberbe handle of claim 1.

Gattungsgemäße Ausgangsstufen sind unter anderem aus Tietze- Schenk, Halbleiter-Schaltungstechnik, Siebente Auflage, Seite 212 bekannt. Geht man beispielsweise davon aus, daß die dort gezeigte Ausgangsstufe in sogenannter n-Wannen-Technologie her gestellt ist, so ist das (p-)Substrat des n-Kanal-Transistors mit dem Bezugspotential, üblicherweise VSS genannt, verbunden und der (n-)Substratbereich des p-Kanal-Transistors, allgemein als (n-)Wanne bezeichnet, ist mit dem Versorgungspotential, allgemein VDD, verbunden.Output stages of the generic type are known, inter alia, from Tietze-Schenk, Semiconductor Circuit Technology, Seventh Edition, page 212. If one assumes, for example, that the output stage shown there is manufactured in so-called n-well technology, the (p-) substrate of the n-channel transistor is connected to the reference potential, usually called VSS , and the (n- ) The substrate region of the p-channel transistor, generally referred to as an (n) well, is connected to the supply potential, generally VDD .

Bei einigen in CMOS-Technologie integrierten Halbleiterschalt kreisen ist jedoch das Substrat des n-Kanal-Transistors (n-Wan nen-Technologie sei wieder angenommen) mit einer eigenen soge nannten Substratvorspannung verbunden. Sie liegt üblicherweise um 2,5 V bis 5 V niedriger als das Bezugspotential VSS (bei einem angenommenen Versorgungspotential von VDD = 5 V). Die Substrat vorspannung kann dabei bekanntlich chipintern erzeugt werden (Substratvorspannungsgenerator) oder sie kann dem Halbleiter chip extern zugeführt sein.In some semiconductor circuits integrated in CMOS technology, however, the substrate of the n-channel transistor (n-well technology is assumed again) is connected to its own so-called substrate bias. It is usually 2.5 V to 5 V lower than the reference potential VSS (with an assumed supply potential of VDD = 5 V). As is known, the substrate bias can be generated on-chip (substrate bias generator) or it can be supplied to the semiconductor chip externally.

Verändert man nun die gattungsgemäße Ausgangsstufe derart, daß an dem im Substrat angeordneten Transistor (im Beispiel der n- Kanal-Transistor) die vorstehend genannte, gegenüber dem Bezugs potential veränderte Substratvorspannung anliegt, so können un ter bestimmten Bedingungen negative Effekte auftreten: liegt beispielsweise am Ausgang der Ausgangsstufe versehentlich ein Potential an, das um mehr als eine Diodenspannung (bei Silizium typisch 0,7 V) höher ist als das Versorgungspotential VDD, so wird ein parasitär vorhandener, vertikal gebildeter Bipolartran sistor leitend. Der parasitäre bipolare Transistor ist gebildet aus dem mit dem Ausgang der Ausgangsstufe verbundenen Diffu sionsbereich des in der Wanne angeordneten Transistors, aus der Wanne selbst und aus dem Substrat der Ausgangsstufe. Dadurch wird die Substratvorspannung in Richtung auf Bezugspotential VSS gezogen und im Extremfall noch darüber hinaus in Richtung Versorgungspotential VDD. Dieser Effekt wird üblicherweise als Latch-up-Effekt bezeichnet. Er ist aus bekannten Gründen in der CMOS-Technik unerwünscht.If you now change the generic output stage in such a way that the above-mentioned substrate bias, which is changed with respect to the reference potential, is present at the transistor arranged in the substrate (in the example, the n-channel transistor), then negative effects can occur under certain conditions: Output of the output stage accidentally at a potential that is higher than the supply potential VDD by more than one diode voltage (typically 0.7 V for silicon), so a parasitic, vertically formed bipolar transistor becomes conductive. The parasitic bipolar transistor is formed from the diffusion region connected to the output of the output stage of the transistor arranged in the well, from the well itself and from the substrate of the output stage. This pulls the substrate bias in the direction of the reference potential VSS and, in extreme cases, also in the direction of the supply potential VDD . This effect is usually referred to as the latch-up effect. It is undesirable in CMOS technology for known reasons.

Aus diesem Grunde verwendet man bei integrierten CMOS-Schalt kreisen, die eine Substratvorspannung aufweisen (typischerwei se sind dies DRAM's und Mikroprozessorbausteine), bislang als Ausgangsstufen reine n-Kanal-Ausgangsstufen. Man vermeidet da mit das Latch-up-Problem. N-Kanal-Ausgangsstufen weisen jedoch große Nachteile auf: hoher Flächenbedarf, unbefriedigende Schalt eigenschaften (z. B. Geschwindigkeit) sowie Pegelprobleme im High-Zustand des Ausgangssignales. Letztere können zwar durch "Boosten" des Ausgangssignales umgangen werden, was jedoch wie derum zusätzlichen Aufwand erfordert.For this reason one uses with integrated CMOS switching circles that have a substrate bias (typically These are DRAMs and microprocessor components), so far as Output stages pure n-channel output stages. You avoid there with the latch-up problem. However, N-channel output stages have big disadvantages: high space requirements, unsatisfactory switching properties (e.g. speed) and level problems in the High state of the output signal. The latter can go through "Boost" of the output signal can be bypassed, but how which requires additional effort.

Aufgabe der vorliegenden Erfindung ist es, eine gattungsgemäße Ausgangsstufe so zu verändern, daß sie ohne Gefahr des Auftre tens des Latsch-up-Effektes auch bei integrierten Schaltkreisen eingesetzt werden kann, die eine Substratvorspannung aufweisen.The object of the present invention is a generic Change output stage so that it is without risk of occurrence least of the pinch-up effect even with integrated circuits can be used that have a substrate bias.

Diese Aufgabe wird gelöst durch die kennzeichnenden Merkmale des Patentanspruches 1.This problem is solved by the characteristic features of claim 1.

Vorteilhafte Aus- und Weiterbildungen sind in Unteransprüchen gekennzeichnet.Advantageous training and further education are in the subclaims featured.

Die Erfindung wird nun anhand der Figuren näher erläutert. Es zeigt The invention will now be explained in more detail with reference to the figures. It shows

Fig. 1 eine erfindungsgemäße Ausgangsstufe, Fig. 1 shows an output stage according to the invention,

Fig. 2 ein zugehöriges Impulsdiagramm, Fig. 2 shows an associated timing diagram,

Fig. 3 zwei vorteilhafte Weiterbildungen. Fig. 3 two advantageous developments.

Fig. 1 zeigt eine erfindungsgemäße CMOS-Ausgangsstufe. Dabei wird zunächst angenommen, sie sei mittels eines Substrates vom p-Typ realisiert. An einer der Hauptflächen des Substrates ist ein wannenförmiger Bereich vom entgegengesetzten Typ, d. h. vom n-Typ ausgebildet. Dieser nimmt einen Transistor T 1 vom ei nen Leitungstyp auf, im vorliegenden Fall vom p-Kanal-Typ. Im Bereich des Substrates ist ein Transistor T 2 vom anderen Leitungstyp, d. h. also vom n-Kanal-Typ, ausgebildet. Die beiden Transistoren T 1, T 2 sind beispielsweise elektrisch hintereinander geschaltet. Zwischen ihnen liegt ein Schaltungsknoten K der Aus gangsstufe. Jeder der Transistoren T 1, T 2 wird von einem Signal A bzw. B angesteuert. Im einfachsten Fall sind beide Signale A, B identisch. Dann wirken die beiden Transistoren T 1, T 2 wie ein klassischer Inverter. Das Substrat kann mit einer Substratvor spannung VBB verbunden sein. Es kann selbstverständlich statt dessen auch mit dem Bezugspotential VSS verbunden sein. Fig. 1 shows a CMOS output stage according to the invention. It is initially assumed that it is implemented using a p-type substrate. A trough-shaped region of the opposite type, ie of the n-type, is formed on one of the main surfaces of the substrate. This takes up a transistor T 1 of the conduction type, in the present case of the p-channel type. A transistor T 2 of the other conductivity type, that is to say of the n-channel type, is formed in the region of the substrate. The two transistors T 1 , T 2 are, for example, electrically connected in series. Between them is a circuit node K from the output stage. Each of the transistors T 1 , T 2 is driven by a signal A and B, respectively. In the simplest case, both signals A, B are identical. Then the two transistors T 1 , T 2 act like a classic inverter. The substrate can be connected to a substrate bias voltage VBB . Instead, it can of course also be connected to the reference potential VSS .

Zwischen dem Schaltungsknoten K und dem Ausgang DO der Aus gangsstufe ist ein Schutztransistor T 3 mit seinem Kanalbereich angeordnet. Der Schutztransistor T 3 ist vom selben Leitungs typ wie derjenige (T 2) der beiden zueinander komplementären Transistoren T 1, T 2, der mit dem Bezugspotential VSS der Aus gangsstufe verbunden ist. Im vorliegenden Beispiel ist er also vom n-Kanal-Typ. Das Gate G des Schutztransistors T 3 ist über eine Bootstrap-Anordnung BT mit dem Versorgungspotential VDD der Ausgangsstufe verbunden.A protection transistor T 3 with its channel region is arranged between the circuit node K and the output DO of the output stage. The protective transistor T 3 is of the same line type as that (T 2 ) of the two mutually complementary transistors T 1 , T 2 , which is connected to the reference potential VSS of the output stage. In the present example, it is therefore of the n-channel type. The gate G of the protective transistor T 3 is connected to the supply potential VDD of the output stage via a bootstrap arrangement BT .

Bootstrap-Anordnungen als solche sind bekannt. Der Fachmann kann unter vielen Möglichkeiten auswählen. Besonders vorteil haft ist es, wenn die Bootstrap-Anordnung BT lediglich ein als Widerstand ausgelegtes Schaltelement R enthält, dem ein weiteres Schaltelement mit diodenförmigem Schaltverhalten D parallelge schaltet ist. Weist der Schutztransistor T 3 beispielsweise ein W/L-Verhältnis von 500/l auf, so sollte der Wert des Widerstan des R in der Größenordnung von 5 kOhm liegen. Die Bootstrap- Wirkung stellt sich ein nach Vorladung des Schaltungsknotens K durch die Bootstrap-Anordnung BT in Verbindung mit einer beim Schutztransistor T 3 zwischen seinem Gate G und seiner Source vorhandenen parasitären Koppelkapazität C _G. Eine solche para sitäre Koppelkapazität ist bekanntlich bei jedem MOS-Transistor vorhanden.Bootstrap arrangements as such are known. The expert can choose from many options. It is particularly advantageous if the bootstrap arrangement BT only contains a switching element R designed as a resistor, to which a further switching element with a diode-shaped switching behavior D is connected in parallel. If the protective transistor T 3 has, for example, a W / L ratio of 500 / l, the value of the resistance of the R should be in the order of 5 kOhm. The bootstrap effect arises after the circuit node K has been precharged by the bootstrap arrangement BT in conjunction with a parasitic coupling capacitance C _G present in the protective transistor T 3 between its gate G and its source. Such a para coupling coupling capacitance is known to be present in every MOS transistor.

Um am Ausgang DO ein Signal mit niedrigem Pegel (d. h. also vom Wert des Bezugspotentials VSS) zu erzeugen, nimmt das Signal A am Gate des Transistors T 1 einen hohen Pegel an. Damit sperrt Transistor T 1. Signal B am Transistor T 2 nimmt ebenfalls einen hohen Pegel an. Der Transistor T 2 leitet somit, was ein Durch schalten des Bezugspotentials VSS auf den Schaltungsknoten K und weiter über den Schutztransistor T 3 an den Ausgang DO bewirkt (die Bootstrap-Anordnung BT ist so ausgelegt, daß am Gate G des Schutztransistors T 3 stets ein Potential von der Größenordnung des Versorgungspotentials VDD anliegt, wodurch der Schutztran sistor T 3 im vorliegenden Fall durchgeschaltet ist).In order to generate a signal with a low level (that is to say from the value of the reference potential VSS) at the output DO , the signal A at the gate of the transistor T 1 assumes a high level. This blocks transistor T 1 . Signal B at transistor T 2 also assumes a high level. The transistor T 2 is thus derived, which is a cause by switching the reference potential VSS to the circuit node K and further on the protection transistor T3 to the output DO (the bootstrap arrangement BT is designed so that 3 is always at the gate G of the protection transistor T a Potential of the order of the supply potential VDD is present, whereby the protective transistor T 3 is switched through in the present case).

Die Funktionsweise der erfindungsgemäßen Ausgangsstufe hinsicht lich des Erzeugens eines hohen Pegels am Ausgang DO läßt sich in Verbindung mit dem Impulsdiagramm nach Fig. 2 leicht erläutern:
Zunächst wird angenommen, daß das am Gate des Transistors T 2 an liegende Signal B einen niedrigen Pegel (meist gleich dem Be zugspotential VSS) annimmt oder bereits aufweist (gestrichelte Linie bei Darstellung von Signal B in Fig. 2). Der Transistor T 2 ist somit gesperrt. Zu einem Zeitpunkt tO nimmt das Signal A, das am Gate des Transistors T 1 anliegt, ebenfalls den niedrigen Pegel an. Damit wird der Transistor T 1 leitend. Der Schal tungsknoten K zwischen den beiden komplementären Transistoren T 1, T 2 nimmt einen hohen Pegel an. Dieser ist im allgemeinen gleich dem Versorgungspotential VDD der Ausgangsstufe, gegebenenfalls vermindert um die Schwellspannung Vth des Schutztransistors T 3.The operation of the output stage according to the invention with regard to the generation of a high level at the output DO can be easily explained in connection with the pulse diagram according to FIG. 2:
First, it is assumed that the signal B at the gate of transistor T 2 is at a low level (usually equal to the reference potential VSS) or already has it (dashed line when signal B is shown in FIG. 2). The transistor T 2 is thus blocked. At a time t0 , the signal A , which is present at the gate of the transistor T 1 , also assumes the low level. The transistor T 1 thus becomes conductive. The circuit node K between the two complementary transistors T 1 , T 2 assumes a high level. This is generally equal to the supply potential VDD of the output stage, possibly reduced by the threshold voltage Vth of the protective transistor T 3 .

Wie bereits erläutert, weist auch der Schutztransistor T 3, ebenso wie jeder MOS-Transistor, eine parasitäre Koppelkapazi tät C _G zwischen seiner Source (gleiches Potential wie Schal tungsknoten K) und seinem Gate G auf. Letzteres ist, wie eben falls bereits beschrieben, über die Bootstrap-Anordnung BT rela tiv hochohmig mit dem Versorgungspotential VDD verbunden. Die Koppelkapazität C _G bewirkt nun mittels Ladungsverschiebung im Zeitpunkt des Ansteigens des Potentials am Schaltungsknoten K ebenfalls ein Ansteigen des Potentials am Gate G. Bei einem Versorgungspotential von VDD = 5 V beträgt dieser Anstieg bei geeigneter Dimensionierung der Bootstrap-Anordnung BT beispiels weise 2 bis 3 V. Der Anstieg erfolgt von einem Potential aus, das in etwa gleich ist dem Versorgungspotential VDD (High-Pegel). Der Spitzenwert, den das Potential am Gate G aufweist, liegt also deutlich über dem Wert des Versorgungspotentials VDD. Im vorliegenden Beispiel beträgt er etwa 7 bis 8 V.As already explained, the protective transistor T 3 , like any MOS transistor, has a parasitic coupling capacitance C _G between its source (same potential as circuit node K) and its gate G. The latter, as already described, is connected via the bootstrap arrangement BT with a relatively high resistance to the supply potential VDD . The coupling capacitance C _G now also causes an increase in the potential at the gate G by means of a charge shift at the time when the potential at the circuit node K rises. With a supply potential of VDD = 5 V, this increase, with suitable dimensioning of the bootstrap arrangement BT, is, for example, 2 to 3 V. The increase takes place from a potential which is approximately the same as the supply potential VDD (high level). The peak value that the potential at the gate G has is therefore clearly above the value of the supply potential VDD . In the present example, it is approximately 7 to 8 V.

Das Gate G ist also gegenüber dem Versorgungspotential VDD und dem Schaltungsknoten K deutlich überhöht. Demzufolge steigt das Potential am Ausgang DO sehr steil auf seinen gewünschten Pegel an. Dieser Vorteil der Erfindung beruht auf geometrisch minima lem Mehraufwand (Bootstrap-Anordnung BT und Schutztransistor T 3) gegenüber dem Stand der Technik. Nach der Überhöhung stellt sich, beispielsweise durch ein vorhandenes RC-Glied, bestehend aus dem Widerstand R der Bootstrap-Anordnung BT und der Koppelkapazität C _G des Schutztransistors T 3 verursacht, wiederum der übliche High-Pegel am Gate G ein.The gate G is therefore significantly excessive compared to the supply potential VDD and the circuit node K. As a result, the potential at the output DO rises very steeply to its desired level. This advantage of the invention is based on geometrically minimal additional effort (bootstrap arrangement BT and protective transistor T 3 ) compared to the prior art. After the increase, the usual high level at the gate G again arises, for example caused by an existing RC element consisting of the resistance R of the bootstrap arrangement BT and the coupling capacitance C _{G of} the protective transistor T 3 .

Die Lösung der gestellten Aufgabe erfüllt jedoch primär der Schutztransistor T 3: Im stationären Betriebszustand, d. h. zu Zeiten außerhalb des Zeitpunktes tO, liegt am Gate G des Schutz transistors T 3, wie bereits erwähnt, in etwa das Versorgungspo tential VDD an. Wird nun aufgrund irgendeines beliebigen Effek tes, der außerhalb der Ausgangsstufe auftritt, am Ausgang DO ein Potential größer als das Versorgungspotential VDD angelegt (dies löst ja üblicherweise den Latch-up-Effekt aus), so kann sich dieses am Ausgang DO anliegende Potential aufgrund des am Gate G anliegenden Potentials (s. oben) auf den Schaltungskno ten K nur bis zu einem Wert in der Größenordnung des Versor gungspotentials VDD bewirken. Die so erfolgte Potentialbe grenzung am Schaltungsknoten K auf einen maximalen Potential wert in Höhe des Versorgungspotentials VDD bewirkt, daß der Latch-up-Effekt nicht eintreten kann.However, the solution of the problem primarily performs the protection transistor T 3: In the steady state, that is at times outside the time point tO, roughly the Versorgungspo tential VDD at the gate G of the protection transistor T 3, as already mentioned, to. If, due to any effect that occurs outside the output stage, a potential greater than the supply potential VDD is applied to the output DO (this usually triggers the latch-up effect), this potential present at the output DO can change due to the Potential present at the gate G (see above) on the circuit node K only up to a value in the order of the supply potential VDD . The potential limitation at the circuit node K to a maximum potential value in the amount of the supply potential VDD means that the latch-up effect cannot occur.

Bei der erfindungsgemäßen Lösung tritt noch ein weiterer posi tiver Effekt auf: Über die Gateelektrode des Transistors T 1 be steht eine (bei einer reinen n-Kanal-Schaltungsanordnung nicht vorhandene) kapazitive Einkopplung auf den wannenförmigen Sub stratbereich. Diese Einkopplung beeinflußt über den bekannten Substrateffekt das Schaltverhalten des im wannenförmigen Sub stratbereich aufgenommenen Transistors T 1 positiv.In the solution according to the invention, a further positive effect occurs: via the gate electrode of the transistor T 1 there is a capacitive coupling (not available in a pure n-channel circuit arrangement) to the trough-shaped substrate area. This coupling has a positive effect on the switching behavior of the transistor T 1 recorded in the trough-shaped sub-region via the known substrate effect.

Fig. 3 zeigt zwei vorteilhafte Weiterbildungen der vorliegenden Erfindung: Bei der einen vorteilhaften Weiterbildung ist der p- Kanal-Transistor (T 1 in Fig. 1) durch zwei in Reihe geschaltete p-Kanal-Transistoren T 11, T 12 ersetzt. Deren Gates können mit einander verbunden sein. Fig. 3 shows two advantageous developments of the present invention: In one advantageous refinement, it is replaced the p-channel transistor (T 1 in Fig. 1) by two series-connected p-channel transistors T 11, T12. Their gates can be connected to each other.

Bei der anderen vorteilhaften Weiterbildung ist der p-Kanal- Transistor (T 2 in Fig. 1) durch zwei in Reihe geschaltete n-Ka nal-Transistoren T 21, T 22 ersetzt. Deren Gates können ebenfalls miteinander verbunden sein. Das Gate des Transistors T 21 kann jedoch auch mit einem festen Potential in der Größenordnung des Versorgungspotentials verbunden sein oder mit einem weiteren Signal, das mindestens dann seinen High-Pegel aufweist, wenn auch das Signal B diesen aufweist.In the other advantageous development, the p-channel transistor (T 2 in FIG. 1) is replaced by two n-channel transistors T 21 , T 22 connected in series. Their gates can also be connected to one another. The gate of transistor T 21 can, however, also be connected to a fixed potential in the order of magnitude of the supply potential or to a further signal which has its high level at least when signal B also has it.

Beide vorteilhafte Weiterbildungen sind miteinander kombinier bar, wie Fig. 3 zeigt. Sie verhindern insbesondere das Auftreten heißer Ladungsträger (vgl. H. Terletzki, L. Risch "Operating Conditions of Dual Gate Inverters for Hot Carrier Reduction", ESSDERC 86, Seite 191 ff).Both advantageous developments can be combined with each other, as shown in FIG. 3. In particular, they prevent the occurrence of hot charge carriers (cf. H. Terletzki, L. Risch "Operating Conditions of Dual Gate Inverters for Hot Carrier Reduction", ESSDERC 86, page 191 ff).

Die Erfindung läßt sich vorteilhaft anwenden sowohl bei üblichen Schaltungsausgängen wie auch bei bidirektionalen Schaltungsan schlüssen (sog. "I/O-Anschlüsse"). The invention can be used advantageously in both conventional Circuit outputs as with bidirectional circuitry conclusions (so-called "I / O connections").

Es ist möglich, in Computersystemen die Versorgungsspannung solcher integrierter Bausteine, die voraussichtlich für längere Zeit nicht benutzt werden, von nominal beispielsweise 5 V auf eine wesentlich geringere Spannung (z. B. 1,2 V) zu reduzieren während der Zeit der Nicht-Benutzung. Dies hat z. B. bei SRAM's (statischer Halbleiterspeicher) dann zur Folge, daß zwar die gespeicherten Informationen gespeichert bleiben, der Energie verbrauch jedoch sehr gering ist. In solchen Fällen weisen die Bussignale jedoch einen High-Pegel in Höhe der üblichen Versor gungsspannung (z. B. 5 V) auf, verglichen mit der reduzierten Versorgungsspannung von 1,2 V des einzelnen Bausteines. Dies ist normalerweise die klassische Situation für das Auftreten des Latch-up-Effektes bei herkömmlichen CMOS-Bausteinen. Die vorlie gende Erfindung vermeidet dies jedoch zuverlässig.It is possible to change the supply voltage in computer systems such integrated building blocks that are expected to last for longer Time not to be used, from nominal to 5 V, for example reduce a much lower voltage (e.g. 1.2 V) during the period of non-use. This has e.g. B. at SRAM's (static semiconductor memory) then the consequence that the stored information remain stored, the energy consumption is however very low. In such cases, the Bus signals, however, have a high level equal to the usual level voltage (e.g. 5 V) compared to the reduced one Supply voltage of 1.2 V for the individual component. This is usually the classic situation for the appearance of the Latch-up effects with conventional CMOS devices. The present The present invention reliably avoids this.

Ein neuer Normierungsvorschlag des JEDEC-Komitees sieht vor, integrierte Halbleiterschaltkreise nur noch mit einer Versor gungsspannung von 3 bis 3,3 V zu betreiben, den High-Pegel der zugehörigen Bussignale jedoch bei 5 V zu belassen. Auch hier sind traditionelle CMOS-Ausgangsstufen vom Latch-up-Effekt be droht, nicht jedoch solche nach der vorliegenden Erfindung.A new standardization proposal by the JEDEC committee provides Integrated semiconductor circuits with only one supplier operating voltage of 3 to 3.3 V, the high level of associated bus signals, however, to remain at 5 V. Here too are traditional CMOS output stages with a latch-up effect threatens, but not those according to the present invention.

Wenn die vorliegende Erfindung auch anhand von n-Wannen-Techno logie erläutert wurde, so ist der Fachmann durchaus in der La ge, die Erfindung auch auf p-Wannen-Technologie anhand dieser Offenbarung anzuwenden.Although the present invention is based on n-well techno logic was explained, the expert is definitely in the La ge, the invention also on p-tub technology based on this To apply revelation.

Claims

1. CMOS output stage of an integrated circuit arrangement with at least two transistors complementary in their conductivity type, the current-carrying paths of which are connected to one another at a circuit node, characterized by the following features:

A protective transistor (T 3 ) with its channel region is arranged between the circuit node (K) and the output terminal (DO) of the output stage,
- the protection transistor (T 3) of the same channel type as derjeni ge (T 2) of mutually complementary transistors (T 1, T 2) which is connected to the reference potential (VSS) of the output stage,
- Its gate (G) is connected to the supply potential (VDD) of the output stage via a bootstrap arrangement (BT) .

2. CMOS output stage according to claim 1, characterized in that a transistor (T 1 ) of a conductivity type by at least two series-connected transistors (T 11 , T 12 ) of the same conductivity type it is set.

3. CMOS output stage according to claim 1 or 2, characterized in that a transistor (T 2 ) of the other conductivity type by at least two series-connected transistors (T 21 , T 22 ) of the same conductivity type is set.

4. CMOS output stage according to one of claims 1 to 3, because characterized in that they are called n-tub Transistor arrangement is realized.

5. CMOS output stage according to one of claims 1 to 3, because characterized in that they are called p-tub Transistor arrangement is realized.

6. CMOS output stage according to one of the preceding claims, characterized in that the bootstrap arrangement (BT) contains at least one switching element designed as a resistor (R) and in parallel thereto a switching element with diode-shaped switching behavior (D) .