DE3702226A1

DE3702226A1 - ARRANGEMENT FOR GENERATING IMAGE CONTROL SIGNALS

Info

Publication number: DE3702226A1
Application number: DE19873702226
Authority: DE
Inventors: Ralph Von Dipl Ing Vignau; Juergen Dipl Ing Lange
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1987-01-26
Filing date: 1987-01-26
Publication date: 1988-08-04
Also published as: EP0276887A2; EP0276887A3; JPS63247791A; EP0276887B1; DE3881534D1

Description

Die Erfindung betrifft eine Anordnung zum Erzeugen von Bildsteuersignalen, insbesondere Farbbildsteuersignalen für die sequentielle Darstellung der Bildpunkte eines matrixförmig aufgebauten Bildes, wobei die Bildinformation für das Bild als Folge einzelner Mehrbitzeichen eingehen, deren Bitkombination entweder den Farbwert jeweils eines Bildpunktes oder jeweils ein darzustellendes Zeichensymbol in einem Feld aus mehreren Bildpunktzeilen mit je mehreren Bildpunkten oder einen Steuercode zur Angabe von Attri buten der darzustellenden Zeichensymbole wie z. B. Farbton des Zeichensymbols und Hintergrundfarbe angeben, mit einem Prozessor, der mindestens die Verarbeitung der ein gehenden Mehrbitzeichen steuert, einem ersten Speicher, der von Zeichencodes, die von den jeweils ein darzustellendes Zeichensymbol angebenden Mehr bitzeichen abgeleitet sind, und eine durch die Nummer der Bildpunktzeile bestimmte Bitkombination adressiert wird und jeweils eine die Folge der Bildpunkte in der be treffenden Bildpunktzeile angebende Bitfolge abgibt,
einem zweiten Speicher zur Aufnahme von Codewörtern, die wiederholt sequentiell synchron mit der Bildpunktdar stellung ausgelesen werden und
einer Umsetzanordnung mit einem Schieberegister zur Parallel-Serien-Wandlung, die die aus dem zweiten Speicher ausgelesenen Codewörter in eine mit der Folge der Darstellung der Bildpunkte auftretende Folge der Farb steuersignale umsetzt.The invention relates to an arrangement for generating image control signals, in particular color image control signals for the sequential representation of the image points of a matrix-shaped image, the image information for the image being received as a sequence of individual multi-bit characters, the bit combination of which is either the color value of an image point or a character symbol to be displayed in one Field from several pixel rows with several pixels each or a control code for specifying attributes of the character symbols to be displayed, such as. B. specify the hue of the character symbol and the background color, with a processor that controls at least the processing of the incoming multi-bit characters, a first memory that is derived from character codes that are derived from the respective multi-bit characters to be displayed, and one by the number of Pixel line certain bit combination is addressed and in each case emits a bit sequence indicating the sequence of the pixels in the pixel line concerned,
a second memory for recording code words, which are repeatedly read out sequentially in synchronism with the pixel representation and
a conversion arrangement with a shift register for parallel-to-series conversion, which converts the code words read from the second memory into a sequence of color control signals which occurs with the sequence of the pixels.

Eine derartige Anordnung ist im Zusammenhang mit der integrierten Schaltung SAA 5350 "Eurom" beschrieben in "Technische Information 8 40 827" der Firma Valvo bzw. im Datenblatt der genannten integrierten Schaltung. Diese umfaßt dabei insbesondere die Umsetzanordnung und den ersten Speicher sowie weitere Steuerschaltungen, die u. a. das Einschreiben der Mehrbitzeichen für Zeichensymbole einer vollständigen Zeichenzeile des Farbbildes sowie die zugehörigen Attribute in die integrierte Schaltung steuert, wobei diese Mehrbitzeichen dem zweiten Speicher entnommen werden. Um Bildpunkte darzustellen, deren Farb wert jeweils durch ein eingegangenes Mehrbitzeichen bestimmt ist, werden die Mehrbitzeichen für Bildpunkte jeweils eines Feldes entsprechend dem Feld für ein Zeichensymbol vom Prozessor zusammengefaßt und in die gleiche Datenstruktur gebracht wie die Zeichensymbole und in einen gesonderten Speicher abgespeichert, so daß alle Bildpunkte eines Feldes nur gemeinsam über die Adresse dieses Feldes und eine zugehörige Attributinformation erreichbar sind. Dadurch ist die gemischte Darstellung von Bildteilen aus derart angegebenen Bildpunkten und Bild teilen mit Zeichensymbolen in einem Farbbild wesentlich erschwert. Außerdem sind Manipulationen an Teilen der Bildinformation, insbesondere an Mehrbitzeichen für Zeichensymbole, nur unter wesentlicher Verwendung des Prozessors möglich, der dafür erhebliche Zeit benötigt, da er dafür nicht speziell ausgelegt ist. Ferner ist durch die Tatsache, daß der Umsetzanordnung die vollständigen Mehrbitzeichen für Zeichensymbole und die Attribute unmittelbar zugeführt werden, so daß diese bei jedem Halb bild erneut in Farbsteuersignale umgesetzt werden müssen, die Umsetzgeschwindigkeit begrenzt, so daß für Farbbilder mit hoher Auflösung und höherer Bildfrequenz die technisch mögliche Geschwindigkeit der Umsetzanordnung nicht aus reicht. Such an arrangement is in connection with the integrated circuit SAA 5350 "Eurom" described in "Technical Information 8 40 827" from Valvo or im Datasheet of the mentioned integrated circuit. These includes in particular the conversion arrangement and the first memory and other control circuits that u. a. the writing of the multi-bit characters for character symbols a full character line of the color image as well as the associated attributes in the integrated circuit controls, these multi-bit characters the second memory be removed. To represent pixels, their color value by an incoming multi-bit character is determined, the multi-bit characters for pixels one field each corresponding to the field for a Character symbol summarized by the processor and in the brought the same data structure as the drawing symbols and stored in a separate memory so that all Pixels of a field only together via the address of this field and an associated attribute information are reachable. This is the mixed representation of Parts of the image from such specified pixels and image share with symbols in a color image difficult. In addition, manipulation of parts of the Image information, especially on multi-bit characters for Drawing symbols, only with substantial use of the Processor possible, which takes considerable time because it is not specially designed for this. Furthermore is by the fact that the conversion arrangement is complete Multi-bit characters for character symbols and the attributes be fed immediately, so that this in each half image must again be converted into color control signals, the conversion speed is limited, so that for color images with high resolution and higher frame rate the technically possible speed of the transfer arrangement is not sufficient enough.

Aufgabe der Erfindung ist es, eine Anordnung der eingangs genannten Art anzugeben, die weitgehend unabhängig von der Art der Beschreibung der Bildpunkte, d. h. unabhängig davon, ob diese Bildpunkte unmittelbar durch die ein gehenden Mehrbitzeichen angegeben sind oder durch Mehrbit zeichen, die Zeichensymbole angeben, eine einfache Um setzung und Verarbeitung der Mehrbitzeichen unter weit gehender Entlastung des Prozessors ermöglicht, so daß auf diese Weise einfacher Manipulationen am Bild vorgenommen werden können, an denen der Prozessor nur relativ wenig beteiligt ist.The object of the invention is to arrange the arrangement specified type, which is largely independent of the Type of description of the pixels, d. H. independently of whether these pixels are immediately through the one outgoing multi-bit characters are specified or by multi-bit characters that indicate character symbols are a simple um Setting and processing the multi-bit characters under wide allows relieving the processor, so that on made simple manipulations of the image can be, on which the processor only relatively little is involved.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß eine Steueranordnung vorgesehen ist, die mindestens aus dem ersten Speicher ausgelesene Bitfolgen mit vom Pro zessor zugeführten Daten, die im Falle der Bitfolgen von den Steuercodes zur Angabe der Attribute abgeleitet sind, verknüpft und dabei Codewörter erzeugt, die je die voll ständige Bildinformation einer Anzahl aufeinanderfolgender Bildpunkte enthalten, und diese erzeugten Codewörter in Speicherstellen des zweiten Speichers einschreibt, deren Adressen eine Adressensteueranordnung aus Adresseninfor mation des Prozessors erzeugt.This object is achieved in that a control arrangement is provided, which is at least bit sequences read from the first memory with the Pro processor supplied data, which in the case of the bit sequences of the control codes for specifying the attributes are derived, linked and generated codewords, each of which is full permanent image information of a number of successive Contain pixels, and these generated code words in Writes memory locations of the second memory whose An address control arrangement from address information tion of the processor.

Die zugeführten Mehrbitzeichen werden in dem Fall, daß sie Zeichensymbole bedeuten, also zunächst durch die Steuer anordnung in Bildpunkte bzw. Bildpunktgruppen aufgelöst, so daß die Codewörter des zweiten Speichers weitgehend nur die Farbinformationen und gegebenenfalls weitere Attribute der einzelnen Bildpunkte bzw. Bildpunktgruppen enthalten, die von der Umsetzanordnung mit höher Geschwindigkeit in die Farbsteuersignale umgesetzt werden können. Zusätzlich sind bestimmte gezielte Veränderungen des Bildinhaltes leichter möglich, unabhängig davon, von welcher Art von Mehrbitzeichen dieser Bildinhalt stammt. Außerdem ist eine gemischte Darstellung von Codewörtern, die aus verschie denen Arten von Mehrbitzeichen entstanden sind, besonders einfach möglich. Die Adressensteueranordnung kann sowohl beim Einschreiben der Codewörter in den zweiten Speicher als auch beim Auslesen aus diesem dessen Adressierung weitgehend autonom verwalten, so daß der Prozessor auch in dieser Hinsicht weitgehend entlastet ist.The multi-bit characters supplied are in the event that they Sign symbols mean, initially through the tax arrangement in pixels or groups of pixels, so that the code words of the second memory largely only the color information and possibly other attributes of the individual pixels or groups of pixels, that from the transfer arrangement at high speed in the color control signals can be implemented. In addition are certain targeted changes to the image content easier possible regardless of what type of Multi-bit characters this image content comes from. Besides, one is mixed representation of code words that differ from which types of multi-bit characters have arisen, especially simply possible. The address control arrangement can both when writing the code words into the second memory as well as when reading from it its addressing manage largely autonomously, so that the processor also in is largely relieved in this regard.

Zum Verknüpfen der Bitfolgen des ersten Speichers mit den Datenwörtern des Prozessors weist gemaß einer Ausgestal tung der Erfindung die Steueranordnung eine Maskieranord nung auf, die abhängig von ersten vom Prozessor zuge führten Daten Teile einer vom ersten Speicher zugeführten Bitfolge oder eines vom zweiten Speicher zugeführten Code wortes durch entsprechende Teile von zweiten, vom Prozessor zugeführten Daten ersetzt. Dadurch wird ohne wesentliche Belastung des Prozessors jede aus dem ersten Speicher ausgelesene Bitfolge einfach mit der zugehörigen Attritbutinformation, insbesondere der Farbinformation, kombiniert. Zusätzlich ermöglicht dieser Aufbau besonders einfach, einzelne Codewörter teilweise oder vollständig direkt durch Codewörter aus dem Prozessor zu ersetzen, so daß Änderungen eines Bildes, das aus von außen zugeführten Informationen erzeugt ist, leicht und übersichtlich möglich sind. Die Adressensteueranordnung entlastet den Prozessor auch in diesem Falle weitgehend von wesentlichen Programmabläufen zur Adressenverwaltung.To link the bit sequences of the first memory with the Processor data words have a configuration device of the invention, the control arrangement is a masking arrangement depending on the first one assigned by the processor led data parts of a from the first memory Bit sequence or a code supplied from the second memory word by corresponding parts of second, from Processor supplied data replaced. This will do without substantial processor load each from the first Bit sequence read out memory simply with the associated Attraction information, especially color information, combined. In addition, this structure enables particularly simple, partial or complete individual code words to be replaced directly by code words from the processor, so that changes an image that comes from the outside Information is generated easily and clearly possible are. The address control arrangement relieves the Processor largely essential in this case too Program sequences for address management.

Gemäß einer weiteren Ausgestaltung der Erfindung weist die Maskieranordnung für jedes Bit des Codewortes einen Umschalter auf, der dem Codewortausgang wahlweise abhängig von einer vom Prozessor gelieferten Maskierinformation, die in einem Register zwischengespeichert ist, die Infor mation der Bitfolge bzw. des Codewortes oder der vom Prozessor zugeführten Daten zuführt. Durch die vorweg vom Prozessor gelieferte Maskierinformation werden die Stellen des Codewortes, die durch Prozessordaten ersetzt werden sollen, einfach ausgewählt.According to a further embodiment of the invention, the Masking arrangement for each bit of the code word Switch to, depending on the code word output masking information provided by the processor, which is cached in a register, the Infor mation of the bit sequence or the code word or the Processor fed data. By anticipating the Masking information supplied to the processor becomes the digits of the code word, which are replaced by processor data simply selected.

Nach einer weiteren Ausgestaltung der Erfindung ist der Maskieranordnung eine steuerbare Schiebeanordnung für die vom ersten Speicher zugeführten Bitfolgen vorgeschaltet, die jedes Bit einer Bitfolge um eine von der Stelle in der Bitfolge abhängige Anzahl Stellen verschiebt und jeweils mehreren benachbarten Bitstellen gleiche Werte zuordnet. Auf diese Weise können mit geringem Aufwand insbesondere Zeichensymbole mit doppelter oder mehrfacher Breite dargestellt werden. Die Darstellung mit doppelter Höhe ist einfach durch entsprechende Adressenumrechnung mit Hilfe der Adressensteueranordnung möglich.According to a further embodiment of the invention Masking arrangement a controllable sliding arrangement for the Upstream bit sequences supplied from the first memory, which each bit of a bit sequence by one from the position in the Bit sequence dependent number of digits shifts and each assigns the same values to several neighboring bit positions. In this way, in particular, with little effort Drawing symbols with double or multiple widths being represented. The double height representation is simply by using the appropriate address conversion the address control arrangement possible.

Für eine weitgehend vom Prozessor unabhängige Adressen verwaltung enthält die Adressensteueranordnung einen Adressenrechner zum Ändern der Adressen in vorgegebenen Schritten, adressierbare, vom Prozessor ladbare Adreßregister und einen Vergleicher zum Vergleichen einer vom Adressen rechner geänderten Adresse mit einer in einem ausgewählten Adressenregister gespeicherten Adresse enthält. Der Adressenrechner ist ein einfacher Addierer/Subtrahierer, der zu Anfangsadressen vom Prozessor in einem entsprechen den Adreßregister jeweils bestimmte Schrittwerte addiert oder von diesen Anfangswerten subtrahiert, so daß der Prozessor lediglich Anfangsadressen für größere Bildbe reiche zu liefern braucht. Durch den Vergleicher wird unmittelbar festgestellt, wann die Bearbeitung des vom Prozessor vorgegebenen Bildfeldes durch die Adressen steueranordnung beendet ist. Da bei den von der Steuer anordnung durchgeführten Bearbeitungen jeweils nur be stimmte Schrittweiten auftreten, ist es ferner zweckmäßig, daß die Werte für die Schrittweite zum Ändern der Adressen in einen Festwertspeicher in der Adressensteueranordnung gespeichert sind. Auf diese Weise bildet die Adressen steueranordnung eine weitgehend abgeschlossene Einheit, die vom Prozessor leicht zu steuern ist.For addresses largely independent of the processor administration contains the address control arrangement Address calculator for changing the addresses in predefined ones Steps, addressable address registers loadable by the processor and a comparator for comparing one of the addresses computer changed address with one in a selected one Address register contains stored address. The Address calculator is a simple adder / subtractor, which correspond to starting addresses from the processor in one certain address values are added to the address register or subtracted from these initial values so that the Processor only start addresses for larger image needs to deliver rich. Through the comparator immediately determined when the processing of the from Processor predetermined image field by the addresses control arrangement is ended. Because of the tax arrangement carried out edits only be step sizes occur, it is also advisable that the values for the increment for changing the addresses into a read-only memory in the address control arrangement are saved. This way forms the addresses control arrangement a largely self-contained unit, which is easy to control by the processor.

Die Steuerung der Vorgänge in der Steueranordnung und der Adressensteueranordnung, insbesondere das Einschreiben und Auslesen von Registern darin, kann vollständig durch den Prozessor erfolgen. Da hierfür jedoch nur wenige festge legte Abläufe vorkommen, ist es nach einer weiteren Ausge staltung der Erfindung zweckmäßig, daß die Steueranordnung eine Ablaufsteuerung aus einem Zähler und einem von diesem adressierten Festwertspeicher enthält, von dessen Aus gangen einige über einen dritten Umschalter mit Setzein gängen des Zählers verbunden sind und weitere Ausgänge Steuerleitungen insbesondere für die Maskieranordnung bilden und die Adressensteueranordnung bilden. Auf diese Weise braucht der Prozessor nur Anfangswerte für die Steuerabläufe in der Steueranordnung und der Adressen steueranordnung zu liefern, so daß die weiteren Abläufe unabhängig vom Prozessor erfolgen und dieser weiter ent lastet wird.The control of the processes in the control arrangement and the Address tax arrangement, especially registered mail and Reading registers in it can be done completely by the Processor. However, since only a few are defined processes occur, it is after another expansion staltung of the invention useful that the control arrangement a sequential control system consisting of a counter and one of these contains addressed read-only memory, from whose off some went through a third switch with set gears of the meter are connected and further outputs Control lines, in particular for the masking arrangement form and form the address control arrangement. To this Way, the processor only needs initial values for that Tax procedures in the tax arrangement and addresses control arrangement to deliver, so that the further processes regardless of the processor and this ent is burdened.

Eine besonders günstige Realisierung der erfindungsgemäßen Anordnung ergibt sich dadurch, daß die Steueranordnung, die Adressensteueranordnung und die Umsetzanordnung in einer einzigen monolithisch integrierten Schaltungsanord nung enthalten sind. Für den Aufbau einer Darstellungs anordnung mit einer Farbbildröhre sind dann außer den dafür erforderlichen Ablenkschaltungen nur wenige weitere aktive Bauelemente erforderlich. Bei entsprechender Technik der Halbleiterherstellung ist es auch möglich, die letztgenannten Elemente mit dem Prozessor zusammen auf einer Halbleiterscheibe zu integrieren und lediglich die Speicher extern vorzusehen, so daß sich eine sehr kompakte Bauweise ergibt.A particularly favorable implementation of the invention The arrangement results from the fact that the control arrangement, the address control arrangement and the conversion arrangement in a single monolithically integrated circuit arrangement are included. For building a presentation Arrangements with a color picture tube are then in addition to the only a few more necessary deflection circuits active components required. With appropriate Technology of semiconductor manufacturing, it is also possible to the latter elements together with the processor to integrate a semiconductor wafer and only that To provide memory externally, so that it is a very compact Construction results.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung naher erläutert. Es zeigen:Embodiments of the invention are as follows explained in more detail with reference to the drawing. Show it:

Fig. 1 schematisch ein Blockschaltbild der wichtigsten Teile einer erfindungsgemäßen Anordnung, Fig. 1 shows schematically a block diagram of the main parts of an inventive arrangement,

Fig. 2 schematisch ein Blockschaltbild der Bildsignal steuerung, Fig. 2 shows schematically a block diagram of the image signal control,

Fig. 3 den näheren Aufbau der Steueranordnung darin, Fig. 3 shows the detailed structure of the control assembly therein,

Fig. 4 Einzelheiten des Aufbaues der Adressensteuerung, Fig. 4 shows details of the construction of the address control,

Fig. 5 den Aufbau der Ablaufsteuerung in der Steueranord nung,5 shows voltage. The construction of the sequence control in the stick mode,

Die Fig. 1 zeigt ein schematisches Blockschaltbild, in dem der Block 10 eine Bildsignalsteuerung darstellt, die an den drei Ausgängen 18 die vorzugsweise analogen Farb steuersignale für die Ansteuerung einer nicht darge stellten Farbbildröhre liefert. Die Bildsignalsteuerung 10 ist ferner über eine bidirektionale Datenleitung 17 mit einem Schreib-Lese-Speicher 16 verbunden, der über eine Adressleitung 19 von der Bildsignalsteuerung 10 adressiert wird. Die Datenleitung 17 und die Adressleitung 19 bestehen tatsächlich in üblicher Weise je aus einer größeren Anzahl paralleler einzelner Leitungen für die einzelnen Bits der Daten bzw. Adressen und sind hier der Einfachheit halber nur als eine Doppelleitung darge stellt. Dies gilt auch in der weiteren Beschreibung für derartige Mehrfachleitungen, wie z. B. die Leitungen 13 und 15 in Fig. 1. Fig. 1 shows a schematic block diagram in which the block 10 represents an image signal control, which supplies the preferably analog color control signals for the control of a color tube, not shown, at the three outputs 18 . The image signal controller 10 is also connected via a bidirectional data line 17 to a read / write memory 16 which is addressed by the image signal controller 10 via an address line 19 . The data line 17 and the address line 19 actually consist in the usual way each of a larger number of parallel individual lines for the individual bits of the data or addresses and are here for the sake of simplicity only as a double line Darge. This also applies in the further description for such multiple lines, such as. B. the lines 13 and 15 in Fig. 1st

Die Bildsignalsteuerung 10 ist außerdem mit einem Pro zessor 12 über eine bidirektionale Datenleitung 13 und eine Adressleitung 15 verbunden, an die ferner ein Fest wertspeicher 14 angeschlossen ist, der insbesondere die Programmdaten für den Prozessor 12 sowie gegebenenfalls weitere feste Daten für die Bildsignalsteuerung 10 ent hält. Der Prozessor 12 kann ein üblicher Mikroprozessor sein, der als eine einzige integrierte Schaltung ausge bildet ist. Derartige Mikroprozessoren sind preisgünstig auf dem Markt erhältlich. Zweckmäßig wird auch die Bild signalsteuerung 10 als eine einzige integrierte Schaltung ausgeführt, um auf diese Weise die Anzahl äußerer Ver bindungen zwischen Schaltungsteilen zu verringern und die Zuverlässigkeit zu erhöhen.The image signal control 10 is also connected to a processor 12 via a bidirectional data line 13 and an address line 15 , to which a fixed value memory 14 is also connected, which in particular contains the program data for the processor 12 and, if appropriate, further fixed data for the image signal control 10 . The processor 12 may be a conventional microprocessor that is formed as a single integrated circuit. Such microprocessors are inexpensive available on the market. The image signal controller 10 is expediently designed as a single integrated circuit in order in this way to reduce the number of external connections between circuit parts and to increase the reliability.

Der Prozessor 12 empfängt über die Leitung 11 von außen die Mehrbitzeichen, die je nach Quelle in bestimmter, vorgegebener Weise aufgebaut sind. An den Prozessor ist ferner eine nicht dargestellte Bedienungseinheit, ins besondere eine Tastatur angeschlossen, über die eine Bedienungsperson Anweisungen in den Prozessor 12 eingeben kann. Dieser nimmt gegebenenfalls entsprechend diesen Anweisungen eine Vorverarbeitung der über die Leitung 11 zugeführten Mehrbitzeichen vor und erzeugt Zeichencodes, die der Bildsignalsteuerung 10 über die Datenleitung 13 zugeführt werden, wobei über die Adressenleitung 15 angegeben wird, an welcher Stelle des Farbbildes die daraus erzeugte Bildinformation dargestellt werden soll. Die Bildsignalsteuerung 10 verarbeitet diese Zeichen codes, indem diese in Codewörter mit bestimmtem Format umgesetzt und über die Datenleitung 17 im Speicher 16 abgespeichert werden, und zum Darstellen der dadurch gegebenen Bildinformation werden diese Codewörter aus dem Speicher 16 zyklisch synchron mit der Strahlablenkung der nicht dargestellten Farbbildröhre ausgelesen und über die Datenleitung 17 der Bildsignalsteuerung 10 zugeführt, die daraus die Farbbildsignale erzeugt, die auf den Leitun gen 18 abgegeben werden. Die Bildsignalsteuerung 10 weist hierfür noch weitere Eingänge bzw. Ausgänge auf, insbe sondere für Taktsignale und Synchronisiersignale, die hier der Übersichtlichkeit halber nicht dargestellt sind.The processor 12 receives the multi-bit characters from the outside via the line 11 which, depending on the source, are constructed in a specific, predetermined manner. An operating unit (not shown), in particular a keyboard, is also connected to the processor, via which an operator can enter instructions into the processor 12 . If necessary, the latter carries out preprocessing of the multi-bit characters supplied via line 11 and generates character codes which are fed to image signal controller 10 via data line 13 , address line 15 indicating at which point in the color image the image information generated therefrom is displayed should. The image signal controller 10 processes these character codes by converting them into codewords with a specific format and storing them in the memory 16 via the data line 17 , and to represent the image information thereby provided, these codewords from the memory 16 are cyclically synchronized with the beam deflection of the color picture tube, not shown read out and supplied via the data line 17 to the image signal controller 10 , which generates the color image signals therefrom which are output on the lines 18 . For this purpose, the image signal controller 10 also has further inputs or outputs, in particular for clock signals and synchronization signals, which are not shown here for the sake of clarity.

In Fig. 1 sind der Prozessor 12 sowie die Speicher 14 und 16 grundsätzlich bekannte Bauelemente. Der Aufbau der Bildsignalsteuerung 10 ist dagegen etwas ausführlicher als Blockschaltbild in Fig. 2 dargestellt. Die Mehrfach leitungen 13 und 15 vom Prozessor 12 (Fig. 1) führen auf eine Schnittstellenschaltung 20, die Signale auf diesen Leitungen in Prozessorsteuersignale umsetzt, die über die Leitung 21 abgegeben und anderen Schaltungsteilen zuge führt werden, sowie in Prozessordaten und Prozessor adressen, die über die Leitung 23 bzw. 25 den weiteren Schaltungsteilen zugeführt werden.In Fig. 1, the processor 12 and the memories 14 and 16 are basically known components. The structure of the image signal controller 10 , however, is shown in somewhat more detail as a block diagram in FIG. 2. The multiple lines 13 and 15 from the processor 12 ( FIG. 1) lead to an interface circuit 20 which converts signals on these lines into processor control signals which are emitted via line 21 and are supplied to other circuit parts, as well as in processor data and processor addresses which are fed to the other circuit parts via line 23 or 25 .

Der Block 24 stellt eine Taktsteuerung dar, die über den Eingang 29 Taktsignale empfängt und mit Hilfe von über die Leitungen 21 und 23 zugeführten Signalen Taktsteuersig nale, die über weitere Leitungen der Mehrfach-Leitung 21 abgegeben werden, und Synchronisiersignale erzeugt, die über den Ausgang 27 abgegeben werden und beispielsweise die Strahlstromablenkung der Farbbildröhre für die Erzeugung des Farbbildes steuern.The block 24 represents a clock control, which receives clock signals via the input 29 and clock signals with the aid of signals supplied via the lines 21 and 23 , which are output via further lines of the multiple line 21 , and generates synchronization signals via the output 27 are output and control, for example, the beam current deflection of the color picture tube for the generation of the color picture.

In der Steueranordnung 22 erfolgt nun die Umsetzung der über die Datenleitung 13 vom Prozessor zugeführten Zeichencodes, die aus den Mehrbitzeichen gebildet sind über die Leitung 23 weitergeleitet werden, in Codewörter, und zwar unter Mitwirkung von Steuersignalen der Steuer leitung 21, und die erzeugten Codewörter werden über die Datenleitung 23 wieder abgegeben und insbesondere der Speichersteuerung 28 zugeführt. Diese dient zur Erzeugung von Datenwörtern und Adressen auf den Leitungen 17 und 19, die dem Speicher 16 in Fig. 1 zugeführt werden, wobei dieser Speicher nicht nur die Codewörter enthält, aus denen die Farbsteuersignale erzeugt werden, sondern auch beispielsweise die Daten für die Umsetzung der vom Prozessor aus den Mehrbitzeichen gebildeten Zeichencodes, die Zeichensymbole darstellen, in die entsprechenden Bit folgen, wie später noch erläutert wird.In the control arrangement 22 , the conversion of the character codes supplied by the processor via the data line 13 , which are formed from the multi-bit characters and passed on via the line 23 , into code words, with the assistance of control signals from the control line 21 , and the generated code words Released again via the data line 23 and in particular fed to the memory controller 28 . This is used to generate data words and addresses on lines 17 and 19 , which are fed to the memory 16 in FIG. 1, this memory not only containing the code words from which the color control signals are generated, but also, for example, the data for the conversion the character codes formed by the processor from the multi-bit characters, which represent character symbols, follow into the corresponding bits, as will be explained later.

Die Speichersteuerung 28 dient jedoch nicht nur für das Steuern des Einschreibens, sondern auch des Auslesens aus dem Speicher 16, und die ausgelesenen Codewörter werden einer Umsetzanordnung 26 über die Datenleitung 23 zuge führt, und außerdem erhält die Umsetzanordnung 26 noch Adressensignale über die Leitung 25 sowie Steuersignale über die Leitung 21, die entweder aus Prozessordaten in der Schnittstellenschaltung 20 oder im Taktgenerator 24 erzeugt worden sind. Die Umsetzanordnung 26 erzeugt eine Folge von je parallelen Datenwörtern auf der Ausgangs leitung 18, die mit der Geschwindigkeit der darzustellen den Bildpunkte auftreten und die die Farbe dieser Bild punkte angeben. Diese Farb-Datenwörter werden in bekannter Weise einem nicht dargestellten Dreifach-Digital-Analog- Wandler zugeführt, der daraus drei analoge Farbsteuer signale für die Ansteuerung der Farbbildröhre auf der Leitung 18 erzeugt, sofern dieser Digital-Analog-Wandler nicht in der Umsetzanordnung 26 enthalten ist.However, the memory controller 28 serves not only to control the writing, but also the reading from the memory 16 , and the read code words are fed to a conversion arrangement 26 via the data line 23 , and the conversion arrangement 26 also receives address signals via the line 25 and Control signals via line 21 , which have been generated either from processor data in the interface circuit 20 or in the clock generator 24 . The conversion arrangement 26 generates a sequence of parallel data words on the output line 18 , which occur at the speed of the pixels to be displayed and which indicate the color of these pixels. These color data words are supplied in a known manner to a triple digital-to-analog converter, not shown, which generates three analog color control signals for driving the color picture tube on line 18 , provided that this digital-to-analog converter is not included in the conversion arrangement 26 is.

Die Fig. 3 zeigt ein Blockschaltbild des Teils der Steueranordnung 22, der für die Verarbeitung von Daten dient, insbesondere zur Umsetzung der vom Prozessor gebildeten Zeichencodes in die Codewörter für den zweiten Speicher. Dabei wird angenommen, daß der erste und der zweite Speicher lediglich verschiedene Speicherbereiche, d.h. verschiedene Adressenbereiche eines physikalisch einheitlichen Speichers mit einem einzigen parallelen Mehrbit-Datenanschluß zum Einschreiben oder Auslesen von Datenwörtern in einen bzw. aus einem Speicherbereich gebildet sind. Fig. 3 shows a block diagram of the part of the control arrangement 22, which serves for the processing of data, in particular for implementation of character codes formed by the processor in the codewords for the second memory. It is assumed that the first and second memories are only different memory areas, ie different address areas of a physically uniform memory with a single parallel multi-bit data connection for writing or reading data words into or from a memory area.

Dieser parallele Mehrbit-Datenanschluß führt über die bidirektionale Datenleitung 31 auf ein Speicher register 32, das mit Hilfe eines Steuersignals das über die Leitung 31 zugeführte Datenwort parallel einschreibt und einer Schiebeanordnung 34 zuführt, die später be schrieben wird. Zunächst wird angenommen, daß diese Schiebeanordnung 34 jedes zugeführte Datenwort über die Leitung 33 unverändert abgibt und dem einen Eingang einer Maskieranordnung 30 zuführt. Deren zweiter Eingang ist über die Leitung 39 mit dem Ausgang eines Registers 38 verbunden, dem über die Leitung 35 parallele Datenwörter vom Prozessor zugeführt werden.This parallel multi-bit data connection leads via the bidirectional data line 31 to a memory register 32 which, with the aid of a control signal, writes the data word supplied via line 31 in parallel and feeds a shifting arrangement 34 , which will be described later. First of all, it is assumed that this shift arrangement 34 outputs each supplied data word unchanged via line 33 and supplies one input of a mask arrangement 30 . Its second input is connected via line 39 to the output of a register 38 , to which parallel data words are fed by the processor via line 35 .

Die Maskieranordnung 30 enthält für jedes Bit der beiden Leitungen 33 und 39 bzw. für jedes Bit, das in beiden Leitungen vorhanden ist, einen Umschalter, und diese Umschalter werden durch je ein Bit auf der Leitung 37 ge steuert, die mit dem Ausgang eines Registers 36 verbunden ist, das ebenfalls über die Leitung 35 Datenwörter vom Prozessor erhält. Die Auswahl der beiden Register 36 und 38 zum Einschreiben eines Datenwortes auf der Leitung 35 erfolgt über nicht dargestellte Steuerleitungen. Normaler weise wird zunächst das Register 36 geladen, das eine Voreinstellung der Umschalter bewirkt, die für eine Anzahl aufeinanderfolgender Datenwörter auf den Leitungen 33 und 39 konstant ist, nämlich insbesondere beim Umsetzen von Zeichencodes in Codewörter.The masking arrangement 30 contains for each bit of the two lines 33 and 39 or for each bit that is present in both lines, a changeover switch, and these changeover switches are controlled by one bit each on line 37 , which controls the output of a register 36 is connected, which also receives data words from the processor via line 35 . The selection of the two registers 36 and 38 for writing a data word on line 35 is made via control lines, not shown. Normally, register 36 is loaded first, which causes the changeover switch to be preset, which is constant for a number of successive data words on lines 33 and 39 , namely in particular when converting character codes into code words.

In diesem Falle werden durch jeden Zeichencode vom Prozessor, den dieser aus den Mehrbitzeichen durch eine Ergänzung um zusätzliche Bits zur Auswahl beispielsweise verschiedener Zeichensätze gebildet hat, nacheinander die Bits der einzelnen Bildpunktzeilen eines Feldes aus dem ersten Speicherbereich des Speichers ausgelesen, wobei jede Bitfolge beispielsweise 12 Bit umfaßt, und diese Bitfolgen werden nacheinander der Maskieranordnung 30 zugeführt, die insgesamt für 32 Bit ausgelegt ist. Die fehlenden 20 Bit werden durch Information über die Leitung 39 ergänzt, indem über die Leitung 37 die ent sprechenden Umschalter der Maskieranordnung 30 einge stellt werden. Die so erzeugten 32 Bit werden aufeinander folgend in zwei Hälften, die die oberen bzw. die unteren 16 Bit umfassen, durch entsprechende, nicht dargestellte Steuerleitungen an der Maskieranordnung 30 über die Leitung 31 ausgegeben und dem Speicher zugeführt. Dabei wird angenommen, daß der Speicher Datenwörter mit 16 Bit speichern kann.In this case, the processor reads out the bits of the individual pixel rows of a field from the first memory area of the memory by each character code that the processor has formed from the multi-bit characters by adding additional bits to select, for example, different character sets, each bit sequence being 12, for example Bit comprises, and these bit sequences are successively fed to the masking arrangement 30 , which is designed for a total of 32 bits. The missing 20 bits are supplemented by information on line 39 by the corresponding changeover switch of the masking arrangement 30 being set via line 37 . The 32 bits thus generated are successively output in two halves, which comprise the upper and the lower 16 bits, by corresponding control lines, not shown, on the masking arrangement 30 via the line 31 and fed to the memory. It is assumed that the memory can store 16-bit data words.

Mit dieser Anordnung ist es auch möglich, Codewörter zur Darstellung von Graphikinformation zu erzeugen oder zu ändern. In diesem Falle enthält ein über die Daten leitung 31 zugeführtes Codewort mit 16 Bit die 4-Bit- Farbinformation von jeweils vier aufeinanderfolgenden Bildpunkten. Durch entsprechende Maskierinformation, die dem Register 36 vorher zugeführt wird, kann in einem derartigen, über die Datenleitung 33 der Maskieranord nung 30 zugeführten Codewort die Farbinformation eines oder mehrerer Bildpunkte durch Informationen, die vom Prozessor über die Datenleitung 35, das Register 38 und die Leitung 39 der Maskieranordnung 30 zugeführt werden, ersetzt werden. Ein geändertes Codewort wird dann wieder über die Datenleitung 31 dem Speicher zugeführt und darin eingeschrieben.With this arrangement, it is also possible to generate or change code words for displaying graphic information. In this case, a 16-bit code word supplied via the data line 31 contains the 4-bit color information of four successive pixels. By appropriate masking information, which is supplied to the register 36 beforehand, in such a code word supplied via the data line 33 to the masking arrangement 30, the color information of one or more pixels can be obtained by information from the processor via the data line 35 , the register 38 and the line 39 of the masking arrangement 30 can be replaced. A changed code word is then fed back to the memory via the data line 31 and written therein.

Die Schiebeanordnung soll ermöglichen, zur Darstellung eines Zeichensymbols mit doppelter Breite von der über die Datenleitung 31 zugeführten Bitfolge zunächst die erste Hälfte auf die volle Anzahl der Bits der Bitfolge zu erweitern, so daß jeweils zwei benachbarte Bits der Ausgangsleitung 33 der Schiebeanordnung 34 denselben Bitwert eines entsprechenden Biteingangs erhalten unter Aufrechterhaltung der Reihenfolge der Bits, und diese so erweiterte Bitfolge wird der Maskieranordnung 30 zur Umsetzung in ein vollständiges Codewort zugeführt, das abgespeichert wird. Anschließend wird die zweite Hälfte der über die Datenleitung 31 zugeführten Bitfolge in entsprechender Weise erweitert, der Maskieranordnung 30 zugeführt und um dieselbe Information über die Leitung 39 zu einem vollständigen Codewort ergänzt, das im Speicher an der Stelle für die folgende Bildpunktgruppe abge speichert wird. Diese Erweiterungen der Bitfolge in der Schiebeanordnung läßt sich durch entsprechend verbundene Umschalter erreichen, die durch ein nicht dargestelltes Steuersignal für die Schiebeanordnung 34 parallel betätigt werden.The sliding arrangement should make it possible to expand the first half to the full number of bits of the bit sequence so that two adjacent bits of the output line 33 of the sliding arrangement 34 each have the same bit value of one to represent a double-width character symbol from the bit sequence supplied via the data line 31 receive corresponding bit input while maintaining the order of the bits, and this bit sequence thus expanded is fed to the masking arrangement 30 for conversion into a complete code word, which is stored. The second half of the bit sequence supplied via the data line 31 is then expanded in a corresponding manner, supplied to the masking arrangement 30 and supplemented by the same information via line 39 to form a complete code word which is stored in the memory at the location for the following pixel group. These extensions of the bit sequence in the sliding arrangement can be achieved by appropriately connected changeover switches which are actuated in parallel by a control signal (not shown) for the sliding arrangement 34 .

Bisher wurde nur die Verarbeitung von Daten aus dem Speicher (Speicher 16 in Fig. 1) bzw. die Verknüpfung dieser Daten mit Mikroprozessordaten in dem in Fig. 3 dargestellten entsprechenden Teil der Steueranordnung 22 erläutert. Die Adressierung des Speichers erfolgt mit Hilfe einer Anordnung, die näher in Fig. 4 dargestellt. Diese empfängt über den Eingang 35 ebenso wie die Anord nung nach Fig. 3 Daten, insbesondere einen Teil oder alle der auf der Leitung 23 in Fig. 2 gelieferten Prozessor daten. Diese führen auf eine Anordnung 42 sowie auf einen Schalter 44 und außerdem auf ein Register 60, dessen Funktion später erwähnt wird. Die Ausgänge der Anord nungen 42 und 44 sowie eines Adressenrechners 50, die alle auf der Leitung 41 zusammenführen, sind normalerweise hochohmig und geben nur bei Steuersignalen auf ent sprechenden, nicht dargestellten Steuerleitungen ein Datenwort niederohmig auf diese Leitung 41.So far, only the processing of data from the memory (memory 16 in FIG. 1) or the combination of this data with microprocessor data in the corresponding part of the control arrangement 22 shown in FIG. 3 has been explained. The memory is addressed using an arrangement which is shown in more detail in FIG. 4. 3 receives data, in particular a part or all of the processor data supplied on line 23 in FIG. 2, via input 35 as well as the arrangement according to FIG. 3. These lead to an arrangement 42 and to a switch 44 and also to a register 60 , the function of which will be mentioned later. The outputs of the arrangements 42 and 44 and of an address computer 50 , which all merge on line 41 , are normally high-resistance and only give a low-resistance data word on this line 41 for control signals on corresponding control lines, not shown.

Ein auf der Leitung 35 eintreffendes Datenwort, das einen Zeichencode vom Prozessor darstellt, wird in der Anord nung 42 in eine Adresse übersetzt, im einfachsten Falle durch Verschiebung um eine Anzahl Stellen, und über die Leitung 41 in ein bestimmtes der Adressenregister 46 ein geschrieben. Dieses Adressenregister ist über eine Leitung 43 ausgewählt, die über einen Multiplexer 48 von der Leitung 25 eine bestimmte Adresseninformation vom Prozessor (siehe Fig. 2) oder von der Leitung 55 eine bestimmte Adresseninformation von der internen Ablauf steuerung, die später erläutert wird, erhält. Der Multi plexer 48 wird vorzugsweise durch ein Steuersignal vom Prozessor auf der Leitung 21 gesteuert.A data word arriving on line 35 , which represents a character code from the processor, is translated into an address in arrangement 42 , in the simplest case by shifting it by a number of digits, and written into a specific one of address registers 46 via line 41 . This address register is selected via a line 43, which via a multiplexer 48 from the pipe 25 a specified address information from the processor (see Fig. 2) or control a particular address information from the internal flow from the line 55, which will be explained later, is obtained. The multiplexer 48 is preferably controlled by a control signal from the processor on line 21 .

Die in dem ausgewählten Adreßregister 46 gespeicherte Adresse wird auf der Leitung 45 ausgegeben und um eine Anzahl höchstwertiger Bits aus dem Register 60 ergänzt, um auf die volle Breite der Adressen für den Speicher zu kommen, wobei gleichzeitig durch den Inhalt dieses Registers 60 bestimmte Speicherbereiche ausgewählt werden können. Tatsächlich enthält das Register 60 zwei Werte, damit beim Adressieren für das Auslesen und für das Ein schreiben verschiedene Speicherbereiche angesprochen werden können.The address stored in the selected address register 46 is output on the line 45 and supplemented by a number of most significant bits from the register 60 in order to obtain the full width of the addresses for the memory, with certain memory areas being selected at the same time by the content of this register 60 can be. In fact, the register 60 contains two values so that different memory areas can be addressed when addressing for reading and writing.

Im übrigen führt die Leitung 45 u.a. auch auf den einen Eingang des Adressenrechners 50, der am anderen Eingang über die Leitung 47 von einem Multiplexer 52, der außerdem ein Speicherregister enthält, weitere Daten erhält. Im vorliegenden Falle bei der Umsetzung von Zeichencodes in Codewörter wird der Multiplexer 52 über nicht dargestellte Steuerleitungen so eingestellt, daß er auf der Leitung 47 Daten der Leitung 49 abgibt, die von einem kleinen Fest wertspeicher 54 geliefert werden, der über die Leitung 51 angesteuert wird. Dieser liefert beispielsweise einen positiven Einheitsschritt, so daß der Adressenrechner 50 die zugeführte Adresse um eine Einheit erhöht und wieder der Leitung 41 zum Zurückschreiben in das Adressen register 46 zuführt. Dadurch wird anschließend die folgen de Speicherstelle adressiert, die insbesondere die Infor mation der zweiten Bildzeile eines Zeichensymbolfeldes enthält, und in dieser Form wird nacheinander die gesamte Information eines Zeichensymbols adressiert. Diese Infor mation wird in der Anordnung nach Fig. 3 verarbeitet, wie dort beschrieben wurde.Otherwise, line 45 also leads to one input of address computer 50 , which receives further data at the other input via line 47 from a multiplexer 52 , which also contains a memory register. In the present case, when converting character codes into code words, the multiplexer 52 is set via control lines (not shown) in such a way that it outputs on line 47 data from line 49 which are supplied by a small read-only memory 54 which is driven via line 51 . This delivers, for example, a positive unit step, so that the address computer 50 increases the supplied address by one unit and feeds it back to the line 41 for writing back into the address register 46 . As a result, the following storage location is then addressed, which in particular contains the information of the second image line of a character symbol field, and in this form the entire information of a character symbol is addressed in succession. This information is processed in the arrangement according to FIG. 3, as has been described there.

Die über die Leitung 35 zugeführten Daten können jedoch auch direkt eine Adresse darstellen, beispielsweise zur unmittelbaren Beeinflussung einzelner Bildpunkte oder größerer Bildbereiche, wobei dann diese Daten über den Schalter 44 direkt der Leitung 41 zugeführt werden. Im letzteren Falle können beispielsweise größere Bildbereiche mit einem Anfangspunkt und den Dimensionen in Höhe und Breite angegeben werden, beispielsweise zum Verändern des Inhalts dieses Bildbereiches oder zum Ersetzen der Infor mation dieses Bildbereiches durch andere Informationen aus dem Speicher. Da in diesem Falle die gleichen Operationen für viele Bildpunkte nacheinander ablaufen, braucht dieser Ablauf nicht mehr vom Prozessor im einzelnen gesteuert zu werden, sondern kann mit Hilfe der noch zu beschreibenden internen Ablaufsteuerung vollständig selbständig gesteuert werden. Die Angaben über den zu verändernden Bildbereich und ggf. über die Daten, die dort eingefügt werden sollen, werden in einzelne vorgegebene Register 46 eingeschrieben, die vom Prozessor über die Leitung 25 ausgewählt werden, und danach wird der Multiplexer 48 umgeschaltet, um die Adressenauswahl über die Leitung 55 aus der internen Ablaufsteuerung vorzunehmen. However, the data supplied via line 35 can also directly represent an address, for example for directly influencing individual pixels or larger image areas, in which case these data are then fed directly to line 41 via switch 44 . In the latter case, for example, larger image areas with a starting point and the dimensions in height and width can be specified, for example to change the content of this image area or to replace the information of this image area with other information from the memory. Since in this case the same operations take place successively for many pixels, this process no longer needs to be controlled individually by the processor, but can be controlled completely independently with the help of the internal process control to be described. The information about the image area to be changed and possibly about the data to be inserted there are written into individual predetermined registers 46 , which are selected by the processor via line 25 , and then the multiplexer 48 is switched over in order to select the address via to perform the line 55 from the internal sequence control.

Bei Vorgabe eines Anfangspunktes und der Größe eines Bild bereiches, das weitgehend selbständig bearbeitet werden soll, muß geprüft werden, wann das Ende des Bereiches erreicht ist. Dazu wird zunächst aus Anfangswert und Größe der Endwert im Adressenrechner 50 berechnet und dieser berechnete Wert über ein Adressenregister 46 in ein Register 56 eingeschrieben, das seinen Inhalt über die Leitung 53 einem Vergleicher 58 zuführt, der an seinem anderen Eingang die momentane Adresse der Leitung 45 empfängt. Nun werden nacheinander die einzelnen Bildpunkte des gewünschten Bildbereich bearbeitet, und wenn der End punkt erreicht ist, gibt der Vergleicher 58 am Ausgang 59 ein Signal ab, das die interne Ablaufsteuerung beeinflußt.When specifying a starting point and the size of an image area that is largely to be processed independently, it must be checked when the end of the area is reached. For this purpose, the end value is first calculated in the address computer 50 from the initial value and size, and this calculated value is written into an register 56 via an address register 46 , which feeds its content via line 53 to a comparator 58 , which has the current address of line 45 at its other input receives. Now the individual pixels of the desired image area are processed one after the other, and when the end point is reached, the comparator 58 emits a signal at output 59 which influences the internal sequence control.

Auf ähnliche Weise können die Adressen für noch weitere ähnliche Abläufe weitgehend intern erzeugt werden, ohne daß der Prozessor im einzelnen für deren Steuerung erfor derlich ist. Die dafür notwendigen Steuersignale, insbe sondere für das Einschreiben und Auslesen von Registern und das Umschalten von Multiplexern, kann größtenteils von einer internen Ablaufsteuerung geliefert werden, die in Fig. 5 näher dargestellt ist. Diese enthält einen Festwertspeicher 62 mit einer sehr großen Wortbreite, die alle erforderlichen Steuersignale ohne weitere Decodierung unmittelbar enthält. Der dafür erforderliche Aufwand ist jedoch sehr begrenzt, da nur ganz bestimmte Abläufe vor kommen und somit nur wenige unterschiedliche Schritte, d.h. wenige unterschiedliche Datenwörter in dem Festwert speicher 62 erforderlich sind.In a similar way, the addresses for other similar processes can largely be generated internally, without the processor being specifically required for their control. The control signals required for this, in particular for the writing and reading of registers and the switching of multiplexers, can for the most part be supplied by an internal sequential control system, which is shown in more detail in FIG. 5. This contains a read-only memory 62 with a very large word width, which contains all the necessary control signals directly without further decoding. However, the effort required for this is very limited, since only very specific processes occur and therefore only a few different steps, ie a few different data words are required in the fixed value memory 62 .

Die Adressierung des Festwertspeichers 62 erfolgt über einen Zähler 64, die Steuerung des Zählers 64 erfolgt über einen Eingang 61, über den der Zähler 64 beispielsweise rückgesetzt, mittels eines Taktsignals weitergezählt oder auch auf eine Stellung gesetzt werden kann, die über die Leitung 67 zugeführt wird. Diese wird von einem Multi plexer 66 geliefert, und zwar durch Prozessordaten auf der Leitung 35, durch Daten auf der Leitung 69, die aus bestimmten Datenbits insbesondere der Leitung 31 (Fig. 3) und Signalzuständen anderer Schaltungsteile wie am Ausgang 59 des Vergleichers 58 (Fig. 4) zusammengesetzt sind, oder durch vom Festwertspeicher 62 auf der Mehrfach leitung 63 erzeugte Daten, wobei die Auswahl ebenfalls von bestimmten Bits des aus dem Festwertspeicher 62 ausgele senen Datenwortes über die Leitung 65 gesteuert wird. Durch das Setzen des Zählers 64 auf eine auf der Leitung 63 vom Festwertspeicher 62 gelieferte Stellung lassen sich leicht Ablaufschleifen realisieren, während durch die Daten auf den Leitungen 35 und 69 bestimmte Abläufe ausgewählt werden, die insbesondere im letzteren Fall von internen Bedingungen abhängen. Der Festwert speicher 62 liefert ferner über die Leitung 51 die Adresse für den Festwertspeicher 54 für die Festwerte bei der Adressenberechnung mittels des Adressenrechners 50 in Fig. 4, über die Leitung 55 die Auswahl der Adressen register 46 in Fig. 4 sowie auf der Mehrfachleitung 57 weitere Steuersignale für insbesondere die Register und Multiplexer der Anordnungen nach Fig. 3 und Fig. 4.The read-only memory 62 is addressed via a counter 64 , the counter 64 is controlled via an input 61 , via which the counter 64 can be reset, counted further by means of a clock signal or set to a position which is supplied via the line 67 . This is supplied by a multiplexer 66 , specifically by processor data on line 35 , by data on line 69 , which consists of certain data bits, in particular line 31 ( FIG. 3) and signal states of other circuit parts such as at output 59 of comparator 58 ( Fig. 4) are composed, or by data generated by the read-only memory 62 on the multiple line 63 , the selection also being controlled by certain bits of the data word read from the read-only memory 62 via the line 65 . By setting the counter 64 to a position provided on the line 63 by the read-only memory 62 , it is easy to implement process loops, while the data on the lines 35 and 69 are used to select certain processes which, in particular in the latter case, depend on internal conditions. The read only memory 62 further provides via line 51 the address for the read only memory 54 for the fixed values at the address calculated by the address calculator 50 in Fig. 4, via line 55, the selection of the address register 46 in Fig. 4 and on the multiple line 57 further control signals, in particular for the registers and multiplexers of the arrangements according to FIG. 3 and FIG. 4.

Claims

1. Arrangement for generating image control signals, in particular color image control signals for the sequential representation of the image points of a matrix-shaped image, the image information for the image being received as a sequence of individual multi-bit characters, the bit combination of which is either the color value of an image point or a character symbol to be displayed in one Field from several pixel rows with several pixels each or a control code for specifying attributes of the character symbols to be displayed, such as B. Specify the color of the symbol and the background color with
a processor that controls at least the processing of the incoming multi-bit characters,
a first memory which is addressed by character codes which are derived from the multi-bit characters indicating a character symbol to be displayed, and a bit combination determined by the number of the pixel line and which in each case emits a bit sequence indicating the sequence of the pixels in the relevant pixel line, a second memory Inclusion of code words that are repeatedly read out sequentially in synchronism with the pixel representation and
a conversion arrangement with a shift register for parallel-to-series conversion, which converts the code words read from the second memory into a sequence of color control signals which occurs with the sequence of the pixels,
characterized in that a control arrangement is provided which links at least bit sequences read from the first memory to data supplied by the processor, which in the case of the bit sequences are derived from the control codes for specifying the attributes, and thereby generates code words which each provide the complete picture information contain a number of successive pixels, and writes these generated code words into memory locations of the second memory, the addresses of which an address control arrangement generates from address information of the processor.

2. Arrangement according to claim 1, characterized in that the control arrangement a Has masking arrangement, which depends on the first Processor supplied data parts of one of the first Bit sequence supplied to memory or one from the second Memory supplied code word by appropriate parts replaced by second data supplied by the processor.

3. Arrangement according to claim 2, characterized in that the masking arrangement for each Bit of the code word has a switch that the Code word output optionally depending on one from the processor supplied masking information, which is in a register the information is stored in the bit sequence or the code word or the one supplied by the processor Feeds data.

4. Arrangement according to claim 3, characterized in that the masking arrangement Sliding arrangement for those fed from the first memory Bit sequences is connected upstream, each bit of a bit sequence by a number depending on the position in the bit sequence Digits shifts and several adjacent bits each assign equal values.

5. Arrangement according to one of claims 1 to 4, characterized in that the address control arrangement an address calculator to change the addresses in pre steps, addressable address registers loadable by the processor and a comparator for comparing one of the addresses computer changed address with one in a selected one Address register contains stored address.

6. Arrangement according to claim 5, characterized in that the values for the step wide to change the addresses in a read-only memory in the address control arrangement are stored.

7. Arrangement according to one of claims 1 to 5, characterized in that the control arrangement a Sequence control from a counter and one of these contains addressed read-only memory, from whose off some of them have a third switch with set gears of the meter are connected and further outputs Control lines, in particular for the masking arrangement form and form the address control arrangement.

8. Arrangement according to one of the preceding claims, characterized in that the control arrangement, the Address control arrangement and the conversion arrangement in one single monolithically integrated circuit arrangement are included.