DE3643947A1 - Circuit arrangement for the digital calibration of radio-frequency oscillators - Google Patents

Circuit arrangement for the digital calibration of radio-frequency oscillators

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Abstract

The invention relates to a circuit arrangement for calibrating an oscillator by means of an adjustable frequency divider 3-8, following the latter, the output frequency of which can be adjusted in steps at calibration connections by means of digital signals. The adjustable frequency divider (3-8) can be newly adjusted to a predeterminable value of stepping-down by any edge of the output signal of the circuit arrangement which extends in a predeterminable direction. Furthermore, the adjustable frequency divider 3-8 is followed by a control element 9, 10 which can be a first or second state set to which, in the first state and to which it is continuously set at an oscillator frequency below the nominal frequency, is transparent to the output signals of the adjustable frequency divider 3 to 8. In the second state, to which it can be set by any edge of the signal extending in a particular direction at the output of the circuit arrangement at an oscillator frequency above the nominal frequency, the control element 9, 10 can be set to the first state by an edge of the output signal of the adjustable frequency divider 3 to 8 extending in a predeterminable direction whilst blocking the forwarding of the edge. <IMAGE>

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Abgleich eines Oszillators, insbesondere Hochfrequenz-Oszillators, mittels eines diesem nachgeschalteten einstellbaren Frequenzteilers, dessen Ausgangsfrequenz durch digitale Signale an Abgleichanschlüssen in Stufen einstellbar ist.The invention relates to a circuit arrangement for Adjustment of an oscillator, in particular a high-frequency oscillator, by means of an adjustable downstream Frequency divider, whose output frequency by digital signals is adjustable in stages at the adjustment connections.

Es sind monolithisch integrierte CMOS-Schaltungen zum Abgleich von Quarz-Oszillatorschaltungen kommerziell verfügbar. Die Schaltungen enthalten jeweils einen festen Frequenzteiler und einen in Stufen einstellbaren Frequenzteiler, mit dem eine genaue Ausgangsfrequenz, z. B. für eine Autouhr eingestellt werden kann.They are monolithically integrated CMOS circuits for comparison of quartz oscillator circuits commercially available. The Circuits each contain a fixed frequency divider and a frequency divider that can be adjusted in steps, with which an exact Output frequency, e.g. B. can be set for a car watch can.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs beschriebenen Gattung derart weiterzuentwickeln, daß sie für Oszillatoren verwendet werden kann, deren Schwingfrequenz kleiner oder größer als die für ein Ausgangssignal vorgegebener Frequenz bei vorgegebener fester Untersetzung erforderliche Nennfrequenz ist. The invention has for its object a Circuit arrangement of the type described above further develop that they are used for oscillators can, whose oscillation frequency is smaller or larger than that for a Output signal of a given frequency at a given fixed Reduction is the required nominal frequency.  

Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß der einstellbare Frequenzteiler von jeder in eine vorgegebene Richtung verlaufenden Flanke des Ausgangssignals der Schaltungsanordnung erneut auf einen vorgebbaren Wert der Untersetzung einstellbar ist und daß dem einstellbaren Frequenzteiler ein in einen ersten oder zweiten Zustand versetzbares Steuerglied nachgeschaltet ist, das im ersten Zustand, in den es bei unterhalb der Nennfrequenz liegender Oszillatorfrequenz ständig eingestellt ist, für die Ausgangssignale des einstellbaren Frequenzteilers durchlässig ist, und das im zweiten Zustand, in den es bei oberhalb der Nennfrequenz liegender Oszillatorfrequenz durch jede in eine vorbestimmte Richtung verlaufende Flanke des Signals am Ausgang der Schaltungsanordnung versetzbar ist, von einer in eine vorgebbare Richtung verlaufenden Flanke des Ausgangssignals des einstellbaren Frequenzteilers unter Sperrung der Weiterleitung der Flanke in den ersten Zustand versetzbar ist.The object is achieved in that the adjustable frequency dividers from each into a given one Direction flank of the output signal of the Circuit arrangement again to a predeterminable value of Reduction is adjustable and that the adjustable Frequency divider in a first or second state displaceable control element is connected in the first State in which it is below the nominal frequency Oscillator frequency is constantly set for Output signals of the adjustable frequency divider permeable is, and in the second state, in which it is above the Nominal frequency lying oscillator frequency by each into one predetermined direction edge of the signal on Output of the circuit arrangement is displaceable from one in a predeterminable direction of the flank of the Output signal of the adjustable frequency divider with blocking forwarding the edge into the first state is.

Wenn sich das Steuerglied in seinem zweiten Zustand befindet, dann wird also die am Ausgang des einstellbaren Frequenzteilers nach der Umschaltung des Steuerglieds in den zweiten Zustand erscheinende Flanke gegen die Weiterleitung gesperrt. Dies bedeutet, daß im einstellbaren Frequenzteiler ein voller Untersetzungszyklus ablaufen muß, bis eine weitere Flanke in der vorgegebenen Richtung am Ausgang des Frequenzteilers erscheint. Diese Flanke wird weitergeleitet. In diesem Falle wechseln also ein Untersetzungszyklus mit der unkorrigierten Untersetzung des Frequenzteilers und ein Untersetzungszyklus, der von einem voreingestellten Wert abhängt, einander ab. Diese Maßnahme wird dann angewendet, wenn die Oszillatorfrequenz größer als die Nennfrequenz ist. Wenn dagegen die Oszillatorfrequenz kleiner als die Nennfrequenz ist, wird von einem einstellbaren Frequenzteiler nur der dem eingestellten Untersetzungsverhältnis entsprechende Untersetzungszyklus ausgeführt, der je nach dem eingestellten Wert mehr oder weniger stark vom unkorrigierten Untersetzungswert abweicht. Der Grundgedanke der Erfindung besteht also darin, den einstellbaren Frequenzteiler bei einer Oszillatorfrequenz, die kleiner als die Nennfrequenz ist, mit einem geringeren Untersetzungsverhältnis arbeiten zu lassen, während bei einer Oszillatorfrequenz, die größer als die Nennfrequenz ist, der einstellbare Frequenzteiler nacheinander sein unkorrigiertes Untersetzungsverhältnis und ein eingestelltes, in der Regel geringeres Untersetzungsverhältnis aufweist.When the control element is in its second state, then that is at the output of the adjustable frequency divider after switching the control element to the second state appearing edge blocked against forwarding. This means that in the adjustable frequency divider a full Reduction cycle must run until another edge in the specified direction at the output of the frequency divider appears. This edge is forwarded. In this case so change a reduction cycle with the uncorrected Reduction of the frequency divider and a reduction cycle, that depends on a preset value depend on each other. These Measure is applied when the oscillator frequency is greater than the nominal frequency. If, however, the Oscillator frequency is less than the nominal frequency is from an adjustable frequency divider only the one set Reduction ratio corresponding reduction cycle executed depending on the set value more or  deviates less from the uncorrected reduction value. The basic idea of the invention is therefore that adjustable frequency divider at an oscillator frequency that is smaller than the nominal frequency, with a lower one Reduction ratio to work while at a Oscillator frequency that is greater than the nominal frequency, the adjustable frequency dividers are successively uncorrected Reduction ratio and a set, usually has a lower reduction ratio.

Bei einer bevorzugten Ausführungsform enthält das Steuerglied ein D-Flipflop, dessen Takteingang an den Ausgang des steuerbaren Frequenzteilers angeschlossen ist, und dessen D- Eingang von einem, einem gleichbleibenden Binärwert entsprechenden Signal beaufschlagt ist, während der Löscheingang von einem Steuersignal beaufschlagbar ist, und ein UND-Glied, das mit einem Eingang an den Ausgang des einstellbaren Frequenzteilers und mit einem weiteren Eingang an einen Ausgang des D-Flipflops angeschlossen ist. Das Steuerglied zeichnet sich durch einen einfachen schaltungstechnischen Aufbau aus.In a preferred embodiment, the control member contains a D flip-flop, the clock input to the output of the controllable frequency divider is connected, and its D- Input from a constant binary value corresponding signal is applied during the Delete input can be acted upon by a control signal, and a AND gate, which has an input to the output of the adjustable frequency divider and with another input an output of the D flip-flop is connected. The control link is characterized by a simple circuit design out.

Vorzugsweise enthält der einstellbare Frequenzteiler eine Reihe hintereinander geschalteter Toggle-Flipflops, die mit ihren Voreinstelleingängen jeweils an ein UND-Glied angeschlossen sind, wobei von allen UND-Gliedern je ein Eingang an einen vom Ausgangssignal der Schaltungsanordnung anstoßbaren monostabilen Multivibrator angeschlossen ist, während die anderen Eingänge der UND-Glieder je mit dem Ausgang eines Exklusiv-Oder-Glieds verbunden sind, dessen einer Eingang mit einem Abgleichanschluß verbunden ist und dessen anderer Eingang gemeinsam mit den zweiten Eingängen aller Exklusiv- Oder-Glieder von einem Abgleichsignal beaufschlagbar ist, das allen Exklusiv-Oder-Gliedern zugeordnet ist. The adjustable frequency divider preferably contains a row successive toggle flip-flops with their Presetting inputs each connected to an AND gate are, with an input to one of all of the AND gates Output signal of the circuit arrangement can be triggered monostable multivibrator is connected while the other inputs of the AND gates each with the output of one Exclusive-or-limbs are connected, one of whose inputs one matching port is connected and the other Entrance together with the second entrances of all exclusive Or elements can be acted upon by a calibration signal is assigned to all exclusive-or links.  

Durch die Abgleichsignale wird das Untersetzungsverhältnis des Frequenzteilers digital eingestellt.The reduction ratio of the Frequency divider digitally set.

Es ist günstig, den Löscheingang des D-Flipflops an ein UND- Glied anzuschließen, das mit einem Eingang an den Ausgang des monostabilen Multivibrators gelegt und an seinem zweiten Eingang von dem allen Exklusiv-Oder-Gliedern gemeinsamen Abgleichsignal beaufschlagbar ist. Durch das gemeinsame Abgleichsignal wird eine Einstellung in Abhängigkeit davon getroffen, ob die tatsächliche Oszillatorfrequenz größer oder kleiner als die Nennfrequenz ist.It is convenient to connect the delete input of the D flip-flop to an AND Connect the link with an input to the output of the monostable multivibrators placed on his second Entrance from what is common to all exclusive-OR members Adjustment signal can be applied. Through the common Adjustment signal becomes a setting depending on it hit whether the actual oscillator frequency is greater or is less than the nominal frequency.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen 5 und 6 beschrieben.Further advantageous embodiments of the invention are in the Subclaims 5 and 6 described.

Die Erfindung wird im folgenden anhand eines in einer Zeichnung dargestellten Ausführungsbeispiels näher erläutert, aus dem sich weitere Einzelheiten, Vorteile und Merkmale ergeben.The invention is based on one in one Drawing illustrated embodiment explained in more detail, which gives further details, advantages and features surrender.

Die Zeichnung zeigt ein Schaltbild einer Anordnung zum Abgleich eines Hochfrequenz-Oszillators (1), der vorzugsweise eine Quarz- Oszillatorschaltung ist, die eine Schwingung mit einer stabilen Frequenz im Bereich von beispielweise 4,194304 MHz±1024 Hz Toleranz erzeugt. Die Frequenz soll so untersetzt werden, daß vorzugsweise eine für den Antrieb eines Schrittmotors einer Uhr, insbesondere einer Autouhr, geeignete Schwingung erzeugt wird, die einen sehr genauen Gang der Uhr gewährleistet.The drawing shows a circuit diagram of an arrangement for adjusting a high-frequency oscillator ( 1 ), which is preferably a quartz oscillator circuit that generates an oscillation with a stable frequency in the range of, for example, 4.194304 MHz ± 1024 Hz tolerance. The frequency should be reduced so that an oscillation suitable for driving a stepping motor of a watch, in particular a car watch, is preferably generated, which ensures a very precise clock movement.

Die vom Oszillator (1) erzeugte hochfrequente Schwingung wird in Rechteckimpulse umgewandelt, die einem fest eingestellten Frequenzuntersetzer (2) zugeführt werden, der z. B. ein Untersetzungsverhältnis von acht hat und aus Toggle-Flipflops aufgebaut ist, die nicht näher dargestellt sind. Der Frequenzuntersetzer (2) speist den Takteingang eines ersten Toggle-Flipflops (3), dessen Q-Ausgang den Takteingang eines zweiten Toggle-Flipflops (4) speist. Dem Toggle-Flipflop (4) ist auf die vorstehend beschriebene Art ein weiteres Toggle-Flipflop (5) nachgeschaltet. In gleicher Weise sind weitere Toggle- Flipflops (6), (7), (8) in Reihe geschaltet. Es sind z.B. sieben Flipflops in Reihe geschaltet. Alle Toggle-Flipflops reagieren auf in negativer Richtung verlaufende Flanken der Eingangssignale. Dem Q-Ausgang des letzten, in der Reihe angeordneten Toggle- Flipflops (8) ist der Takteingang eines D-Flipflops (9) nachgeschaltet, dessen D-Eingang mit einem einer binären "1" entsprechenden Signal permanent beaufschlagt ist. Die Q- Ausgänge des Toggle-Flipflops (8) und des D-Flipflops (9) sind an Eingänge eines UND-Glieds (10) angeschlossen, dem ein fest eingestellter Frequenzuntersetzer (11) nachgeschaltet ist, der an einem Ausgang (12) die Ausgangsfrequenz von z. B. 1 Hz der Abgleichschaltung erzeugt und ein Untersetzungsverhältnis von z.B. 4096 hat. Der Ausgang (12) ist mit dem Eingang eines monostabilien Multivibrators (34) verbunden, dessen Ausgang je an einen Eingang von UND-Gliedern (13), (14), (15), (16), (17), (18), (19) angeschlossen ist. Jeweils ein UND-Glied (13), (14), (15), (16), (17) und (18) ist mit seinem Ausgang an den Setz- Eingang eines Toggle-Flipflops (3), (4), (5), (6), (7), (8) angeschlossen. Die Flipflops (3) bis (9) werden durch in positiver Richtung verlaufende Flanken an ihren Voreinstell- bzw. Lösch-Eingängen beeinflußt.The high-frequency oscillation generated by the oscillator ( 1 ) is converted into square-wave pulses which are fed to a fixed frequency coaster ( 2 ) which, for. B. has a reduction ratio of eight and is made up of toggle flip-flops, which are not shown. The frequency reducer ( 2 ) feeds the clock input of a first toggle flip-flop ( 3 ), the Q output of which feeds the clock input of a second toggle flip-flop ( 4 ). Another toggle flip-flop ( 5 ) is connected downstream of the toggle flip-flop ( 4 ) in the manner described above. In the same way, further toggle flip-flops ( 6 ), ( 7 ), ( 8 ) are connected in series. For example, seven flip-flops are connected in series. All toggle flip-flops react to edges of the input signals that run in the negative direction. The Q output of the last toggle flip-flop ( 8 ) arranged in the row is followed by the clock input of a D flip-flop ( 9 ), the D input of which is permanently subjected to a signal corresponding to a binary "1". The Q outputs of the toggle flip-flop ( 8 ) and the D flip-flop ( 9 ) are connected to inputs of an AND gate ( 10 ), which is followed by a fixed frequency converter ( 11 ), which is connected to an output ( 12 ) Output frequency of e.g. B. 1 Hz of the adjustment circuit and has a reduction ratio of 4096, for example. The output ( 12 ) is connected to the input of a monostable multivibrator ( 34 ), the output of each of which is connected to an input of AND gates ( 13 ), ( 14 ), ( 15 ), ( 16 ), ( 17 ), ( 18 ) , ( 19 ) is connected. In each case an AND gate ( 13 ), ( 14 ), ( 15 ), ( 16 ), ( 17 ) and ( 18 ) has its output at the set input of a toggle flip-flop ( 3 ), ( 4 ), ( 5 ), ( 6 ), ( 7 ), ( 8 ). The flip-flops ( 3 ) to ( 9 ) are influenced by flanks running in the positive direction at their preset or delete inputs.

Jedes UND-Glied (13), (14), (15), (16), (17), (18) ist mit einem zweiten Eingang an den Ausgang eines Exklusiv-Oder-Glieds (21), (22), (23), (24), (25), (26) angeschlossen. Die Exklusiv- Oder-Glieder (21) bis (26) sind je mit einem Eingang an einen Abgleichanschluß (27), (28), (29), (30), (31), (32) gelegt. Mit ihren zweiten Eingängen sind die Exklusiv-Oder-Glieder (21) bis (26) an einen gemeinsamen Abgleichanschluß (33) gelegt. An den Abgleichanschlüssen (32) bis (27) sind binäre Werte zum Abgleich anlegbar. Dem Abgleichanschluß (27) entspricht der niedrigste Stellenwert des an die Abgleichanschlüsse (27) bis (32) anlegbaren binären Worts, während dem Abgleichanschluß (32) der höchste Stellenwert entspricht.Each AND gate ( 13 ), ( 14 ), ( 15 ), ( 16 ), ( 17 ), ( 18 ) has a second input to the output of an exclusive OR gate ( 21 ), ( 22 ), ( 23 ), ( 24 ), ( 25 ), ( 26 ). The exclusive-OR gates ( 21 ) to ( 26 ) are each connected to one input of a matching connection ( 27 ), ( 28 ), ( 29 ), ( 30 ), ( 31 ), ( 32 ). With their second inputs, the exclusive-OR elements ( 21 ) to ( 26 ) are connected to a common adjustment connection ( 33 ). Binary values can be applied to the adjustment connections ( 32 ) to ( 27 ). The adjustment connection ( 27 ) corresponds to the lowest value of the binary word which can be applied to the adjustment connections ( 27 ) to ( 32 ), while the adjustment connection ( 32 ) corresponds to the highest value.

Die in der Zeichnung dargestellte Schaltungsanordnung arbeitet wie folgt:The circuit arrangement shown in the drawing works as follows:

Wenn an den Abgleichanschlüssen (27) bis (33) binäre "0"- Signale anliegen, werden die Toggle-Flipflops (3) bis (8) und das D-Flipflop (9) nicht voreingestellt. Die Frequenz des Oszillators (1) wird unkorrigiert untersetzt.If binary "0" signals are present at the adjustment connections ( 27 ) to ( 33 ), the toggle flip-flops ( 3 ) to ( 8 ) and the D flip-flop ( 9 ) are not preset. The frequency of the oscillator ( 1 ) is reduced without correction.

Während der fest eingestellte Frequenzuntersetzer (2) die ihm zugeführte Eingangsfrequenz z. B. um den Faktor n untersetzt, bewirkt jedes Toggle-Flipflop (3) bis (8′) für sich eine Untersetzung der Frequenz der Schwingung am Takteingang um den Wert 2, sofern eine unkorrigierte Untersetzung durchgeführt wird.During the fixed frequency coaster ( 2 ) the input frequency supplied to him z. B. reduced by the factor n , each toggle flip-flop ( 3 ) to ( 8 ') causes a reduction of the frequency of the oscillation at the clock input by a value of 2 , provided an uncorrected reduction is carried out.

Wenn das D-Flipflop (9) gesetzt ist, d.h., an seinem Q-Ausgang ein binäres "1"-Signal führt, gelangt jeder, einer binären "1" entsprechende Impuls am Ausgang des Toggle-Flipflops (8) über das UND-Glied (10) zum Frequenzuntersetzer (11), der eine Untersetzung, z. B. um einen Faktor m ausführt. Eine ins Positive verlaufende Flanke am Ausgang (12) der Schaltungsanordnung stößt den monostabilen Multivibrator (34) an. Für die Dauer der Ansprechzeit des monostabilen Multivibrators (34) werden die UND-Glieder (13) bis (19) für binäre "1"-Signale (High-Signale) an den Ausgängen der Exklusiv-Oder-Glieder (21) bis (26) und am gemeinsamen Abgleichanschluß (33) durchlässig, falls an diesem und an den Ausgängen der Exklusiv-Oder-Glieder solche "1"-Signale vorliegen. Entsprechend den "1"-Signalen werden die Toggle- Flipflops (3) bis (8) voreingestellt bzw. das D-Flipflop (9) gelöscht. If the D flip-flop ( 9 ) is set, ie carries a binary "1" signal at its Q output, each pulse corresponding to a binary "1" arrives at the output of the toggle flip-flop ( 8 ) via the AND Link ( 10 ) to the frequency reducer ( 11 ), the reduction, z. B. by a factor of m . A positive edge at the output ( 12 ) of the circuit arrangement triggers the monostable multivibrator ( 34 ). For the duration of the response time of the monostable multivibrator ( 34 ), the AND gates ( 13 ) to ( 19 ) for binary "1" signals (high signals) at the outputs of the exclusive-OR gates ( 21 ) to ( 26 ) and at the common adjustment connection ( 33 ) permeable if such "1" signals are present at this and at the outputs of the exclusive-OR elements. According to the "1" signals, the toggle flip-flops ( 3 ) to ( 8 ) are preset or the D flip-flop ( 9 ) is deleted.

Es sei zunächst angenommen daß der gemeinsame Abgleichanschluß (33) ein binäres "0"-Signal ( Low-Signal) führt. Dieses Signal wird dann auf den Abgleichanschluß (33) gegeben, wenn die Frequenz des Oszillators (1) geringer als die Nennfrequenz ist. Gibt der Oszillator (1) die Nennfrequenz aus, dann müssen an den Abgleichanschlüssen (27) bis (32) binäre "0"-Signale (Low-Signale) angelegt werden. In diesem Falle sind alle Toggle-Flipflops (3) bis (8) an der Untersetzung beteiligt, wobei jedes Flipflop die Frequenz der Impulsfolge an seinem Eingang halbiert.It is initially assumed that the common adjustment connection ( 33 ) carries a binary "0" signal (low signal). This signal is then given to the adjustment connection ( 33 ) when the frequency of the oscillator ( 1 ) is lower than the nominal frequency. If the oscillator ( 1 ) outputs the nominal frequency, then binary "0" signals (low signals) must be applied to the adjustment connections ( 27 ) to ( 32 ). In this case, all toggle flip-flops ( 3 ) to ( 8 ) are involved in the reduction, each flip-flop halving the frequency of the pulse train at its input.

Durch eine mindestens eine binäre "1" enthaltende Signalkombination an den Abgleichanschlüssen (27) bis (32) wird das Untersetzungsverhältnis des aus den Toggle-Flipflops (3) bis (8) bestehenden Frequenzteilers reduziert. Das Untersetzungsverhältnis ist am kleinsten, wenn jeder Abgleichanschluß (27) bis (32) von einer binären "1" (High- Signal) beaufschlagt ist. Auf diese Weise läßt sich das Untersetzungsverhältnis in Stufen so einstellen, daß zu jeder, innerhalb der Toleranz unterhalb der Nennfrequenz liegenden Oszillatorfrequenz die für den Betrieb notwendige Ausgangsfrequenz erzeugt wird.The reduction ratio of the frequency divider consisting of the toggle flip-flops ( 3 ) to ( 8 ) is reduced by means of a signal combination containing at least one binary "1" at the adjustment connections ( 27 ) to ( 32 ). The reduction ratio is smallest when each adjustment connection ( 27 ) to ( 32 ) is acted upon by a binary "1" (high signal). In this way, the reduction ratio can be set in stages so that the output frequency necessary for operation is generated for each oscillator frequency that is below the tolerance frequency.

Führt der Q-Ausgang des D-Flipflops (9) eine binäre "1" (High- Signal), dann gelangen alle vom Toggle-Flipflop (8) ausgegebenen Impulse über das Steuerglied (9) und (10) zum Frequenzuntersetzer (11), der mit jedem Ausgangsimpuls das an den Abgleichanschlüssen (27) bis (32) anstehende binäre Wert in die Toggle-Flipflops (3) bis (8) einspeichert. Die diesem Wert entsprechende Voreinstellung der Toggle-Flipflops (3) bis (8) ist also in jedem Untersetzungszyklus wirksam. Entsprechend dem voreingestellten Wert in den Toggle-Flipflops (3) bis (8) sind weniger Impulse am Eingang des Flipflops (3) nötig, bis am Q- Ausgang des Toggle-Flipflops (8) ein Impuls erscheint. Wenn die Oszillatorfrequenz höher als die Nennfrequenz ist, wird der gemeinsame Abgleichanschluß (33) von einem binären "1"-Signal (High-Signal) beaufschlagt. Dieses führt dazu, daß durch jeden Impuls am Ausgang des Frequenzuntersetzers (11) eine binäre "1" (High-Signal) auf den Löscheingang des D-Flipflops (9) gelangt und dieses löscht, was eine binäre "0" (Low-Signal) am Q- Ausgang zur Folge hat. Bei den Exklusiv-Oder-Gliedern (27) bis (32) führt die binäre "1" des Abgleichanschlusses (33) dazu, daß nunmehr an denjenigen Abgleichanschlüssen (27) bis (32), die binäre "0"-Signale (Low-Signale) führen, die Exklusiv-Oder- Glieder "1"-Signale (High-Signale) über die UND-Glieder (13) bis (18) in die Toggle-Flipflops (3) bis (8) einspeisen, wenn der monostabile Multivibrator (34) von einem Ausgangsimpuls des Frequenzuntersetzers (11) angestoßen wird. Ist beim Auftreten eines Impulses am Q-Ausgang des Flipflops (8) das D-Flipflop (9) nicht gesetzt, d.h., der Q-Ausgang führt eine binäre "0", so gelangt kein Impuls zum Frequenzuntersetzer (11). Dies bedeutet, daß zwar eine "1" im D-Flipflop (9) mit der negativ verlaufenden Flanke des lmpulses am Ausgang des Toggle- Flipflops (8) eingespeichert wird, jedoch erst die nächste am Q- Ausgang des Toggle-Flipflops (8) auftretende negativ verlaufende lmpulsflanke den Frequenzuntersetzer (11) erreicht. Die Reihe der Toggle-Flipflops (3) bis (8) muß in diesem Fall zweimal von Impulsen durchlaufen werden, um einen Impuls am Ausgang (12) zu erzeugen. Für den ersten Durchlauf sind wegen der Eingabe des binären Worts weniger Impulse notwendig als für den zweiten Durchlauf.If the Q output of the D flip-flop ( 9 ) carries a binary "1" (high signal), then all the pulses output by the toggle flip-flop ( 8 ) reach the frequency reducer ( 11 ) via the control element ( 9 ) and ( 10 ). With each output pulse, the binary value present at the adjustment connections ( 27 ) to ( 32 ) is stored in the toggle flip-flops ( 3 ) to ( 8 ). The default setting of the toggle flip-flops ( 3 ) to ( 8 ) corresponding to this value is therefore effective in each reduction cycle. Depending on the preset value in the toggle flip-flops ( 3 ) to ( 8 ), fewer pulses are required at the input of the flip-flop ( 3 ) until a pulse appears at the Q output of the toggle flip-flop ( 8 ). If the oscillator frequency is higher than the nominal frequency, the common adjustment connection ( 33 ) is acted upon by a binary "1" signal (high signal). The result of this is that each pulse at the output of the frequency reducer ( 11 ) causes a binary "1" (high signal) to reach the clear input of the D flip-flop ( 9 ) and clear it, which results in a binary "0" (low signal ) at the Q output. In the exclusive-OR elements ( 27 ) to ( 32 ), the binary "1" of the adjustment connection ( 33 ) leads to the binary "0" signals (low-) now being connected to those adjustment connections ( 27 ) to ( 32 ). Signals) lead the exclusive-or "1" signals (high signals) via the AND gates ( 13 ) to ( 18 ) into the toggle flip-flops ( 3 ) to ( 8 ) when the monostable multivibrator ( 34 ) is triggered by an output pulse from the frequency reducer ( 11 ). If the D flip-flop ( 9 ) is not set when a pulse occurs at the Q output of the flip-flop ( 8 ), ie the Q output carries a binary "0", then no pulse reaches the frequency reducer ( 11 ). This means that although a "1" is stored in the D flip-flop ( 9 ) with the negative edge of the pulse at the output of the toggle flip-flop ( 8 ), the next one is only stored at the Q output of the toggle flip-flop ( 8 ) occurring negative pulse edge reaches the frequency reducer ( 11 ). In this case, the series of toggle flip-flops ( 3 ) to ( 8 ) must be run through twice by pulses in order to generate a pulse at the output ( 12 ). For the first pass, fewer pulses are necessary because of the input of the binary word than for the second pass.

Eine binäre "0" im D-Flipflop (9) beim ersten Durchlauf wird durch eine binäre "1" am Abgleicheingang (33) in Verbindung mit einem Impuls des monostabilen Multivibratiors (34) erzeugt. Mit einer binären "1" am Abgleichanschluß (33) ist also ein Abgleich von Oszillatoren (1) möglich, deren Frequenz größer als die für eine bestimmte Ausgangsfrequenz notwendige Nennfrequenz ist. A binary "0" in the D flip-flop ( 9 ) during the first pass is generated by a binary "1" at the adjustment input ( 33 ) in conjunction with a pulse from the monostable multivibrator ( 34 ). With a binary "1" at the adjustment connection ( 33 ), an adjustment of oscillators ( 1 ) is therefore possible, the frequency of which is greater than the nominal frequency required for a specific output frequency.

Wenn die Frequenz des Oszillators (1) aber kleiner als die für eine bestimmte Ausgangsfrequenz notwendige Nennfrequenz ist, wird an den Abgleichanschluß (33) eine binäre "0" gelegt.If the frequency of the oscillator ( 1 ) is lower than the nominal frequency required for a specific output frequency, a binary "0" is applied to the adjustment connection ( 33 ).

Der Abgleich erfolgt unabhängig vom binären Wert am Eingang (33) durch Änderung des binären Worts an den Abgleichanschlüssen (27) bis (32).The adjustment takes place regardless of the binary value at the input ( 33 ) by changing the binary word at the adjustment connections ( 27 ) to ( 32 ).

In der Zeichnung sind sechs Toggle-Flipflops (3) bis (8) dargestellt. Die Anzahl der Toggle-Flipflops legt den Einstellbereich fest. Es können mehr als sechs Toggle-Flipflops vorgesehen sein.Six toggle flip-flops ( 3 ) to ( 8 ) are shown in the drawing. The number of toggle flip-flops defines the setting range. More than six toggle flip-flops can be provided.

Der Frequenzuntersetzer (2) mit einem Teilerverhältnis von n legt die kleinste Abgleichschrittweite fest. Der Frequenzuntersetzer mit einem Teilerverhältnis von m legt die Häufigkeit der Korrektur fest.The frequency reducer ( 2 ) with a division ratio of n defines the smallest adjustment step size. The frequency reducer with a division ratio of m determines the frequency of the correction.

Claims (6)

1. Schaltungsanordnung zum Abgleich eines Oszillators, insbesondere eines Hochfrequenz-Oszillators, mittels eines diesem nachgeschalteten, einstellbaren Frequenzteilers, dessen Ausgangsfrequenz durch digitale Signale an Abgleichanschlüssen in Stufen einstellbar ist, dadurch gekennzeichnet, daß der einstellbare Frequenzteiler (3 bis 8) von jeder, in eine vorgegebene Richtung verlaufenden Flanke des Ausgangssignals der Schaltungsanordnung erneut auf einen vorgebbaren Wert der Untersetzung einstellbar ist und daß dem einstellbaren Frequenzteiler ein in einen ersten oder zweiten Zustand versetzbares Steuerglied (9, 10) nachgeschaltet ist, das im ersten Zustand, in den es bei unterhalb der Nennfrequenz liegender Oszillatorfrequenz ständig eingestellt ist, für die Ausgangssignale des einstellbaren Frequenzteilers (3 bis 8) durchlässig ist, und das im zweiten Zustand, in den es bei oberhalb der Nennfrequenz liegender Oszillatorfrequenz durch jede in eine bestimmte Richtung verlaufende Flanke des Signals am Ausgang der Schaltungsanordnung versetzbar ist, von einer in eine vorgebbare Richtung verlaufenden Flanke des Ausgangssignals des einstellbaren Frequenzteilers (3 bis 8) unter Sperrung der Weiterleitung der Flanke in den ersten Zustand versetzbar ist.1.Circuit arrangement for the adjustment of an oscillator, in particular a high-frequency oscillator, by means of an adjustable frequency divider connected downstream thereof, the output frequency of which can be adjusted in stages by digital signals at adjustment connections, characterized in that the adjustable frequency divider ( 3 to 8 ) of each, in a predetermined direction flank of the output signal of the circuit arrangement can again be set to a predeterminable value of the reduction ratio and that the adjustable frequency divider is followed by a control element ( 9 , 10 ) which can be set in a first or second state and which is in the first state in which it is below the nominal frequency of the oscillator frequency is constantly set, for the output signals of the adjustable frequency divider ( 3 to 8 ) is permeable, and that in the second state, in which it is at an oscillator frequency above the nominal frequency by any direction in a certain direction Flank of the signal at the output of the circuit arrangement is displaceable, from a flank of the output signal of the adjustable frequency divider ( 3 to 8 ) extending in a predeterminable direction can be displaced into the first state while blocking the forwarding of the flank. 2. Schaltungsanordnung nach Anspruch 1 dadurch gekennzeichnet, daß das Steuerglied (9, 10) ein D-Flipflop (9), dessen Takteingang an den Ausgang des steuerbaren Frequenzteilers (3 bis 8) angeschlossen ist und dessen D-Eingang von einem, einem gleichbleibenden Binärwert entsprechenden Signal beaufschlagt ist, während der Löscheingang von einem Steuersignal beaufschlagbar ist, und ein UND-Glied (10) enthält, das mit einem Eingang an den Ausgang des einstellbaren Frequenzteilers und mit einem weiteren Eingang an einen Ausgang des D-Flipflops (9) angeschlossen ist.2. Circuit arrangement according to claim 1, characterized in that the control element ( 9 , 10 ) is a D flip-flop ( 9 ), the clock input of which is connected to the output of the controllable frequency divider ( 3 to 8 ) and the D input of one, a constant A signal corresponding to the binary value is applied, while the erase input can be acted upon by a control signal and contains an AND gate ( 10 ) which has an input to the output of the adjustable frequency divider and a further input to an output of the D flip-flop ( 9 ) connected. 3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der einstellbare Frequenzteiler (3 bis 8) eine Reihe hintereinander geschalteter Toggel-Flipflops (3, 4, 5, 6, 7, 8) enthält, die mit ihren Voreinstelleingängen jeweils an ein UND-Glied (13, 14, 15, 16, 17, 18) angeschlossen sind, daß von allen UND-Gliedern (13 bis 18) je ein Eingang an einen vom Ausgangssignal der Schaltungsanordnung anstoßbaren monostabilen Multivibrator (34) angeschlossen ist, daß die anderen Eingänge der UND-Glieder (13 bis 18) je mit dem Ausgang eines Exklusiv-Oder-Glieds (21, 22, 23, 24, 25, 26) verbunden sind, dessen einer Eingang mit einem Abgleichanschluß (27, 28, 29, 30, 31, 32) verbunden ist und dessen anderer Eingang gemeinsam mit den zweiten Eingängen aller Exklusiv-Oder-Glieder von einem Abgleichsignal beaufschlagbar ist, das allen Exklusiv-Oder-Gliedern (21 bis 26) zugeordnet ist. 3. Circuit arrangement according to claim 1 or 2, characterized in that the adjustable frequency divider ( 3 to 8 ) contains a series of successive toggle flip-flops ( 3 , 4 , 5 , 6 , 7 , 8 ), each with their preset inputs to AND elements ( 13 , 14 , 15 , 16 , 17 , 18 ) are connected so that each of the AND elements ( 13 to 18 ) has an input connected to a monostable multivibrator ( 34 ) which can be triggered by the output signal of the circuit arrangement, that the other inputs of the AND gates ( 13 to 18 ) are each connected to the output of an exclusive-OR gate ( 21 , 22 , 23 , 24 , 25 , 26 ), the one input of which is connected to a balancing connection ( 27 , 28 , 29 , 30 , 31 , 32 ) and the other input of which, together with the second inputs of all exclusive-OR elements, can be acted upon by an adjustment signal which is assigned to all exclusive-OR elements ( 21 to 26 ). 4. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Löscheingang des D-Flipflops (9) an ein UND-Glied (19) angeschlossen ist, das mit einem Eingang an den Ausgang des monostabilen Multivibrators (34) gelegt und an seinem zweiten Eingang von dem allen Exklusiv-Oder-Gliedern gemeinsamen Abgleichsignal beaufschlagbar ist.4. Circuit arrangement according to claim 1 or 2, characterized in that the clear input of the D flip-flop ( 9 ) is connected to an AND gate ( 19 ) which is connected to an input to the output of the monostable multivibrator ( 34 ) and at his second input can be acted upon by the adjustment signal common to all exclusive-OR elements. 5. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß dem Ausgang (12) des Steuerglieds (9, 10) ein fest eingestellter Frequenzuntersetzer (11) nachgeschaltet ist.5. Circuit arrangement according to claim 1 or 2, characterized in that the output ( 12 ) of the control element ( 9 , 10 ) is followed by a fixed frequency reducer ( 11 ). 6. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß dem Eingang des einstellbaren Frequenzteilers (3 bis 8) ein fest eingestellter Frequenzuntersetzer (2) vorgeschaltet ist.6. Circuit arrangement according to claim 1 or 2, characterized in that the input of the adjustable frequency divider ( 3 to 8 ) is preceded by a fixed frequency reducer ( 2 ).
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