DE3617964C2

DE3617964C2 -

Info

Publication number: DE3617964C2
Application number: DE19863617964
Authority: DE
Inventors: Des Erfinders Beantragt Teilnichtnennung
Original assignee: Schleicher GmbH and Co Relais Werke KG
Current assignee: Schleicher GmbH and Co Relais Werke KG
Priority date: 1986-05-28
Filing date: 1986-05-28
Publication date: 1990-02-15
Also published as: DE3617964A1

Description

Die Erfindung betrifft eine Rechneranordnung nach dem Patentanspruch 1 und 4 zur bit- und mehrbitweisen Verarbeitung von Daten mit einem byteweise organisierten Mikroprozessor und einem Speicher, in dem die Daten entweder als Bits oder als Wort, beispielsweise als Bytes, zur Verfügung stehen.The invention relates to a computer arrangement according to claims 1 and 4 for bit and multi-bit processing of data with one byte-wise organized microprocessor and a memory, in which the data either as bits or as a word, for example as bytes.

Für Steuerungsaufgaben im industriellen Bereich werden immer mehr speicherprogrammierbare Steuergeräte eingesetzt, die Mikroprozessoren aufweisen. Die für den Prozeßablauf nötige Information hängt dabei sowohl vom Inhalt eines Bytes als auch von dem Wert eines Bits ab. Die internen Speicher der Mikroprozessoren sind byteweise organisiert, so daß die Verarbeitung von einzelnen Bits sehr zeitaufwendig ist, da sie vor ihrer Verknüpfung jeweils ausmaskiert werden müssen. Damit wird auch die Steuerung langsamer, so daß sehr schnelle Prozeßschritte nicht durchgeführt werden können.For control tasks in the industrial area more and more programmable logic controllers are used, which have microprocessors. The one for the Process information required depends on both Contents of a byte as well as the value of a bit. The internal memories of the microprocessors are byte by byte organized so that the processing of individual Bits is very time consuming since they are linked before must be masked out in each case. So that will also the control slower, so that very fast process steps cannot be carried out.

Aus der DE-PS 31 01 270 ist eine Rechneranordnung zur Wortverarbeitung mit einer Einrichtung zur Funktionserweiterung, die eine Zentraleinheit, einen Programmspeicher, Arbeitsspeicher und Ein- und Ausgangskanäle aufweist, bekannt. Zusätzlich ist eine Bit-Datenverarbeitungseinheit als Co-Prozessor vorgesehen, die im Normalzustand inaktiv ist und bei einer gewünschten Bitverarbeitung die Datenverarbeitung des Wortrechners unwirksam macht. Außerdem ist eine Schaltungsanordnung vorgesehen, die mit dem Arbeitsspeicher verbunden ist und die ein Steuerteil, einen Wort-Datenschalter und einen Daten-Pfadschalter aufweist, wobei das Steuerteil abhängig von über den Steuerbus gelieferte Steuersignale die beiden Schalter steuert. Bei einem bitweisen Betrieb wird die Verbindung zwischen dem Arbeitsspeicher und dem Datenbus über den Wort-Datenschalter getrennt, wobei das Steuerteil einen Lesebefehl an den Arbeitsspeicher gibt, aus dem das Datenwort ausgelesen wird und auf der Leitung aktiv zwischengespeichert wird. Über den Daten-Pfadschalter, der wahlweise eine der Datenleitungen hinter dem Wort-Datenschalter mit einer Datenleitung vor dem Wort-Datenschalter verbindet, wird das gewünschte Bit des Wortes geändert und das geänderte Wort wird wieder in den Speicher eingeschrieben. Eine derartige Rechneranordnung ist relativ aufwendig, so daß die speicherprogrammierbaren Steuergeräte in ihrer Herstellung teuerer werden.From DE-PS 31 01 270 a computer arrangement for Word processing with a facility for functional expansion, a central unit, a program memory, RAM and input and output channels has known. In addition, there is a bit data processing unit provided as a co-processor, which in Normal state is inactive and at a desired one Bit processing the data processing of the word calculator ineffective. It is also a circuit arrangement provided that is connected to the memory and the a control part, a word data switch and has a data path switch, the control part depending on control signals supplied via the control bus controls the two switches. In bitwise operation the connection between the memory and the data bus separated via the word data switch, where the control section sends a read command to the working memory from which the data word is read and is actively cached on the line. over the data path switch, which is optionally one of the data lines behind the word data switch with a Data line before the word data switch connects changed the desired bit of the word and the changed one Word is written back into memory. A such a computer arrangement is relatively complex, so that the programmable logic controllers in their Manufacturing become more expensive.

Die DE-OS 26 53 543 beschreibt ein Mikroprozessor-Rechnersystem zur Datenverarbeitung, bei dem der Mikroprozessor mit einem Schieberegister verbunden ist. Bei diesem Mikroprozessor handelt es sich aber um ein Einbit-System und nicht um einen byteweise organisierten Mikroprozessor.DE-OS 26 53 543 describes a microprocessor computer system for data processing in which the microprocessor is connected to a shift register. At this microprocessor is a One-bit system and not byte-by-byte Microprocessor.

Ausgehend vom Stand der Technik liegt der Erfindung die Aufgabe zugrunde, eine Rechneranordnung zur bit- und mehrbitweisen Verarbeitung von Daten durch einen byteweise organisierten Mikroprozessor zu schaffen, bei der die Arbeitsgeschwindigkeit bei der bit- und mehrbitweisen Verarbeitung erhöht wird.The invention is based on the prior art based on the task of a computer arrangement for bit and multi-bit processing of data by one byte by byte organized microprocessor which is the working speed at bit and multi bit Processing is increased.

Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Hauptanspruchs oder des unabhängigen Nebenanspruchs gelöst.This object is achieved by the characterizing Characteristics of the main claim or the independent Secondary claim solved.

Gemäß der Erfindung wird bei einem die Daten bitweise speichernden Speicher abhängig von Adreßbefehlen für das anzusprechende Bit und von Steuersignalen zur Steuerung des bit- oder byteweisen Zugriffs über eine Schalteranordnung, die eine Gatterschaltung, ein PAL oder dergleichen aufweist, entweder das gewünschte Bit selektiert und über eine Datenleitung an den Mikroprozessorbus weitergeleitet bzw. das von dem Mikroprozessorbus über die Datenleitung gelieferte Bit an die durch die Adreßbefehle vorgegebene Stelle im zwischengespeicherten Byte gesetzt oder das gesamte Byte über Datenleitungen direkt an den bzw. vom Mikroprozessorbus weitergeleitet, wobei gleichzeitig wahlweise, abhängig von einer Adreßleitung des Mikroprozessors eine Invertierung der einzelnen Bits oder der Bytes durchführbahr oder eines Bits in einem Zyklus abgefragt oder geändert werden kann. Damit kann die Arbeitsgeschwindigkeit erhöht werden und ein zeitaufwendiges Ausmaskieren von einzelnen Bits im Mikroprozessor wird vermieden. Aufgrund der Gatterschaltung ist nicht nur ein Bit modifizierbar, sondern es sind mehrere Bits, unabhängig voneinander, in beliebiger Folge verarbeitbar.According to the invention, the data is bit by bit storing memory depending on address commands for the bit to be addressed and control signals for Control of bit or byte access via Switch arrangement, which is a gate circuit, a PAL or the like, either the desired bit selected and via a data line to the microprocessor bus forwarded or that of the microprocessor bus bits supplied via the data line the position given by the address commands in cached byte set or the whole Bytes via data lines directly to or from the microprocessor bus forwarded, at the same time optionally, depending on an address line of the microprocessor an inversion of the individual bits or the Bytes or one bit in a cycle can be queried or changed. So that Working speed can be increased and a time consuming Masking out individual bits in the microprocessor is avoided. Because of the gate circuit is not just one bit modifiable, but several Bits, independent of each other, can be processed in any order.

In entsprechender Weise kann bei einem bitweise organisierten Speicher, abhängig von Adreßbefehlen, für das oder die anzusprechenden Bits und von Steuersignalen zur Steuerung des byte- oder bitweisen Zugriffs entweder das gewünschte Bit direkt an den oder vom Mikroprozessorbus weitergeleitet oder eine Seriell-Parallel-Umwandlung nacheinander gelieferter Bits in ein Byte von dem Seriell-Parallel-Schieberegister vorgenommen werden, wobei gleichzeitig wahlweise, abhängig von einer Adreßleitung, eine Invertierung durchgeführt werden kann.In a corresponding manner, a bit-wise organized Memory, depending on address commands, for the or the bits to be addressed and control signals for Control of byte or bitwise access to either that desired bit directly to or from the microprocessor bus forwarded or a serial-to-parallel conversion successively supplied bits into a byte of that Serial-parallel shift registers are made at the same time optionally, depending on an address line, an inversion can be performed.

Zur besseren Adressierung des bitweise organisierten Speichers ist ein Zähler vorgesehen, der entsprechend der Bitadresse solange hochgezählt wird, bis ein Byte im Schieberegister zur Verfügung steht. For better addressing of the bit-wise organized A counter is provided for the memory the bit address is counted up until a byte is available in the shift register.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden in der nachfolgenden Beschreibung näher erläutert. Es zeigtEmbodiments of the invention are in of the drawing and are shown in the following description explained in more detail. It shows

Fig. 1 die schaltungsgemäße Ausgestaltung der Schaltungsanordnung mit byte weise organisiertem Speicher und Fig. 1 shows the circuit configuration of the circuit arrangement with byte organized memory and

Fig. 2 eine schaltungsgemäße Ausgestal tung der Schaltungsanordnung mit bitweise organisiertem Speicher. Fig. 2 is a circuit design Ausgestal device of the circuit arrangement with bitwise organized memory.

In Fig. 1 ist der erfindungsgemäße Schaltkreis 1 dargestellt, der an einen Mikroprozessorbus 2 angeschlossen ist, wobei der Mikroprozessor selbst nicht gezeigt ist. Weiterhin ist ein Speicher 3 vorgesehen, der beispielsweise als 8K × 8 CMOS RAM ausgebildet ist und byteweise organi siert ist. Das Ausführungsbeispiel wird unter Zugrundelegung eines Adreßwortes beschrieben, das aus 18 Bit besteht, wobei die letzten drei Bits die Adresse eines Bits in einem Byte an geben, die folgenden 13 Bits dienen zur Adres sierung eines Bytes im Speicher 3, das 16te Bit gibt den Arbeitsmodus an, d. h. ob die Ver arbeitung eines Bytes oder eines Bits gewünscht ist, und das 17te Byte dient der Information, ob eine Invertierung vorgenommen werden soll oder nicht.In Fig. 1, the circuit 1 according to the invention is shown, which is connected to a microprocessor 2, wherein the microprocessor itself is not shown. Furthermore, a memory 3 is provided, which is designed, for example, as an 8K × 8 CMOS RAM and is organized in bytes. The embodiment is described on the basis of an address word consisting of 18 bits, the last three bits indicating the address of a bit in a byte, the following 13 bits are used to address a byte in memory 3 , the 16th bit indicates the working mode on, ie whether processing of a byte or a bit is desired, and the 17th byte is used to indicate whether an inversion should be carried out or not.

Über Adreßleitungen A 3 bis A 15 ist der Speicher 3 mit dem Mikroprozessorbus 2 verbunden, wodurch ein Zugriff zu einem beliebigen Byte im 8K- Adressenraum des Speichers 3 möglich ist.The memory 3 is connected to the microprocessor bus 2 via address lines A 3 to A 15 , as a result of which access to any byte in the 8K address space of the memory 3 is possible.

Der Schaltkreis 1 weist eine Steuereinheit 4, eine Torschaltung 5, die aus zwei Tri-State- Bausteinen 6, 7 besteht und eine Logikeinheit 8 auf, die als Zwischenspeicher und Gatterschal tung oder PAL oder dergleichen ausgebildet ist. Die Logikeinheit 8 ist über Datenleitungen D 0 bis D 7 mit dem Mikroprozessorbus 2 verbunden. Die Steuereinheit 4 ist über die Leitungen CS und R/W, die allgemein bekannte Funktionen haben, über die Adreßleitungen A 0 bis A 2 für das gewünschte Bit, über Leitungen A 16, A 17 für bit- oder byteweisen Betrieb und für die Angabe der Invertierung und über die Leitung RL, deren Signal zum Erzeugen der Wait-Zyklen oder als Data-Acknowledge-Signal benutzt wird, an den Mikroprozessorbus 2 angeschlossen. Die Steuereinheit 4 gibt die empfangenen Signale zeitrichtig an die einzelnen Bauelemente weiter und zwar über die Leitungen C 0 und C 1 als Schreib- und Lesebefehl und als "Chip-Select" an den Speicher 3, über die Leitungen C 2, C 3 an die Tri-State-Bausteine 6, 7 zur Steuerung der Schreib- und Leserichtung und über die Leitungen C 4 bis Cn an die Logikeinheit 8.The circuit 1 has a control unit 4 , a gate circuit 5 , which consists of two tri-state modules 6, 7 and a logic unit 8 , the device as a buffer and gate circuit or PAL or the like. The logic unit 8 is connected to the microprocessor bus 2 via data lines D 0 to D 7 . The control unit 4 is on the lines CS and R / W , which have generally known functions, on the address lines A 0 to A 2 for the desired bit, on lines A 16 , A 17 for bit-byte or byte operation and for specifying the Inversion and connected to the microprocessor bus 2 via the line RL , the signal of which is used to generate the wait cycles or as a data acknowledge signal. The control unit 4 transmits the received signals to the individual components at the correct time, namely via the lines C 0 and C 1 as a write and read command and as a “chip select” to the memory 3 , via the lines C 2 , C 3 to the Tri-state modules 6, 7 for controlling the write and read direction and via the lines C 4 to Cn to the logic unit 8 .

Im folgenden soll der Funktionsablauf beschrie ben werden. Unabhängig vom Arbeitsmodus wird ein Byte über die Adreßleitungen A 3 bis A 15 angesprochen und beim Auslesen als Datenbit D 0 bis D 7 in Abhängigkeit von A 17 unverändert oder invertiert über den Tri-State-Baustein 6, die Logikeinheit 8 und die Datenleitungen D 0 bis D 7 zum Mikroprozessorbus 2 geschaltet. Beim Schrei ben eines Bytes vom Datenbus 2 gelangen die Daten D 0 bis D 7 in die Logikeinheit 8, werden dort abhängig von A 17 invertiert oder nicht und über den Tri-State-Baustein 7 dem Speicher 3 zugeführt.The functional sequence is described below. Regardless of the working mode, a byte is addressed via the address lines A 3 to A 15 and when read out as data bits D 0 to D 7 , depending on A 17, unchanged or inverted via the tri-state module 6 , the logic unit 8 and the data lines D 0 to D 7 switched to microprocessor bus 2 . When a byte is written by the data bus 2 , the data D 0 to D 7 enter the logic unit 8 , are inverted or not there depending on A 17 and are fed to the memory 3 via the tri-state module 7 .

Für das Lesen eines Bits werden entsprechend dem adressierten Byte die Datenbits D 0 bis D 7 aus dem Speicher ausgelesen und über den Tri- State-Baustein 6 der Logikeinheit 8 zugeführt, in dem sie als Byte zwischengespeichert werden. Entsprechend der Adressierung des gewünschten Bits über die Adresse A 0 bis A 2 wird das dem Bit zugeordnete Gatter der Logikeinheit 8 aktiviert und schaltet das gewünschte Bit auf eine festgewählte Datenleitung (z. B. D 0) zum Mikroprozessorbus 2,wobei abhängig vom Sig nal A 17 das gewünschte Bit in der Logikeinheit 8 invertiert wird oder nicht. Für das Schreiben eines Bits wird zuerst das adressierte Daten byte aus dem Speicher 3 ausgelesen und in der Logikeinheit 8 zwischengespeichert. Das einzu schreibende Bit wird vom Mikroprozessorbus 2 über eine fest gewählte Datenleitung D 0 bis D 7, vorzugsweise D 0, zu der Logikeinheit 8 geführt, in der es über die Gatterschaltung oder das Pal, invertiert oder nicht, an die gewünschte Adresse A 0 bis A 2 im Datenbyte gesetzt wird. Dieses neue Daten byte wird über den Tri-State-Baustein 7 zurück in den Speicher 3 geschrieben. In allen beschrie benen Fällen werden die Kontrolleitungen C 0 bis Cn durch die Steuereinheit 4 entsprechend akti viert.For reading a bit, the data bits D 0 to D 7 are read from the memory in accordance with the addressed byte and are fed to the logic unit 8 via the tri-state module 6 , in which they are temporarily stored as a byte. Corresponding to the addressing of the desired bit via the address A 0 to A 2 , the gate of the logic unit 8 assigned to the bit is activated and switches the desired bit to a fixed data line (e.g. D 0 ) to the microprocessor bus 2 , depending on the signal A 17 the desired bit in the logic unit 8 is inverted or not. For writing a bit, the addressed data byte is first read from the memory 3 and buffered in the logic unit 8 . The bit to be written is passed from the microprocessor bus 2 via a permanently selected data line D 0 to D 7 , preferably D 0 , to the logic unit 8 , in which it is inverted or not via the gate circuit or the Pal, to the desired address A 0 to A 2 is set in the data byte. This new data byte is written back into the memory 3 via the tri-state module 7 . In all the described cases, the control lines C 0 to Cn are activated accordingly by the control unit 4 .

Fig. 2 zeigt ein Ausführungsbeispiel der Schaltungsanordnung, bei der ein bitweise orientierter Speicher 11 verwendet wird. Die Bezugszeichen sind in diesem Ausführungsbei spiel für die gleiche Elemente entsprechend dem Ausführungsbeispiel nach Fig. 1 gewählt. Der Speicher 11 ist über drei Leitungen mit einem Zähler 12 verbunden, der über Adreßleitungen A 0 bis A 2 an den Mikroprozessorbus 2 angeschlos sen ist. Weiterhin steht der als 64K × 1 CMOS RAM ausgebildete Speicher 11 über die Adreßleitungen A 3 bis A 15 mit dem Mikroprozessorbus 2 und über zwei Datenleitungen mit Schieberegistern A 13 in Verbindung, die wiederum über Datenlei tungen D 0 bis D 7 an den Mikroprozessorbus 2 angeschlossen sind. Weiterhin ist eine Steuer einheit 14 vorgesehen, die bis auf die Adres sierleitungen A 0 bis A 2 die gleichen Anschlüsse zum Mikroprozessorbus 2 aufweist wie in Fig. 1. Steuerleitungen gehen von der Steuereinheit 14 zum Zähler 12 und zu den Schieberegistern 13. Fig. 2 shows an embodiment in which a bit-oriented memory is used 11 of the circuit arrangement. The reference numerals are selected in this exemplary embodiment for the same elements in accordance with the exemplary embodiment in FIG. 1. The memory 11 is connected via three lines with a counter 12 which is sen via address lines A 0 to A 2 to the microprocessor 2 is Schlos. Furthermore, the memory 11 designed as 64K × 1 CMOS RAM is connected to the microprocessor bus 2 via the address lines A 3 to A 15 and via two data lines to shift registers A 13 , which in turn are connected to the microprocessor bus 2 via data lines D 0 to D 7 are. Furthermore, a control unit 14 is provided which, except for the address lines A 0 to A 2, has the same connections to the microprocessor bus 2 as in FIG. 1. Control lines go from the control unit 14 to the counter 12 and to the shift registers 13 .

Die Funktionsweise der Schaltungsanordnung nach Fig. 2 ist wie folgt. Zum Lesen eines Bits werden die Adreßbits A 0 bis A 2 direkt in den Zähler 12 geladen und zum Speicher 11 geführt, d. h. direkt übernommen. Das über die Adreßleitungen A 3 bis A 15 angesprochene Daten bit wird von den Schieberegistern direkt auf die Datenleitung z. B. D 0 zum Mikroprozessorbus 2 durchgeschaltet. In entsprechender Weise wird ein Datenbit in den Speicher geschrieben, das vom Mikroprozessorbus 3 geliefert wird.The functioning of the circuit arrangement according to FIG. 2 is as follows. To read a bit, the address bits A 0 to A 2 are loaded directly into the counter 12 and passed to the memory 11 , that is to say directly accepted. The addressed via the address lines A 3 to A 15 data bit is directly from the shift registers on the data line z. B. D 0 connected to the microprocessor bus 2 . In a corresponding manner, a data bit is written into the memory, which is supplied by the microprocessor bus 3 .

Die Vorgänge werden von der Steuereinheit 14 abhängig von den Befehlen A 16, A 17 und R/W gesteuert.The processes are controlled by the control unit 14 depending on the commands A 16 , A 17 and R / W.

Im Falle des byteweisen Arbeitsmodus, der über A 16 kontrolliert wird, wird zum Lesen eines Bytes die Adreßbits A 0 bis A 2 in den Zähler geladen, wobei sie dort immer einen festen Anfangswert, z. B. 000, haben sollen. Das adressierte Datenbit wird aus dem Speicher in die Schieberegister 13 geladen, wobei ein Parallel-Seriell- und ein Seriell-Parallel- Schieberegister vorgesehen sind. Das ausge lesene Datenbit wird in das Seriell-Parallel- Schieberegister 13 geschoben. Danach wird der Zählerstand des Zählers 12 mittels eines von der Steuereinheit 14 abgegebenen Taktim pulses um eins erhöht und das nächste Daten bit wird aus dem Speicher 11 in das Seriell- Parallel-Schieberegister 13 geschoben. Dieser Vorgang wird entsprechend dem vorliegenden Ausführungsbeispiel siebenmal wiederholt, so daß am Ende ein Datenbyte im Schiebere gister 13 zur Verfügung steht, das parallel zum Mikroprozessorbus 2 über die Leitungen D 0 bis D 7 geleitet wird.In the case of the byte-by-byte working mode, which is controlled via A 16 , the address bits A 0 to A 2 are loaded into the counter for reading a byte , where they always have a fixed initial value, e.g. B. 000 should have. The addressed data bit is loaded from the memory into the shift registers 13 , a parallel-serial and a serial-parallel shift register being provided. The data bit read out is shifted into the serial-parallel shift register 13 . Then the counter reading of the counter 12 is increased by one by means of a clock pulse emitted by the control unit 14 and the next data bit is shifted from the memory 11 into the serial-parallel shift register 13 . This process is repeated seven times according to the present embodiment, so that at the end a data byte in the shift register 13 is available, which is passed in parallel to the microprocessor bus 2 via lines D 0 to D 7 .

In entsprechender Weise wird ein Datenbyte vom MIkroprozessorbus in den Speicher geschrieben, d. h. das Datenbyte wird in das Parallel-Seriell- Schieberegister 13 geladen, wobei die einzelnen Bits abhängig von der durch den jeweiligen Zäh lerstand des Zählers 12 vorgegebenen Adresse nacheinander in den Speicher 11 eingeschrieben werden.In a corresponding manner, a data byte is written into the memory by the microprocessor bus, ie the data byte is loaded into the parallel-serial shift register 13 , the individual bits being written into the memory 11 one after the other depending on the address specified by the respective count of the counter 12 will.

Ebenso wie in dem Ausführungsbeispiel nach Fig. 1 werden in den vier beschriebenen Fällen die Daten abhängig vom Pegel der Leitung A 17 invertiert oder nicht.As in the embodiment of Fig. 1 in the four cases described, the data is dependent on the level of the line A 17 is inverted or not.

In den beschriebenen Ausführungsbeispielen wurde für das Mehrbitwort ein Byte gewählt, wobei die Funktionsweise der Schaltungen nach den Fig. 1 und 2 unter Zugrundelegung des Bytes als Mehrbitwort erklärt wurde. Selbst verständlich können auch andere Mehrbitwörter gewählt werden.In the exemplary embodiments described, a byte was selected for the multi-bit word, the functioning of the circuits according to FIGS . 1 and 2 being explained as a multi-bit word on the basis of the byte. Of course, other multi-bit words can also be selected.

Claims

1. Computer arrangement for the bit and multi-bit processing of data with a microprocessor, a memory ( 3 ) in which data are available as multi-bit words, for example as bytes, and with a circuit arrangement ( 1 ) for operation in a bit- or word-by-word working mode, which has a control unit ( 4 ) for controlling the word or bit-wise working mode and a circuit arrangement ( 8 ) which, depending on the commands of the control unit ( 4 ), converts the data lines between the memory ( 3 ) and the microprocessor into the desired ones Working mode switches, the data being temporarily stored, characterized in that the switch arrangement ( 8 ) has a gate circuit, a PAL or the like, which optionally enables an inversion of individual data bits as a function of an address line ( A 17 ) of the microprocessor.

2. Computer arrangement according to claim 1, characterized in that the memory ( 3 ) is connected to the switch arrangement ( 8 ) via a gate circuit ( 5 ) controlled by read / write signals.

3. Computer arrangement according to claim 2, characterized in that the gate circuit ( 5 ) is designed as a tri-state circuit ( 6, 7 ).

4. Computer arrangement for the bit-by-bit and multi-bit processing of data with a microprocessor, a memory ( 11 ) in which data are available as individual bits, and with a circuit arrangement for operation in a bit-or word-by-word mode of operation, which a control unit ( 14 ) for controlling the word or bitwise working mode and a circuit ( 13 ) which switches the data lines between the memory ( 11 ) and the microprocessor into the desired working mode depending on the commands of the control unit ( 14 ), the data being temporarily stored are characterized in that the circuit ( 13 ) is designed as a parallel, serial and serial-parallel shift register, which optionally allow the inversion of individual data bits depending on an address line ( A 17 ) of the microprocessor.

5. Computer arrangement according to claim 4, characterized in that a counter ( 12 ) is connected to the memory ( 11 ) which sequentially addresses the individual bits of a multi-bit word.