DE3602582C3

DE3602582C3 - Programmable logic automation system

Info

Publication number: DE3602582C3
Application number: DE19863602582
Authority: DE
Inventors: Gerhard Dipl Ing Kretschmer; Reimar Dipl Ing Kunert; Edgar Dipl Ing Polly; Guenter Dipl Ing Schwartz; Berthold Dipl Ing Zeyer
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Schneider Automation GmbH
Priority date: 1986-01-29
Filing date: 1986-01-29
Publication date: 1996-08-01
Anticipated expiration: 2006-01-30
Also published as: DE3602582C2; DE3602582A1

Description

Die Erfindung bezieht sich auf ein speicherprogrammierbares Automatisierungsgerät gemäß dem Oberbegriff des Patentanspruchs 1.The invention relates to a programmable logic controller Automation device according to the preamble of patent claim 1.

Speicherprogrammierbare Automatisierungsgeräte der im Oberbegriff des Patentanspruchs 1 beschriebenen Gattung sind bekannt. Die bekannten Automatisierungsgeräte enthalten zahlreiche Prozessoren, die als Zentraleinheiten ausgebildet sind und je mit einem Peripheriebus und einem Kommunikationsbus verbunden sind. Zwischen dem Peripheriebus und dem Kommunikationsbus sind jeweils Prozessoren als Koppelelemente angeordnet (DE-OS 33 33 807).Programmable logic controllers in the preamble of Claim 1 described genus are known. The well-known Automation devices contain numerous processors that function as Central units are formed and each with a peripheral bus and one Communication bus are connected. Between the peripheral bus and the Communication bus processors are arranged as coupling elements (DE-OS 33 33 807).

Bekannt ist auch ein Mikroprozessor-Interface mit HCMOS-Logikbausteinen. Ein in NMOS-Technik ausgebildeter Mikroprozessor ist mit seinem internen Bus unter Zwischenschaltung der HCMOS-Logikbausteine an einen Speicherbus angeschlossen. Die HCMOS-Logikbausteine setzen zusätzlich die TTL-Pegel des internen Mikroprozessorbusses in die Pegel der Schreib-, Lesespeicher um und umgekehrt ("Elektronik", 17/24.08.1984, Seiten 57-63).A microprocessor interface with HCMOS logic modules is also known. On Microprocessor trained in NMOS technology is with its internal bus with the interposition of the HCMOS logic modules on a memory bus connected. The HCMOS logic modules also set the TTL level of the internal microprocessor bus in the levels of the read and write memory around and vice versa ("Electronics", 17/24/08/1984, pages 57-63).

Schließlich ist es bekannt, Leitungen eines Busses an den Enden passiv oder aktiv zu terminieren, um die Störpegel auf dem Bus zu reduzieren. Bei der passiven Terminierung ist das Ende jeder Busleitung über je einen Widerstand an Betriebsspannung und an Masse angeschlossen. Über die beiden Widerstände fließt im Betrieb ständig Strom.Finally, it is known to passively terminate a bus or lines active termination to reduce the noise level on the bus. In the passive termination is the end of each bus line over one Resistor connected to operating voltage and to ground. Current flows continuously during operation through the two resistors.

Bei der aktiven Terminierung sind die Enden der Busleitungen über Widerstände mit einer Konstantspannungsquelle verbunden, die von einer Betriebsspannungsquelle gespeist wird und ständig Strom verbraucht (Zeitschrift: MC 1/1983, Seiten 38, 40).When the termination is active, the ends of the bus lines are over Resistors connected to a constant voltage source by a Operating voltage source is fed and constantly consumes electricity (Journal: MC 1/1983, pages 38, 40).

Der Erfindung liegt die Aufgabe zugrunde, ein speicherprogrammierbares Programmiergerät der im Oberbegriff des Patentanspruchs 1 beschriebenen Gattung derart weiterzuentwickeln, daß der externe Bus einen geringeren Störpegel bei möglichst geringer Verlustleistung aufweist.The invention has for its object a programmable Programming device described in the preamble of claim 1 To further develop the genus in such a way that the external bus has a smaller number Interference level with the lowest possible power loss.

Die Aufgabe wird erfindungsgemäß durch die Merkmale im Patentanspruch 1 gelöst. Die Signale auf dem externen Bus werden von HCMOS-Schaltungen erzeugt, die an ihren Eingängen praktisch vernachlässigbare Ruhesignalströme aufweisen. Mit den im Patentanspruch 1 angegebenen Maßnahmen werden störende Reflexionen auf dem Bus bei hohen Übertragungsgeschwindigkeiten vermieden.The object is achieved by the features in claim 1 solved. The signals on the external bus are from HCMOS circuits generates the quiescent signal currents that are practically negligible at their inputs exhibit. With the measures specified in claim 1 disturbing reflections on the bus at high transmission speeds avoided.

Hochfrequente Störstrahlungen werden reduziert. Auf dem externen Bus werden Signale nur im Falle eines Informationsaustausches zwischen dem Prozessor und einer Peripheriebaugruppe übertragen. Wegen der hohen Übertragungsgeschwindigkeit kommen häufig Zeiten ohne Beanspruchung des Busses vor. Damit läßt sich die Verlustleistung des Busses reduzieren. Es tritt auch eine geringe mittlere Störabstrahlung auf.High-frequency interference radiation is reduced. Be on the external bus Signals only in the event of an exchange of information between the processor and transferred to a peripheral module. Because of the high Transmission speeds often come without using the time Busses before. This enables the power loss of the bus to be reduced. It there is also a low mean interference radiation.

Bei einer bevorzugten Ausführungsform sind die Peripheriebaugruppen als Steckbaugruppen ausgebildet, die in platzadressierbare Steckplätze einsetzbar sind, die durch den Prozessor adressierbar sind.In a preferred embodiment, the peripheral modules are as Plug-in modules designed into space-addressable slots that can be used by the processor.

Die Anwahl der Peripheriebaugruppen erfolgt über jedem Steckplatz zugeführte Schreib/Lesestartsignale. Hieraus ergibt sich eine verminderte Störanfälligkeit der Adressierung und ein sehr kleiner Schaltungsaufwand bei den Peripheriebaugruppen.The I / O modules are selected via each slot Read / write start signals. This results in a reduced Addressing susceptibility to interference and a very small amount of circuitry the peripheral modules.

Eine zweckmäßige Ausführungsform ist im Patentanspruch 3 beschrieben. Mit der im Patentanspruch 3 beschriebenen Anordnung können den verschiedenen Peripheriebaugruppen unterschiedliche Schlüssel zugeordnet werden. Es ist auch möglich, gleichen Peripheriebaugruppen entsprechend ihrer Lage in den Steckplätzen verschiedene Schlüssel zuzuordnen, die mit Hilfe der Widerstände eingestellt werden. Die Codierung geschieht zweckmäßigerweise durch die Anordnung entsprechender Widerstände zwischen bestimmten Potentialen, die von der HCMOS-Technik als entsprechende binäre Werte erkannt werden. Insbesondere sind gleich große Widerstände, die je an eine von einer Sende- und/oder Empfangsschaltung ausgehende Leitung angeschlossen sind, entsprechend den binären Werten eines vorgebbaren Schlüssels an eine positive Bezugsspannung oder an Massepotential gelegt.A useful embodiment is described in claim 3. With the arrangement described in claim 3 can the different Different keys can be assigned to peripheral modules. It is also possible, the same peripheral modules according to their location in the Assign different keys to slots, which can be created using the Resistors can be set. The coding is expediently done by arranging appropriate resistances between certain ones Potentials used by the HCMOS technology as corresponding binary values be recognized. In particular, there are resistors of the same size, each depending on one line connected by a transmitting and / or receiving circuit are corresponding to the binary values of a predefinable key positive reference voltage or to ground potential.

Eine andere bevorzugte Ausführungsform ist im Patentanspruch 5 beschrieben. Mit der im Patentanspruch 5 beschriebenen Anordnung kann vor der Übertragung von Daten der Schlüssel des jeweiligen Teilnehmers vom Prozessor festgestellt werden. Der Prozessor kann daher den ordnungsgemäßen Typ der jeweiligen Peripheriebaugruppe erkennen, die im folgenden auch Teilnehmer genannt wird.Another preferred embodiment is described in claim 5. With the arrangement described in claim 5 can before transmission of data the key of each participant from the processor be determined. The processor can therefore be the correct type of recognize the respective peripheral module, which in the following also includes the participants is called.

Vorzugsweise ist zumindest eine der an die Sende- und/oder Empfangsschaltungen der jeweiligen Peripheriebaugruppe angeschlossenen Leitungen an eine Störmeldeeinrichtung der Peripheriebaugruppe angeschlossen. Mit dieser Anordnung ist es möglich, ein Bit des Schlüsselworts der jeweiligen Peripheriebaugruppe einer Störmeldeeinrichtung der Peripheriebaugruppe zuzuordnen. Dieses Bit wird daher nicht für die Codierung verwendet. Die Störmeldeeinrichtung erfaßt alle Einzelstörmeldungen der Peripheriebaugruppe und setzt ggf. dieses Bit. Gleichzeitig mit der Erkennung des Typs der adressierten Peripheriebaugruppe wird auch damit festgestellt, ob eine Störung vorhanden ist.Preferably, at least one of the send and / or Receive circuits of the respective peripheral module connected Lines to a fault reporting device of the peripheral module connected. With this arrangement it is possible to use one bit of the Keyword of the respective peripheral module of a fault reporting device assigned to the peripheral module. This bit is therefore not used for Coding used. The fault reporting device records all Individual fault messages from the I / O module and sets this bit if necessary. Simultaneously with the detection of the type of the addressed peripheral module it is also used to determine whether there is a fault.

Insbesondere ist ein vorab festgelegter Schlüssel für einen leeren Steckplatz reserviert. Der logische "O"-Pegel ist z. B. bei den für die Teilnehmercodierung bestimmten Leitungen nicht als Teilnehmercode sondern für einen leeren Steckplatz vorgegeben. Hierdurch kann der Prozessor mit Hilfe der Platzadressierung sofort feststellen, ob überhaupt eine Peripheriebaugruppe an dem vorgegebenen Steckplatz vorhanden ist.In particular, a predetermined key is for an empty one Slot reserved. The logical "O" level is e.g. B. for those for Subscriber coding does not define certain lines as subscriber codes but predefined for an empty slot. This allows the processor to With the help of the addressing, you can immediately determine whether there is any I / O module is available at the specified slot.

Mit sehr geringem schaltungstechnischen Aufwand läßt sich durch einen Buszugriff feststellen, ob an der platzadressierten Stelle eine Peripheriebaugruppe vorhanden ist oder nicht. Wenn eine solche Baugruppe vorhanden ist, kann ihr Typ und eine eventuelle Störung erkannt werden.With very little circuitry effort a bus access can be used to determine whether at the location-addressed Place a peripheral module is present or not. If such Module is present, its type and a possible fault can be detected will.

Eine weitere zweckmäßige Ausführungsform ist im Patentanspruch 8 beschrieben. Mit der Anordnung gemäß dem Patentanspruch 8 können Peripheriebaugruppen während des Betriebs des Automatisierungsgerätes entnommen oder ausgetauscht werden, ohne daß die Arbeitsweise der anderen Peripheriebaugruppen beeinträchtigt wird. Die Diode verhindert, daß auf den Stromversorgungsleitungen unerwünschte Schwingungen auftreten.Another expedient embodiment is in claim 8 described. With the arrangement according to claim 8 can I / O modules during the operation of the automation device can be removed or replaced without affecting the operation of the others Peripheral modules is affected. The diode prevents the Power supply lines undesirable vibrations occur.

Eine zusätzliche bevorzugte Ausführungsform ist im Patentanspruch 9 beschrieben. Ein Interrupt, der auf der gemeinsamen Interruptleitung festgestellt wird, löst im Prozessor die durch die festgelegte Priorität der Peripheriebaugruppen vorgesehenen Maßnahmen aus. Wenn der Interrupt entsprechend der jeweils höchsten Priorität abgearbeitet worden ist, prüft der Prozessor, ob noch mindestens ein weiterer Interrupt vorliegt, indem er die Torschaltung kurzzeitig sperrt und wieder öffnet. Falls die Interruptleitung noch durch ein Interruptsignal beaufschlagt ist, entsteht hierbei eine Flanke am Interrupteingang des Prozessors, der dann eine weitere Interruptverarbeitung durchführt.An additional preferred embodiment is in claim 9 described. An interrupt on the common interrupt line is determined, the processor triggers the priority defined by the Measures provided by peripheral modules. If the interrupt has been processed in accordance with the highest priority in each case the processor whether there is at least one further interrupt by the gate circuit locks briefly and again opens. if the Interrupt line is still acted upon by an interrupt signal, arises an edge at the interrupt input of the processor, which is then a performs further interrupt processing.

Die Erfindung wird im folgenden an Hand eines in einer Zeichnung dargestellten Ausführungsbeispiels näher erläutert.The invention is described below with reference to a drawing illustrated embodiment explained in more detail.

Es zeigenShow it

Fig. 1 ein Blockschaltbild eines speicherprogrammierbaren Automatisierungsgerätes mit einem Prozessor, der an einen internen und an einen externen Bus des Automatisierungsgerätes angeschlossen ist. Fig. 1 is a block diagram of a programmable logic controller with a processor which is connected to an internal and to an external bus of the automation device.

Fig. 2 ein Schaltbild eines Teils einer Peripheriebaugruppe, die an einen externen Bus angeschlossen ist, Fig. 2 is a diagram of a portion of a peripheral module, which is connected to an external bus,

Fig. 3 ein Schaltbild einer Anordnung im speicherprogrammierbaren Automatisierungsgerät zur Interruptfeststellung. Fig. 3 is a circuit diagram of an arrangement in the programmable logic device for interrupt detection.

Ein speicherprogrammierbares Automatisierungsgerät enthält einen zentralen Prozessor 1, z. B. einen Mikroprozessor des Types 8344 der Fa. INTEL. Der Prozessor 1 ist mit einem internen Bus 2 des speicherprogrammierbaren Automatisierungsgerätes verbunden. An den Bus 2 sind z. B. noch ein EPROM 3 und ein Speicher 4 mitwahlfreiem Zugriff angeschlossen. An den internen Bus 2 ist weiterhin über Koppelelemente 5, 6 ein externer Bus 7 angeschlossen. Der externe Bus 7 besteht z. B. aus acht Datenleitungen 8 und dreizehn Adressleitungen 9, die jeweils über die Koppelelemente 5, 6 mit den nicht näher dargestellten Daten- und Adressleitungen des internen Bus 2 verbunden sind. Die Koppelelemente 5 bestehen aus Auffang-Speichern, von denen je einer mit einer Adressleitung verbunden ist. Die Koppelelemente 6 sind bidirektionale Logikglieder, die je mit einer Datenleitung verbunden sind. Die Adress- und Datenleitungen 9, 8 sind mit Peripheriebaugruppen 10 verbunden, von denen in Fig. 2 eine für die Ein-/Ausgabe von Steuersignalen eines Prozessors dargestellt ist. Von der Peripheriebaugruppe 10 sind nur die für den Anschluß an den Bus 7 und die Verbindung mit dem Prozessor bedeutenden Einzelheiten dargestellt. Mit einigen der Adreßleitungen des internen Busses 2 ist ein Adreßdekoder 11 verbunden, dem zwei Multiplexer 12, 13 mit Speichern nachgeschaltet sind. Die Multiplexer 12, 13 sind weiterhin an Ein-/Ausgänge des Prozessors 1 angeschlossen. Mit dem Adressdekoder 11 und den Multiplexern 12, 13 wird eine Platzadressierung für die verschiedenen Peripheriebaugruppen 10 bewirkt. Die Peripheriebaugruppen werden über Steckverbinder an den externen Bus 7 angeschlossen. Jeder Steckplatz ist über je eine Leitung mit den Multiplexern 12, 13, verbunden. Sie erzeugen selektiv für jede Peripheriebaugruppe in einem Steckplatz Lese- und Schreibsignale. Die Koppelelemente 5, 6 werden durch entsprechende Ausgangssignale des Adressdekoders 11 aktiviert.A programmable logic controller contains a central processor 1 , e.g. B. a microprocessor of type 8344 from INTEL. The processor 1 is connected to an internal bus 2 of the programmable automation device. On the bus 2 z. B. still an EPROM 3 and a memory 4 with optional access connected. An external bus 7 is also connected to the internal bus 2 via coupling elements 5, 6 . The external bus 7 is z. B. from eight data lines 8 and thirteen address lines 9 , which are each connected via the coupling elements 5, 6 to the data and address lines of the internal bus 2 , not shown in detail. The coupling elements 5 consist of catch memories, one of which is connected to an address line. The coupling elements 6 are bidirectional logic elements, each of which is connected to a data line. The address and data lines 9, 8 are connected to peripheral modules 10 , one of which is shown in FIG. 2 for the input / output of control signals from a processor. Only the details of the peripheral module 10 which are important for the connection to the bus 7 and the connection to the processor are shown. With some of the address lines of the internal bus 2 , an address decoder 11 is connected, followed by two multiplexers 12, 13 with memories. The multiplexers 12, 13 are still connected to inputs / outputs of the processor 1 . The address decoder 11 and the multiplexers 12, 13 are used for addressing the various peripheral modules 10 . The peripheral modules are connected to the external bus 7 via connectors. Each slot is connected to the multiplexers 12, 13 via a line. They selectively generate read and write signals for each I / O module in a slot. The coupling elements 5, 6 are activated by corresponding output signals from the address decoder 11 .

Wenigstens die Koppelelemente 5, 6 und die Multiplexer 12, 13 sind in HCMOS-Technik ausgeführt, einer Technik, die beispielsweise in dem Buch "Integrierte Logikschaltungen High Speed CMOS 54/74 HC/HCT, Datenbuch 1985" der Fa. Valvo beschrieben ist. Zwischen den Ausgängen der Koppelelemente und den Leitungen 16 des externen Busses 2 sind jeweils gleich große Widerstände 17 eingefügt. Mit den Widerständen 17 ist eine Anpassung der Koppelelemente 5, 6 an den Wellenwiderstand der Leitungen 16 des Busses 7 möglich.At least the coupling elements 5, 6 and the multiplexers 12, 13 are implemented in HCMOS technology, a technology which is described, for example, in the book "Integrated Logic Circuits High Speed CMOS 54/74 HC / HCT, Data Book 1985" from Valvo. Resistors 17 of the same size are inserted between the outputs of the coupling elements and the lines 16 of the external bus 2 . With the resistors 17 , an adaptation of the coupling elements 5, 6 to the characteristic impedance of the lines 16 of the bus 7 is possible.

Durch die Anpassung lassen sich störende Reflexionen auf den Leitungen 17 vermeiden. Damit werden bei hohen Übertragungsraten auf dem Bus 7 sowohl Eigenstörungen als auch hochfrequente Störstrahlungen vermieden. Auch die von den Multiplexern 12, 13 zu den verschiedenen Steckplätzen für die Peripheriebaugruppen 10 verlaufenden Leitungen sind in Reihe mit Widerständen 17 angeordnet. Durch die vernachlässigbar kleinen Ruhesignalströme der Eingänge der HCMOS-Schaltungen ist die Einfügung dieser Längswiderstände möglich.Interfering reflections on the lines 17 can be avoided by the adaptation. With high transmission rates on bus 7, both intrinsic interference and high-frequency interference radiation are avoided. The lines running from the multiplexers 12, 13 to the various slots for the peripheral modules 10 are also arranged in series with resistors 17 . The insertion of these series resistances is possible due to the negligibly small quiescent signal currents of the inputs of the HCMOS circuits.

In den Peripheriebaugruppen 10 sind Steckverbinderkontakte 18 für die Adress- und Datenleitungen des externen Bus 7 je über Widerstände 19 mit Sende- und/oder Empfangsschaltungen 20 verbunden, bei denen es sich vorzugsweise um je zwei für bidirektionalen Betrieb gemeinsam an eine Leitung angeschlossene Treiberstufen handeln kann. Die Sende- und/oder Empfangsschaltungen 20, von denen je eine pro an den Bus angeschlossener Leitung vorgesehen ist, wenn nur in einer Richtung übertragen wird, sind über ein Logikglied 31 gemeinsam aktivierbar, das mit nicht näher bezeichneten Leitungen an die Multiplexer 12, 13 den Speichern angeschlossen ist. Eine Sende-/Empfangsschaltung 20 ist im einzelnen dargestellt. Hieraus ist ersichtlich, daß es sich um zwei Stufen 21, 22 handelt, die je in unterschiedlichen Richtungen übertragen. Die Sende/Empfangsschaltungen 20 bzw. 21, 22 sind ebenso wie die Koppelelemente 5, 6 in HCMOS-Technik ausgeführt. Die Widerstände 19 sind gleichfalls Längswiderstände zur Anpassung der Sende/Empfangsschaltungen 20 an den Bus 7.In the peripheral modules 10 , connector contacts 18 for the address and data lines of the external bus 7 are each connected via resistors 19 to transmit and / or receive circuits 20 , which can preferably be two driver stages connected to a line for bidirectional operation . The transmission and / or reception circuits 20 , one of which is provided for each line connected to the bus if transmission is only in one direction, can be activated together via a logic element 31 , which is connected to the multiplexers 12, 13 by lines that are not identified in any more detail the storage is connected. A transmit / receive circuit 20 is shown in detail. From this it can be seen that there are two stages 21, 22 , each transmitting in different directions. The transmission / reception circuits 20 and 21, 22 , as well as the coupling elements 5, 6 , are implemented using HCMOS technology. The resistors 19 are also series resistors for adapting the transmit / receive circuits 20 to the bus 7 .

Über die Koppelelemente 5, 6 wird der externe Bus 7 vom internen Bus 2 abgekoppelt, wenn keine Übertragungen zwischen Peripheriebaugruppen und internem Bus 2 stattfinden. Hierdurch wird die Verlustleistung des gesamten Systems erheblich gesenkt. Dies wirkt sich in einer wesentlichen Einsparung an Leistungen der Betriebsstromversorgung aus.The external bus 7 is decoupled from the internal bus 2 via the coupling elements 5, 6 if no transmissions take place between peripheral modules and internal bus 2 . This significantly reduces the power loss of the entire system. This translates into a substantial saving in the power of the operating power supply.

An die Sende/Empfangsschaltungen 20 der Peripheriebaugruppe 10 sind über Leitungen nicht näher dargestellte Register angeschlossen. Weiterhin sind mit den Sende/Empfangsschaltungen 20 jeweils Widerstände 23 bis 30 verbunden. Die Widerstände 23 bis 29 können jeweils an Massepotential oder Betriebsspannungspotential von +5 V gelegt werden, wobei Massepotential beispielsweise eine binäre "0" und Betriebspotential beispielsweise eine binäre "1" zugeordnet wird. Durch die Anschlüsse der einzelnen Widerstände an eines der beiden Potentiale wird auf der zugehörigen Leitung für den Fall, daß keine Übertragung von Daten über die Sende/Empfangsschaltungen 20 von oder zu den nachgeschalteten Registern stattfindet, ein einem bestimmten Binärwert zugeordneter Pegel erzeugt. Bei der in Fig. 2 dargestellten Peripheriebaugruppe 10 sind die Widerstände 23, 24 an Betriebspotential gelegt, so daß den parallelen an die entsprechenden Widerstände angeschlossenen Leitungen die binären Werte 1 100 000 zugeordnet sind. Diese Werte sind in ihrer Gesamtheit ein Schlüssel für die Peripheriebaugruppe 10. Durch eine andere Wahl der Anschlüsse der Widerstände 23 bis 29 läßt sich für eine andere Peripheriebaugruppe ein anderer Schlüssel erzeugen.Registers (not shown in more detail) are connected to the transmit / receive circuits 20 of the peripheral module 10 . Furthermore, resistors 23 to 30 are connected to the transmit / receive circuits 20 . The resistors 23 to 29 can each be connected to ground potential or operating voltage potential of +5 V, ground potential being assigned, for example, a binary "0" and operating potential, for example a binary "1". By connecting the individual resistors to one of the two potentials, a level assigned to a certain binary value is generated on the associated line in the event that no transmission of data via the transmit / receive circuits 20 from or to the downstream registers takes place. In the peripheral module 10 shown in FIG. 2, the resistors 23, 24 are connected to operating potential, so that the binary values 1 100 000 are assigned to the parallel lines connected to the corresponding resistors. In their entirety, these values are a key for the peripheral module 10 . A different key can be generated for a different peripheral module by a different choice of the connections of the resistors 23 to 29 .

Wenn eine Peripheriebaugruppe, z. B. der Teilnehmer 10, adressiert wird, werden die Sende/Empfangsschaltungen 20 über das Logikglied 31 für die Übertragung in Richtung der Koppelelemente 5, 6 durchlässig gesteuert. Mit einem Lesestartsignal werden die von den Potentialen der Widerstände 23 bis 29 bestimmten Pegel über die Sende/ Empfangsschaltungen 20 und die ebenfalls durchlässig gesteuerten Koppelelemente 5, 6 zum internen Bus 2 übertragen, von dem sie zum Prozessor 1 gelangen. Der Prozessor 1 kann daher durch Vergleich des adressierten Steckplatzes mit dem bei einem Schreib-oder Lesestartsignal empfangenen Schlüssel der Peripheriebaugruppe feststellen, ob in dem Steckplatz der für die jeweilige Anlage vorgesehene Teilnehmer vorhanden ist, bzw. welcher Art der Teilnehmer ist, sofern bestimmten Arten von Teilnehmern bestimmte Schlüssel zugeordnet sind, die beispielsweise die Funktion des jeweiligen Teilnehmers kennzeichnen.If a peripheral assembly, e.g. B. the subscriber 10 is addressed, the transmit / receive circuits 20 are controlled via the logic element 31 for transmission in the direction of the coupling elements 5, 6 permeable. With a read start signal, the levels determined by the potentials of the resistors 23 to 29 are transmitted via the transmit / receive circuits 20 and the likewise permeably controlled coupling elements 5, 6 to the internal bus 2 , from which they arrive at the processor 1 . The processor 1 can therefore determine, by comparing the addressed slot with the key of the peripheral module received in the case of a write or read start signal, whether the slot provided is for the subscriber intended for the respective system, or what type of subscriber is, if certain types of Certain keys are assigned to participants, which, for example, characterize the function of the respective participant.

Die mit den Stufen 21, 22 verbundene Leitung ist an eine aus zwei Widerständen 30, 33, einem Transistor 32 und einer Störerfassungseinrichtung 34 bestehende Anordnung angeschlossen. Unter Störerfassungseinrichtung 34 ist hierbei eine zentrale Einrichtung zu verstehen, die verschiedene Störmeldungen der Peripheriebaugruppe 10 sammelt und als eine Sammelstörmeldung an den Transistor 32 weiterleitet. Wenn eine Störung auf der Peripheriebaugruppe vorliegt, wird der Transistor 32 durchlässig gesteuert, wodurch das Potential von +5 V am Eingang der Stufe 22 ansteht. Zusammen mit dem Schlüssel wird somit dem Prozessor 1 gemeldet, ob ein Fehler in der adressierten Peripheriebaugruppe vorhanden ist oder nicht.The line connected to the stages 21, 22 is connected to an arrangement consisting of two resistors 30, 33 , a transistor 32 and a fault detection device 34 . A fault detection device 34 is to be understood here as a central device that collects various fault messages from the peripheral module 10 and forwards them to the transistor 32 as a collective fault message. If there is a fault on the peripheral module, the transistor 32 is controlled to be conductive, whereby the potential of +5 V is present at the input of the stage 22 . Together with the key, the processor 1 is thus informed whether there is an error in the addressed peripheral module or not.

Für die Peripheriebaugruppen sind vorzugsweise nicht alle durch die Anzahl der Widerstände 23 bis 29 möglichen Schlüssel vorgesehen. Ein Schlüssel, der der Kombination 000 0000 entspricht und sich einstellt, wenn ein Steckplatz nicht durch eine Peripheriebaugruppe belegt ist, dient zur Anzeige eines leeren Steckplatzes. Der Prozessor 1 kann daher über ein Lesestartsignal in Verbindung mit der Platzadressierung auch an Hand des empfangenen Schlüssels erkennen, ob der adressierte Steckplatz durch eine Peripheriebaugruppe besetzt ist.Not all of the keys possible through the number of resistors 23 to 29 are preferably provided for the peripheral modules. A key that corresponds to the combination 000 0000 and that is set when a slot is not occupied by a peripheral module is used to indicate an empty slot. The processor 1 can therefore use a read start signal in conjunction with the addressing of the space to recognize from the received key whether the addressed slot is occupied by a peripheral module.

Die Widerstände 23 bis 30 sind so bemessen, daß sie bei einer Datenübertragung zwischen den Sende-/Empfangsschaltungen 20 und den Registern die dem jeweils übertragenen Binärwert zugeordneten Pegel nicht beeinflussen. Dies kann beispielsweise durch Widerstände 23 bis 30 mit jeweils einigen KOhm erreicht werden.The resistors 23 to 30 are dimensioned such that they do not influence the level assigned to the respectively transmitted binary value during data transmission between the transmission / reception circuits 20 and the registers. This can be achieved, for example, by resistors 23 to 30 with a few KOhm each.

Zwei voreilende Steckverbindungskontakte 35, 36 der Peripheriebaugruppe 10 sind für den Anschluß an die Betriebsspannung, d. h. an +5 V und Massepotential, vorgesehen. An den Steckverbinderkontakt 36 ist eine Drossel 37 angeschlossen, zu der eine Diode 38 parallel geschaltet ist. Die Diode 38 ist bezüglich der Betriebsspannung am Steckverbinderkontakt 36 in Sperrichtung gepolt. Der Drossel 37 ist mindestens ein mit einem Anschluß an den Steckverbinderkontakt 35 belegter Kondensator 39 nachgeschaltet. Die aus der Drossel 37 und der Diode 38 bestehende Anordnung wirkt als Bedämpfungsschaltung für die beim Einstecken und Herausziehen einer Peripheriebaugruppe unter Betriebsspannung auftretenden Laständerungen. Infolge dieser Bedämpfungsschaltung können Peripheriebaugruppen 10 während des Betriebs des den Prozessor 1 enthaltenden Systems gezogen, eingesetzt bzw. ausgewechselt werden, ohne daß die Funktion der anderen Peripheriebaugruppe und des Prozessor 1 gestört wird.Two leading connector contacts 35, 36 of the peripheral module 10 are provided for connection to the operating voltage, ie to +5 V and ground potential. A choke 37 is connected to the connector contact 36 , to which a diode 38 is connected in parallel. The diode 38 is polarized with respect to the operating voltage at the connector contact 36 in the reverse direction. The choke 37 is followed by at least one capacitor 39 which is connected to the connector contact 35 . The arrangement consisting of the choke 37 and the diode 38 acts as a damping circuit for the load changes which occur under operating voltage when a peripheral module is inserted and removed. As a result of this damping circuit, peripheral assemblies 10 can be pulled, inserted or replaced during operation of the system containing processor 1 without the function of the other peripheral assembly and processor 1 being disturbed.

Alle Peripheriebaugruppen, die für die Erzeugung von Interruptmeldungen eingerichtet sind, sind an eine gemeinsame Interruptleitung 40 angeschlossen, die über eine Torschaltung 41 mit einem Interrupteingang 42 des Prozessors 1 verbunden sind. Dieser Interrupteingang 42 ist für die Flankentriggerung ausgebildet. Die Torschaltung ist in HCMOS-Technik ausgebildet und über einen Serienwiderstand 43 mit der Interruptleitung 40 verbunden. Ein zweiter Eingang der Torschaltung ist an den Ausgang eines Monoflops 44 angeschlossen, das eingangsseitig mit einem Ausgang des Prozessors 45 verbunden ist.All peripheral modules which are set up for generating interrupt messages are connected to a common interrupt line 40 , which are connected via a gate circuit 41 to an interrupt input 42 of the processor 1 . This interrupt input 42 is designed for edge triggering. The gate circuit is designed in HCMOS technology and connected to the interrupt line 40 via a series resistor 43 . A second input of the gate circuit is connected to the output of a monoflop 44 , which is connected on the input side to an output of the processor 45 .

Wenn auf der Leitung 40 ein Interruptsignal auftritt, wird dies vom Prozessor 1 über die Flanke des Interruptsignals festgestellt. Der Prozessor verarbeitet diesen Interrupt nach einer für die Teilnehmer vorgesehenen Priorität. Nach der Abarbeitung des Interrupts, d. h. nach Erledigung der im Zusammenhang mit einem Interrupt vorgesehen Maßnahmen, wird das Monoflop 44 durch den Prozessor 1 angestoßen. Falls auf der Leitung 40 noch ein Interrupt vorhanden ist, entsteht über die Torschaltung 41 eine Flanke, die vom Prozessor 1 als Interrupt erkannt wird. Daraufhin wird der Interrupt in der durch die Priorität vorgegebenen Reihenfolge berücksichtigt.If an interrupt signal occurs on line 40 , this is determined by processor 1 via the edge of the interrupt signal. The processor processes this interrupt according to a priority provided for the participants. After the interrupt has been processed, ie after the measures provided in connection with an interrupt have been carried out, the monoflop 44 is triggered by the processor 1 . If an interrupt is still present on line 40 , an edge is created via gate circuit 41 , which edge is recognized by processor 1 as an interrupt. The interrupt is then taken into account in the order specified by the priority.

Solange die Leitung 40 durch Interruptsignale beaufschlagt ist, kann eine beliebige Zahl von Flanken mit der Torschaltung 41 erzeugt werden.As long as the line 40 is acted upon by interrupt signals, any number of edges can be generated with the gate circuit 41 .

Claims

1. Programmable logic controller with at least one processor, which is connected to an internal bus, and with an external bus, to which peripheral modules are connected by means of transmission and / or reception circuits, with lockable coupling elements being arranged between the internal and the external bus which the lines of the external bus can only be activated in the case of transmissions between the two buses, characterized in that the coupling elements ( 5, 6 ) connected to the internal bus ( 2 ) for data and / or address lines are each bidirectional and are designed in HCMOS technology Logic elements and / or catch memories can be activated by output signals from address decoders ( 11 ) connected to address lines of the internal bus ( 2 ) and are each connected to the lines ( 16 ) of the external bus via the same large resistors ( 17 ) so that the transmission and / or receiving circuits ( 20, 21, 22 ) in the periphery iebaugruppen ( 10 ) formed in HCMOC technology and designed for bidirectional transmission and connected to the lines ( 16 ) of the bus via equally large resistors ( 19 ) and that the resistors ( 17, 18 ) to the characteristic impedance of the lines ( 16 ) of the external bus are adapted.

2. Automation device according to claim 1, characterized in that the peripheral modules ( 10 ) are designed as plug-in modules which can be used in space-addressable slots which can be addressed by the processor ( 1 ).

3. Automation device according to claim 1 or 2, characterized in that in the peripheral modules ( 10 ) via read start signals in connection with the addressing in each case one, the transmitting and / or receiving circuits ( 20 ) downstream, consisting of resistors ( 23-29 ), Fixed coding circuit can be connected to the external bus ( 7 ).

4. Automation device according to one of the preceding claims, characterized in that resistors of the same size ( 23-29 ), each of which is connected to a line emanating from a transmitting and / or receiving circuit ( 20 ), according to the binary values of a predefinable key are connected to a positive reference voltage or to ground potential.

5. Automation device according to one of the preceding claims, characterized in that the resistors ( 23-29 ) are dimensioned so large that the currents flowing over them affect the currents flowing on the lines during data transmission only in a manner that the detection of Currents or voltages through HCMOS circuits as binary "0" or "1" values are not impaired.

6. Automation device according to one of the preceding claims, characterized in that at least one of the lines connected to the transmitting and / or receiving circuits ( 20 ) of the respective peripheral module ( 10 ) is connected to a fault reporting device ( 34 ) of the peripheral module ( 10 ).

7. Automation device according to one of the preceding claims, characterized, that a predetermined key for an empty slot is reserved.

8. Automation device according to one of the preceding claims, characterized in that the peripheral assemblies ( 10 ) have connectors with at least two leading contacts ( 35, 36 ) for an operating voltage supply and that an inductor is arranged in series with at least one leading contact ( 36 ), which is bridged with a diode ( 38 ).

9. Automation device according to one of the preceding claims, characterized in that the peripheral modules ( 10 ), which are set up for independent access to the processor, are connected to a common interrupt line ( 40 ) via a gate circuit ( 41 ) controllable by the processor ( 1 ) ) is connected to an edge-triggered interrupt input ( 42 ) of the processor ( 1 ).