DE3533314A1

DE3533314A1 - Method and circuit arrangement for receiving data signals occurring on a transmission line used in time division multiplexing

Info

Publication number: DE3533314A1
Application number: DE19853533314
Authority: DE
Inventors: Herbert Dipl Ing Haberer
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1985-09-18
Filing date: 1985-09-18
Publication date: 1987-03-26

Abstract

To control the reception of data signals occurring in time slots of a transmission line (Ltg) used in time division multiplexing in reception channels (EK1 to EKn) provided for these data signals, a bit string is defined for each one of the reception channels which has a number of control bits permanently allocated to the time slots associated with a pulse frame which corresponds to the number of these time slots, through the occurrence of which control bits in a specific binary state the occupancy of the associated time slot is in each case displayed as a reception time slot for the respective reception channel within the pulse frame concerned. The control bits of the bit string in each case associated with the reception channels are made available consecutively and in cyclically repeated fashion in consecutive pulse frames in the timing pattern of the time slots. The data signals occurring on the transmission line (Ltg) in time slots which correspond to one another are in each case accepted only by the reception channel for which the relevant time slots are marked as reception time slots by the binary states of the control bits allocated to these time slots. <IMAGE>

Description

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Aufnahme von in periodisch wiederholt in Pulsrahmen auftretenden Zeitschlitzen einer im Zeitmultiplexbetrieb ausgenutzten Übertragungsleitung verschaltet auftretenden Datensignals in diesen Zeitschlitzen zugeordnete Empfangskanäle.The invention relates to a method and a circuit arrangement to be repeated periodically time slots occurring in pulse frames transmission line used in time-division multiplexing interconnected occurring data signal in this Receiving channels assigned to time slots.

Verfahren der gerade genannten Art sind allgemein als Zeitmultiplex-Verfahren bekannt. Bei diesen Zeitmultiplex- Verfahren wird dabei zwischen einer bitweisen verschachtelten und einer bitgruppenweisen verschachtelten Übertragung der Datensignale über die Übertragungsleitung unterschieden. Eine mögliche Art der bitgruppenweisen Verschachtelung, die auch als Envelope- Verschachtelung bezeichnet wird, ist aus der CCITT- Empfehlung X.51 bekannt. Eine mögliche Art der bitweisen Verschachtelung ist dagegen durch die CCITT-Empfehlung R.101 festgelegt. Unabhängig von der jeweils gewählten Verschachtelungsart sind für die Aufnahme von auf einer im Zeitmultiplexbetrieb ausgenutzten Übertragungsleitung auftretenden Datensignalen in für diese Datensignale vorgesehene Empfangskanäle diesen Empfangskanälen innerhalb eines Pulsrahmens Zeitschlitze als Empfangsschlitze fest zugeordnet. Eine Änderung dieser Zuordnung kann beispielsweise dann erforderlich sein, wenn sich aufgrund einer Umstellung der Arbeitsgeschwindigkeit eines oder mehrerer Empfangskanäle die Anzahl der innerhalb eines Pulsrahmens dem jeweiligen Empfangskanal zugeordneten Zeitschlitze ändert. Eine derartige Änderung der Zeitschlitzzuordnung ist aber im allgemeinen mit einem erheblichen Aufwand verbunden.Procedures of the type just mentioned are generally known as Time division multiplex method known. With these time division The procedure is between a bitwise nested and one nested bit by bit Transmission of the data signals over the transmission line distinguished. A possible type of bit group nesting, which is also called envelope Nesting is called from the CCITT Recommendation X.51 known. A possible kind of bitwise In contrast, nesting is due to the CCITT recommendation R.101 set. Regardless of the chosen one Nesting types are for the inclusion of on a transmission line used in time-division multiplexing occurring data signals in for this Data signals provided receiving channels this Receive channels within a pulse frame time slots permanently assigned as reception slots. A change in this Mapping may then be required, for example be if due to a change in working speed one or more reception channels Number of each within a pulse frame Time slots assigned to the receiving channel changes. A is such a change in the time slot allocation generally associated with considerable effort.

Es ist nun Aufgabe der vorliegenden Erfindung, einen Weg zu zeigen, wie die in Zeitschlitzen auf der Übertragungsleitung auftretenden Datensignale mit einem geringen Steuerungsaufwand in für diese Datensignale vorgesehene Empfangskanäle übernommen werden können und dabei die Zuordnung der Zeitschlitze zu den Empfangskanälen flexibel an sich ändernde Gegebenheiten anpaßbar ist.It is an object of the present invention, one Way to show how in time slots on the transmission line occurring data signals with a low Control effort in intended for these data signals Reception channels can be taken over and the allocation of the time slots to the reception channels flexibly adaptable to changing circumstances is.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Verfahren der eingangs genannten Art erfindungsgemäß dadurch, daß für jeden der Empfangskanäle eine Bitfolge mit einer der Anzahl der zu einem Pulsrahmen gehörenden Zeitschlitze entsprechenden Anzahl von diesen Zeitschlitzen fest zugeordneten Steuerbits festgelegt wird, durch deren Auftreten in einem bestimmten Binärzustand jeweils die Belegung des zugeordneten Zeitschlitzes als Empfangszeitschlitz für den jeweiligen Empfangskanal innerhalb eines Pulsrahmen angezeigt wird, daß die Steuerbits der den Empfangskanälen jeweils zugehörigen Bitfolgen im Zeitraster der Zeitschlitze nacheinander, periodisch wiederholt in aufeinanderfolgenden Pulsrahmen bereitgestellt werden und daß die in einander entsprechenden Zeitschlitzen auf der Übertragungsleitung auftretenden Datensignale jeweils nur von demjenigen Empfangskanal übernommen werden, für welchen die in Frage kommenden Zeitschlitze durch die Binärzustände der diesen Zeitschlitzen zugeordneten Steuerbits als Empfangsschlitze gekennzeichnet sind. The task outlined above is solved by one Process of the type mentioned at the outset according to the invention, that a bit sequence for each of the receive channels with one of the number belonging to a pulse frame Time slots corresponding number of these time slots dedicated control bits is defined, by their occurrence in a certain binary state in each case the assignment of the assigned time slot as a reception time slot for the respective reception channel is displayed within a pulse frame, that the control bits belonging to the respective reception channels Bit sequences in the time slot of the time slots one after the other, repeated periodically in successive Pulse frames are provided and that the time slots corresponding to each other Data signals occurring on the transmission line only taken from that receiving channel for which the time slots in question through the binary states of these time slots assigned control bits marked as receive slots are.

Die Erfindung bringt den Vorteil mit sich, daß die Zuordnung der Empfangskanäle zu den Zeitschlitzen eines Pulsrahmens durch den Empfangskanälen jeweils zugeordnete umlaufende Bitfolgen festgelegt ist, so daß für eine Zuordnungsänderung lediglich eine Neufestsetzung der Bitfolgen erforderlich ist.The invention has the advantage that the assignment of the reception channels at the time slots one Pulse frame assigned by the receiving channels revolving bit sequences is set so that for a Allocation change only a new setting of Bit strings is required.

Zur Durchführung des Verfahrens gemäß der vorliegenden Erfindung ist es vorteilhaft, eine Schaltungsanordnung derart auszubilden, daß jedem der Empfangskanäle eine Empfangssteuereinrichtung zugehörig ist, welche an ihrem Ausgang die im Zeitraster der Zeitschlitze nacheinander, periodisch wiederholt in aufeinanderfolgenden Pulsrahmen auftretenden, für den jeweiligen Empfangskanal festgelegten Steuerbits abgibt, und daß mit der Empfangssteuereinrichtung eine Empfängeranordnung verbunden ist, welche auf das Auftreten eines Steuerbits in dessen einen Empfangszeitschlitz anzeigenden Binärzustand am Ausgang der zugehörigen Empfangssteuereinrichtung hin das gerade in diesem Empfangsschlitz auftretende Datensignal übernimmt. Dies bringt den Vorteil eines geringen Steuerungsaufwandes für die einzelnen Empfangskanäle mit sich.To carry out the method according to the present Invention, it is advantageous to a circuit arrangement in such a way that each of the receiving channels has a Receiving control device is associated, which on their Output those in the time slot of the time slots one after the other, repeated periodically in successive Pulse frames occurring for the respective reception channel specified control bits, and that with the Receiving control device connected to a receiver arrangement which is due to the occurrence of a control bit in its binary state indicating a receive time slot at the output of the associated reception control device right there in this receiving slot occurring data signal takes over. This has the advantage a low control effort for the individual reception channels.

Die den Empfangskanälen zugehörigen Empfangssteuereinrichtungen können jeweils dann mit einem besonders geringen schaltungstechnischen Aufwand realisiert werden, wenn sie jeweils ein rückgekoppeltes Schieberegister aufweisen, in welchem die für den jeweiligen Empfangskanal festgelegte Bitfolge mit einer der Dauer eines Pulsrahmens entsprechenden Geschwindigkeit umläuft und welches die zu der Bitfolge gehörenden Steuerbits an seinem Ausgang abgibt.The reception control devices associated with the reception channels can then each with a special low circuitry complexity realized if they are each a feedback shift register have, in which the for each Receive channel specified bit sequence with a duration a speed corresponding to a pulse frame and which ones belong to the bit sequence Emits control bits at its output.

Zweckmäßigerweise sind die den Empfangskanälen zugehörigen Empfängeranordnung derart ausgebildet, daß sie jeweils ein erstes Schieberegister aufweisen, in welches eine vorgegebene Anzahl von für den zugehörigen Empfangskanal bestimmten Datensignalen aufnehmbar ist und welches an seinem Takteingang die für den zugehörigen Empfangskanal festgelegte Bitfolge zugeführt erhält, deren Steuerbits bei Auftreten in dem einen Empfangszeitschlitz anzeigenden Binärzustand jeweils die Aufnahme des in dem jeweiligen Empfangszeitschlitz auftretenden Datensignals in das Schieberegister bewirken und daß mit dem ersten Schieberegister ein zweites Schieberegister verbunden ist, welches auf die Aufnahme der vorgegebenen Anzahl von Datensignalen in das zugehörige erste Schieberegister diese übernimmt und mit einer der Arbeitsgeschwindigkeit des zugehörigen Empfangskanals entsprechenden Geschwindigkeit an seinem Ausgang bereitstellt. Dies bringt den Vorteil sowohl eines geringen schaltungstechnischen Aufwandes als auch eines geringen Steuerungsaufwandes mit sich.The channels belonging to the reception channels are expedient Receiver arrangement designed such that it each have a first shift register in which a predetermined number of for the associated Receiving channel certain data signals can be recorded and which at its clock input that for the associated reception channel supplied specified bit sequence receives whose control bits occur in the binary state indicating a receive time slot in each case the inclusion of the in the respective reception time slot occurring data signal in the shift register cause and that with the first shift register a second shift register is connected, which on recording the specified number of data signals in the associated first shift register this takes over and with one of the working speed of the associated one Receiving channel corresponding speed at his Provides output. This brings both the benefit a low circuit complexity as well a low control effort.

Im folgenden wird die Erfindung anhand von Zeichnungen beispielsweise näher erläutert.In the following the invention with reference to drawings for example explained in more detail.

Fig. 1 zeigt in einem Blockschaltbild eine Schaltungsanordnung zur Durchführung des Verfahrens gemäß der vorliegenden Erfindung und Fig. 1 shows in a block diagram a circuit arrangement for carrying out the method according to the present invention, and

Fig. 2 zeigt ein Zeitdiagramm, auf das im Zuge der Beschreibung der Erfindung eingegangen wird. Fig. 2 shows a timing diagram, which will be discussed in the course of the description of the invention.

In Fig. 1 ist eine Mehrzahl von Empfangskanälen EK 1 bis EKn dargestellt. Diese Empfangskanäle sind mit ihrem Eingang jeweils an eine im Zeitmultiplexbetrieb ausgenutzte Übertragungsleitung Ltg angeschlossen. Intern weisen die Empfangskanäle einen Aufbau auf, wie er für die Empfangskanäle EK 1 und EK 2 dargestellt ist. Dieser Aufbau wird anhand des Empfangskanals EK 1 erläutert.In Fig. 1, a plurality of receiving channels EK 1 is shown to Ekn. The input channels of these reception channels are each connected to a transmission line Ltg used in time-division multiplexing. Internally, the receive channels have a structure as shown for the receive channels EK 1 and EK 2 . This structure is explained on the basis of the reception channel EK 1 .

Der Empfangskanal EK 1 weist ein Schieberegister SRA 1 auf, welches mit einem Dateneingang mit der Übertragungsleitung Ltg verbunden ist. Dieses Schieberegister weist eine Mehrzahl von Registerzellen, beispielsweise 8 Registerzellen, für die Aufnahme von Datensignalen auf. Mit einem Takteingang ist das Schieberegister SRA 1 an einen Ausgang eines weiteren Schieberegisters SRB 1 angeschlossen. Bei diesem Schieberegister handelt es sich um ein rückgekoppeltes Schieberegister, dessen serieller Ausgang mit dem seriellen Eingang verbunden ist. Der serielle Ausgang ist außerdem mit einem Takteingang einer Zähleranordnung Z 1 verbunden. Auch dieses Schieberegister weist eine Mehrzahl von Registerzellen auf, in welche über Ladeeingänge zu einer Bitfolge gehörende Steuersignale ladbar sind. An einem Takteingang erhält das Schieberegister SRB 1 schließlich noch von einem Taktgenerator her Taktimpulse Tx zugeführt.The reception channel EK 1 has a shift register SRA 1 , which is connected to the data transmission line Ltg with a data input. This shift register has a plurality of register cells, for example 8 register cells, for receiving data signals. The shift register SRA 1 is connected to an output of a further shift register SRB 1 with a clock input. This shift register is a feedback shift register, the serial output of which is connected to the serial input. The serial output is also connected to a clock input of a counter arrangement Z 1 . This shift register also has a plurality of register cells into which control signals belonging to a bit sequence can be loaded via load inputs. At a clock input, the shift register SRB 1 finally receives clock pulses Tx from a clock generator.

Das bereits erwähnte Schieberegister SRA 1 ist mit parallelen Ausgängen mit Ladeeingängen eines dritten Schieberegisters SRC 1 verbunden. Für die Freigabe dieser Ladeeingänge erhält dieses Schieberegister ein Freigabesignal an einem Steuereingang L von der Zähleranordnung Z 1 her zugeführt. Ein Takteingang des Schieberegisters SRC 1 ist mit dem bereits erwähnten Taktgenerator verbunden, der Taktimpulse T 1 entsprechend der für den Empfangskanal EK 1 festgelegten Arbeitsgeschwindigkeit bereitstellt.The shift register SRA 1 already mentioned is connected to parallel outputs with load inputs of a third shift register SRC 1 . To enable these charging inputs, this shift register receives an enable signal at a control input L from the counter arrangement Z 1 . A clock input of the shift register SRC 1 is connected to the already mentioned clock generator, which provides clock pulses T 1 in accordance with the working speed defined for the reception channel EK 1 .

Wie bereits erwähnt, weisen die übrigen Empfangskanäle EK 2 bis EKn den gleichen Aufbau wie der Empfangskanal EK 1 auf. so sind z. B. dem Empfangskanal EK 2 Schieberegister SRA 2, SRB 2, SRC 2 und eine Zähleranordnung Z 2 zugehörig.As already mentioned, the other reception channels EK 2 to EKn have the same structure as the reception channel EK 1 . so are z. B. belonging to the receive channel EK 2 shift register SRA 2 , SRB 2 , SRC 2 and a counter arrangement Z 2 .

Im folgenden wird nun die Arbeitsweise der in Fig. 1 dargestellten Schaltungsanordnung unter Bezugnahme auf die Fig. 2 erläutert. Wie bereits erwähnt, wird die Übertragungsleitung Ltg im Zeitmultiplexbetrieb ausgenutzt und zwar in der Weise, daß für die Empfangskanäle EK 1 bis EKn bestimmte Datensignale bitverschachtelt in periodisch wiederholt in Pulsrahmen auftretenden Zeitschlitzen übertragen werden. In Fig. 2a sind aufeinanderfolgende Pulsrahmen PR 1 bis PRm dargestellt. Jeder dieser Pulsrahmen weist dabei eine gleiche Anzahl von Zeitschlitzen, beispielsweise 8 Zeitschlitzen, auf. Von diesen zu einem Pulsrahmen gehörenden Zeitschlitzen mögen der erste und der fünfte Zeitschlitz als Empfangszeitschlitze für den Empfangskanal EK 1 dienen. Der vierte Zeitschlitz möge dagegen dem Empfangskanal EK 2 als Empfangszeitschlitz zugeordnet sein. Die übrigen zu einem Pulsrahmen gehörenden Zeitschlitze stehen den Empfangskanälen EK 3 bis EKm als Empfangszeitschlitze zur Verfügung. Dies bedeutet, daß die in aufeinanderfolgenden Pulsrahmen jeweils in den Zeitschlitzen 1 und 5 auftretenden Datensignale von dem Empfangssignal EK 1 übernommen werden und zwar in das Schieberegister SRA 1. In entsprechender Weise werden die in aufeinanderfolgenden Pulsrahmen jeweils im Zeitschlitz 4 auftretenden Datensignale in das Schieberegister SRA 2 des Empfangskanals EK 2 aufgenommen. Die Übernahme der für die Empfangskanäle EK 1 und EK 2 in Frage kommenden Datensignale in die Schieberegister SRA 1 und SRA 2 ist in Fig. 2b dargestellt.The operation of the circuit arrangement shown in FIG. 1 will now be explained with reference to FIG. 2. As already mentioned, the transmission line Ltg is used in time-division multiplex operation in such a way that certain data signals for the reception channels EK 1 to EKn are transmitted bit-interleaved in time slots that occur repeatedly in pulse frames. In Fig. 2a successive pulse frames PR 1 are shown to PRm. Each of these pulse frames has an equal number of time slots, for example 8 time slots. Of these time slots belonging to a pulse frame, the first and fifth time slots may serve as reception time slots for the reception channel EK 1 . The fourth time slot, on the other hand, may be assigned to the reception channel EK 2 as the reception time slot. The remaining time slots belonging to a pulse frame are available to the reception channels EK 3 to EKm as reception time slots. This means that the data signals appearing in successive pulse frames in time slots 1 and 5 are taken over by the received signal EK 1 , specifically in the shift register SRA 1 . In a corresponding manner, the data signals which occur in successive pulse frames in each case in time slot 4 are recorded in the shift register SRA 2 of the reception channel EK 2 . The transfer of the data signals that are possible for the reception channels EK 1 and EK 2 into the shift registers SRA 1 and SRA 2 is shown in FIG. 2b.

Für die Steuerung der Aufnahme von Datensignalen in die Empfangskanäle EK 1 bis EKn ist für jeden der Empfangskanäle eine Bitfolge mit einer der Anzahl der zu einem Pulsrahmen gehörenden Zeitschlitze entsprechenden Anzahl von diesen Zeitschlitzen fest zugeordneten Steuerbits festgelegt. Das Auftreten der Steuerbits in einem bestimmten Binärzustand, der beispielsweise der Binärzustand "1" sein möge, zeigt jeweils die Belegung des zugeordneten Zeitschlitzes als Empfangszeitschlitz für den jeweiligen Empfangskanal innerhalb des betreffenden Pulsrahmens an. Für das zuvor erläuterte Beispiel besteht die für den Empfangskanal EK 1 festgelegte Bitfolge aus den Steuerbits 10001000. Damit wird gezeigt, daß innerhalb eines Pulsrahmens die Zeitschlitze 1 und 5 als Empfangszeitschlitze für den Empfangskanal EK 1 belegt sind. In entsprechender Weise besteht die Bitfolge für den Empfangskanal EK 2 aus den Steuerbits 00010000, d. h. für diesen Empfangskanal ist der Zeitschlitz 4 jedes Pulsrahmens der Empfangszeitschlitz. Für die übrigen Empfangskanäle sind ebenfalls Bitfolgen festgelegt, aus denen die für diese Empfangskanäle belegten Empfangszeitschlitze hervorgehen.For the control of the recording of data signals in the reception channels EK 1 to EKn , a bit sequence with a number of control bits permanently assigned to these time slots corresponding to the number of time slots belonging to a pulse frame is defined for each of the reception channels . The occurrence of the control bits in a certain binary state, which may be binary state " 1 ", indicates the assignment of the assigned time slot as the reception time slot for the respective reception channel within the relevant pulse frame. For the example explained above, the bit sequence defined for the reception channel EK 1 consists of the control bits 10001000. This shows that the time slots 1 and 5 within a pulse frame are occupied as reception time slots for the reception channel EK 1 . Correspondingly, the bit sequence for the receive channel EK 2 consists of the control bits 00010000, ie for this receive channel the time slot 4 of each pulse frame is the receive time slot. Bit sequences are also defined for the other reception channels, from which the reception time slots occupied for these reception channels emerge.

Die in der gerade dargestellten Weise für die Empfangskanäle EK 1 bis EKn festgelegten Bitfolgen werden in die diesen Empfangskanälen zugehörigen Schieberegister SRB 1, SRB 2, . . ., SRBn geladen. Sie laufen dann mit einer der Dauer eines Pulsrahmens entsprechenden Geschwindigkeit in dem jeweiligen Schieberegister um. Die bei diesem Umlaufen der Bitfolgen an den Ausgängen der den beiden Empfangskanälen EK 1 und EK 2 zugehörigen Schieberegister auftretenden Steuerbits sind in den Fig. 2c und 2d für drei aufeinanderfolgende Pulsrahmen, nämlich für die Pulsrahmen PR 1 bis PR 3 näher dargestellt. Das Umlaufen der Bitfolgen in den genannten Schieberegistern wird dabei durch die Zuführung der Taktimpulse Tx gesteuert. Die zeitliche Folge dieser Taktimpulse ist durch das Raster der innerhalb eines Pulsrahmens auftretenden Zeitschlitze festgelegt. Die zeitliche Folge der Taktimpulse Tx ist in Fig. 2e dargestellt. Wie ein Vergleich mit der Fig. 2a zeigt, legt das Auftreten zweier aufeinanderfolgende Taktimpulse die Zeitdauer eines Zeitschlitzes fest.The bit sequences defined in the manner just illustrated for the reception channels EK 1 to EKn are stored in the shift registers SRB 1 , SRB 2 ,. . ., SRBn loaded. They then run in the respective shift register at a speed corresponding to the duration of a pulse frame. The control bits that occur during this rotation of the bit sequences at the outputs of the shift registers associated with the two reception channels EK 1 and EK 2 are shown in more detail in FIGS. 2c and 2d for three successive pulse frames, namely for the pulse frames PR 1 to PR 3 . The circulation of the bit sequences in the shift registers mentioned is controlled by the supply of the clock pulses Tx . The chronological sequence of these clock pulses is determined by the grid of the time slots occurring within a pulse frame. The time sequence of the clock pulses Tx is shown in Fig. 2e. As a comparison with FIG. 2a shows, the occurrence of two successive clock pulses determines the time duration of a time slot.

Treten bei dem gerade genannten Umlauf der Bitfolgen an den Ausgängen der Schieberegister SRB 1 bis SRBn Steuerbits in einem Binärzustand "1" auf, so bewirken die Steuerbits jeweils eine Aufnahme des in dem jeweils angezeigten Empfangszeitschlitz auf die Übertragungsleitung Ltg auftretenden Datensignals in das von den Schieberegistern SRA 1 bis SRAn in Frage kommende Schieberegister.If control bits occur in a binary state "1" during the just-mentioned circulation of the bit sequences at the outputs of the shift registers SRB 1 to SRBn , the control bits each cause the data signal occurring in the reception time slot shown in each case to be transmitted to the transmission line Ltg in the shift registers SRA 1 to SRAn shift registers in question.

Mit jedem Auftreten eines Steuerbits in seinem Binärzustand "1" am Ausgang eines der Schieberegister SRA 1 bis SRAn wird der Zählerstand der zugehörigen Zähleranordnung (Z 1 bis Zn), ausgehend von einem Anfangszählerstand, der der Zählerstand "0" sein möge, erhöht. Erreicht dabei eine der Zähleranordnungen, beispielsweise die Zähleranordnung Z 1 des Empfangskanals EK 1, einen Zählerstand, der einer vorgegebenen Anzahl der in das mit dieser Zähleranordnung verbundene Schieberegister, hier also in das Schieberegister SRA 1, übernommenen Datensignale entspricht, so gibt sie an ihrem Ausgang das bereits erwähnte Freigabesignal ab. Auf dieses Freigabesignal hin werden dann die in dem gerade erwähnten Schieberegister gespeicherten Datensignale in das diesem nachgeschaltete Schieberegister übernommen. Bei dem hier gewählten Beispiel ist dies das Schieberegister SRC 1. Von diesem Schieberegister aus werden dann die gerade übernommenen Datensignale mit der für diesen Empfangskanal vorgesehenen Arbeitsgeschwindigkeit abgegeben.With each occurrence of a control bit in its binary state "1" at the output of one of the shift registers SRA 1 to SRAn , the counter reading of the associated counter arrangement ( Z 1 to Zn ) is increased, starting from an initial counter reading, which may be the counter reading "0". If one of the counter arrangements, for example the counter arrangement Z 1 of the reception channel EK 1 , reaches a counter reading which corresponds to a predetermined number of data signals transferred to the shift register connected to this counter arrangement, here to the shift register SRA 1 , it outputs them the already mentioned release signal. In response to this release signal, the data signals stored in the shift register just mentioned are then transferred to the shift register connected downstream of this. In the example selected here, this is the shift register SRC 1 . From this shift register the data signals which have just been taken over are then output at the working speed provided for this reception channel.

Bei dem gerade erläuterten Ausführungsbeispiel wurde davon ausgegangen, daß den beiden Empfangskanälen EK 1 und EK 2 innerhalb eines Pulsrahmens eine unterschiedliche Anzahl von Empfangszeitschlitzen zugeordnet ist. Die Anzahl der den Empfangskanälen jeweils zugeordneten Empfangszeitschlitze hängt dabei von der Arbeitsgeschwindigkeit des jeweiligen Empfangskanals ab. Ist nun beispielsweise eine Umstellung der Empfangskanäle hinsichtlich ihrer Arbeitsgeschwindigkeit vorgesehen, so kann die in Fig. 1 dargestellte Schaltungsanordnung an die geänderten Verhältnisse dadurch in einfacher Weise angepaßt werden, daß diesen geänderten Verhältnissen entsprechende Bitfolgen in die Schieberegister SRB 1 bis SRBn geladen werden. Durch eine Änderung der Bitfolgen läßt sich auch eine beliebige Änderung hinsichtlich der Lage der von den Empfangskanälen innerhalb eines Pulsrahmens belegten Empfangszeitschlitze herbeiführen.In the exemplary embodiment just explained, it was assumed that the two reception channels EK 1 and EK 2 are assigned a different number of reception time slots within a pulse frame. The number of reception time slots assigned to the reception channels depends on the operating speed of the respective reception channel. If, for example, the reception channels are to be changed with regard to their working speed, the circuit arrangement shown in FIG. 1 can be adapted to the changed conditions in a simple manner by loading bit sequences corresponding to these changed conditions into the shift registers SRB 1 to SRBn . A change in the bit sequences can also bring about any change in the position of the receive time slots occupied by the receive channels within a pulse frame.

Claims

1. A method for recording periodically repeated in time frames in pulse frames ( PR 1 to PRn ) of a transmission line ( Ltg ) used in time-division multiplexing, data signals appearing nested in these time slots assigned to receiving channels ( EK 1 to EKn ), characterized in that for each of the receiving channels ( EK 1 to EKn ) a bit sequence with a number of control bits permanently assigned to these time slots corresponding to the number of time slots belonging to a pulse frame (e.g. PR 1 ) is determined, by their occurrence in a certain binary state the assignment of the assigned time slot in each case is displayed as the reception time slot for the respective reception channel within a pulse frame,
that the control bits of the bit sequences respectively associated with the reception channels are provided in the time grid of the time slots one after the other, periodically repeatedly in successive pulse frames
and that the data signals occurring in corresponding time slots on the transmission line are each only taken over by that receiving channel for which the time slots in question are identified as reception time slots by the binary states of the control bits assigned to these time slots.

2. Circuit arrangement for performing the method according to claim 1, characterized in that each of the receiving channels (z. B. EK 1 ) is associated with a receiving control device ( SRB 1 ), which at their output in the time slot of the time slots one after the other, periodically repeated in successive Pulse frame occurring control bits specified for the respective reception channel, and that a receiver arrangement ( SRA 1 , SRC 1 ) is connected to the reception control device, which indicates the occurrence of a control bit in its binary state indicating a reception time slot at the output of the associated reception control device ( SRA 1 ) takes over the data signal just occurring in this reception time slot.

3. A circuit arrangement according to claim 2, characterized in that the reception control devices associated with the reception channels each have a feedback shift register (for example SRB 1 ) in which the bit sequence defined for the respective reception channel ( EK 1 ) corresponds to the duration of a pulse frame Speed and which the control bits belonging to the bit sequence emits at its output.

14. Circuit arrangement according to claim 2 or 3, characterized in that the receiver arrangements associated with the receive channels each have a first shift register (for example SRA 1 ) in which a predetermined number of data signals intended for the associated receive channel ( EK 1 ) can be received and which receives the bit sequence defined for the associated receive channel at its clock input, the control bits of which, when they occur in the binary state indicating a receive time slot, each cause the data signal occurring in the respective receive time slot to be included in the shift register,
and that a second shift register ( SRC 1 ) is connected to the first shift register, which takes over the reception of the predetermined number of data signals in the associated first shift register ( SRA 1 ) and corresponds to the operating speed of the associated receiving channel ( EK 1 ) Provides speed at its exit.