DE3442635A1

DE3442635A1 - Semiconductor memory

Info

Publication number: DE3442635A1
Application number: DE19843442635
Authority: DE
Inventors: Masayuki Zama Kanagawa Sato
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-11-25
Filing date: 1984-11-22
Publication date: 1985-06-05
Also published as: JPS60113963A

Abstract

A semiconductor memory formed on a substrate has a read amplifier, a memory cell and an auxiliary cell. Each of these cells contains a capacitor and a switch for connecting the capacitor to the read amplifier. Each capacitor is configured by so-called trench-capacitor technology. All trench capacitors are identically designed. Since the number of trench capacitors which are connected in parallel in the memory cell is twice the number of trench capacitors which are connected in parallel in the auxiliary cell, the capacitance of the auxiliary cell can very easily be exactly set such that it is half that of the memory cell.

Description

Beschreibungdescription

Die vorliegende Erfindung bezieht sich auf einen Halbleiterspeicher, insbesondere auf einen dynamischen Schreib-/ Lese-Speicher (im folgenden auch als dynamischer RAM bezeichnet), der mindestens eine Speicherzelle und mindestens eine Hilfszelle aufweist.The present invention relates to a semiconductor memory, in particular to a dynamic read / write memory (hereinafter also referred to as called dynamic RAM), the at least one memory cell and at least one Has auxiliary cell.

Fig. 1 zeigt die äquivalente Schaltung eines dynamischen RAM. Wie Fig. 1 zeigt, besitzt der dynamische RAM eine Transistorspeicherzelle 1 und eine Hilfszelle 2. Die Kapazität des Hilfskondensators 2 ist halb so groß wie die der Speicherzelle 1. Ein Anschluß der Speicherzelle 1 ist über einen Zugriffstransistor 4, der durch ein Signal auf einer Wortleitung 3 angesteuert wird, mit einer Bitleitung 5 verbunden. Wird der Zugriffstransistor 4 eingeschaltet, so wird entweder ein Datenwert von der Bitleitung 5 in die Speicherzelle 1 eingeschrieben, oder es wird aus der Speicherzelle 1 ein Datenwert auf die Bitleitung 5 ausgelesen.Fig. 1 shows the equivalent circuit of a dynamic RAM. As As shown in Fig. 1, the dynamic RAM has one transistor memory cell 1 and one Auxiliary cell 2. The capacitance of the auxiliary capacitor 2 is half that of the Memory cell 1. One connection of memory cell 1 is via an access transistor 4, which is controlled by a signal on a word line 3, with a bit line 5 connected. If the access transistor 4 is switched on, either a data value is written from the bit line 5 into the memory cell 1, or from the Memory cell 1, a data value is read out onto the bit line 5.

Ein Anschluß der Hilfszelle 2 ist über einen von einem Signal auf einer Hilfswortleitung 6 angesteuerten Zugriffstransistor 7 mit einer Hilfs-Bitleitung 8 verbunden. Die Hilfszelle 2 ist außerdem über einen Transistor 9 an eine Nennspannungsquelle für die Hilfszelle angeschlossen. Der Transistor 9 ist während eines Zeitraums eingeschaltet, in welchem die Hilfszelle vorgeladen, d. h. die Spannung der Hilfszelle hochgezogen wird. Der andere Anschluß der Hilfszelle 2 und der andere Anschluß der Speicherzelle 1 liegen an der gleichen Spannung. Die Speicherzelle 1 und die Hilfszelle 2 können MOS-Transistoren sein, die einen Drei-Schicht-Aufbau aufweisen (Halbleiter, Isolator und leitende Schicht).One connection of the auxiliary cell 2 is via one of a signal an auxiliary word line 6 controlled access transistor 7 with an auxiliary bit line 8 connected. The auxiliary cell 2 is also connected to a nominal voltage source via a transistor 9 connected for the auxiliary cell. The transistor 9 is switched on for a period of time in which the auxiliary cell is pre-charged, d. H. the voltage of the auxiliary cell pulled up will. The other terminal of the auxiliary cell 2 and the other terminal of the memory cell 1 are due to the same voltage. The memory cell 1 and the auxiliary cell 2 can MOS transistors that have a three-layer structure (semiconductor, insulator and conductive layer).

Um Daten in die Speicherzelle 1 einzuschreiben oder aus der Speicherzelle 1 auszulesen, wird vor dem eigentlichen Lese-und Schreibvorgang der Speicherzelle der Transistor 9 eingeschaltet, und dann wird die Speicherzelle auf die Nennspannung Vr hochgezogen. Nach diesem sogenannten ~Precharge"-Vorgang ist der Zugriffstransistor 7 eingeschaltet, und die Hilfszelle 2, die auf die Nennspannung Vr aufgeladen ist, wird auf die Hilfs-Bitleitung 8 ausgelesen. Wenn dieser Vorgang abgeschlossen ist, wird der Datenwert der Speicherzelle 1 auf die Bitleitung 5 ausgelesen. Die Spannung zwischen der Bitleitung 5 und der Hilfs-Bitleitung 8 wird durch einen Leseverstärker 10 verglichen. Das Ergebnis stellt den aus der Speicherzelle ausgelesenen Datenwert dar; Im Zuge der Entwicklung eines dynamischen Megabit-MOS-RAM erwies sich die Schwäche der Zellenkapazität als eines der schwerwiegendsten Probleme in Verbindung mit dem Erfordernis der Zellengröße-Verringerung. Eine weitere Herabsetzung der Dicke des Kondensator-Oxids ist angesichts der notwendigen Zuverlässigkeit in absehbarer Zeit nicht durchzuführen. Zur Erhöhung der Zellen-Kapazität wurde daher die Trenchkondensator-Zellentechnologie entwickelt (US-PS 4 397 075).To write data into the memory cell 1 or from the memory cell 1 is read out before the actual reading and writing of the memory cell the transistor 9 is turned on, and then the memory cell is set to the nominal voltage Vr pulled up. The access transistor is after this so-called ~ precharge process 7 is turned on, and the auxiliary cell 2, which is charged to the nominal voltage Vr, is read out onto the auxiliary bit line 8. When this process is complete, the data value of the memory cell 1 is read out onto the bit line 5. The voltage between the bit line 5 and the auxiliary bit line 8 is established by a sense amplifier 10 compared. The result represents the data value read out from the memory cell dar; In the course of developing a dynamic megabit MOS RAM, the weakness turned out to be cell capacity as one of the most serious problems associated with the Requirement of cell size reduction. Another reduction in the thickness of the Capacitor oxide is given the necessary reliability in the foreseeable future not to be carried out. Trench capacitor cell technology was therefore used to increase the cell capacity (U.S. Patent 4,397,075).

Wird bei dem Halbleiterspeicher nach Fig. 1 die Nennspannung Vr auf null Volt eingestellt, so muß die Kapazität der Hilfszelle 2 halb so groß sein wie die der Speicherzelle 1.When the semiconductor memory of FIG. 1, the rated voltage Vr set zero volts, the capacity of the auxiliary cell 2 must be half as large as that of memory cell 1.

Es ist nun schwierig, die Speicherzelle 1 sowie die Hilfszelle 2 mit der Trench-MOS-Technologie herzustellen, da es äußerst schwierig ist, den Graben (trench) mit exakter Breite und Tiefe herzustellen, um das gewünschte Kapazitätsverhältnis zu erzielen.It is now difficult to use the memory cell 1 as well as the auxiliary cell 2 the Trench MOS technology because it is extremely difficult to dig the trench (trench) with exact width and depth to produce the desired capacity ratio to achieve.

Werden Speicherzelle 1 und Hilfszelle 2 identisch ausgebildet, und wird die Nennspannung Vr so gewählt, daß die in der Hilfszelle 2 gepeicherte Energie halb so groß ist wie die in der Speicherzelle 1 gespeicherte Energie, so läßt sich der oben erwähnte Trench-MOS-Kondensator realisieren. Jedoch benötigt man eine Schaltung zur Erzeugung der Nennspannung Vr. Hierzu gab es in der Vergangenheit kaum Vorschläge, da die Ausbildung einer solchen Spannungsgeneratorschaltung kompliziert ist.If memory cell 1 and auxiliary cell 2 are formed identically, and the nominal voltage Vr is chosen so that the in the auxiliary cell 2 The stored energy is half as large as that stored in the memory cell 1 Energy, the above-mentioned trench MOS capacitor can be realized. However you need a circuit to generate the nominal voltage Vr. There were in in the past hardly any suggestions, since the formation of such a voltage generator circuit is complicated.

Der Erfindung liegt die Aufgabe zugrunde, einen Halbleiterspeicher zu schaffen, in dem Kondensatoren einer Speicherzelle und einer Hilfszelle in der Lage sind, ein gesendetes Signal zu halten, und bei dem es einfach ist, zu erreichen, daß die Kapazität der Hilfszelle ziemlich genau halb so groß ist wie die der Speicherzelle.The invention is based on the object of a semiconductor memory to create in the capacitors of a storage cell and an auxiliary cell in the Are able to sustain a transmitted signal, and where it is easy to achieve, that the capacity of the auxiliary cell is almost exactly half that of the memory cell.

Die Lösung dieser Aufgabe ist im Patentanspruch 1 angegeben.The solution to this problem is given in claim 1.

Die Erfindung schafft also einen Halbleiterspeicher, der auf einem Substrat gebildet ist und mindestens einen Leseverstärker, mindestens eine Speicherzelle und mindestens eine Hilfszelle aufweist. Die Speicherzelle enthält einen Speicherkondensator mit einer vorbestimmten Anzahl von Speicher-Trenchkondensatoren. Jeder der Speicher-Trenchkondensatoren ist in einem Graben des Substrats gebildet und besitzt eine auf einer Oberfläche des Grabens gebildete Isolierschicht sowie eine Kondensatorelektrode, die auf der Isolierschicht ausgebildet ist. Sämtliche Speicher-Gräben besitzen die gleiche öffnungsfläche und Tiefe, und ausserdem sind sämtliche Speicher-Gräben-Kondensatoren elektrisch parallelgeschaltet. Die Speicherzelle enthält ausserdem eine erste Schaltanordnung zum selektiven Verbinden des Speicherkondensators mit dem Leseverstärker. Die Hilfszelle enthält einen Speicherkondensator, der die Hälfte der vorbestimmten Anzahl von Speicher-Graben-Kondensatoren umfaßt. Jeder der Hilfs-Gräben-Kondensatoren ist in einem Hilfs-Graben des Substrats gebildet und besitzt eine auf einer Oberfläche des Hilfs-Grabens gebildete Isolierschicht sowie eine auf der Isolierschicht gebildete Kondensatorelektrode. Sämtliche Hilfs-Gräben besitzen die gleiche Öffnungsfläche und Tiefe wie die Speicher-Gräben. Die Hilfszelle enthält außerdem eine zweite Schaltanordnung zum selektiven Verbinden des Hilfskondensators mit dem Leseverstärker.The invention thus creates a semiconductor memory on a Substrate is formed and at least one sense amplifier, at least one memory cell and has at least one auxiliary cell. The memory cell contains a storage capacitor with a predetermined number of storage trench capacitors. Each of the storage trench capacitors is formed in a trench of the substrate and has one on a surface of the trench formed insulating layer and a capacitor electrode, which is on the Insulating layer is formed. All storage trenches have the same opening area and depth, and in addition all storage trench capacitors are electrical connected in parallel. The memory cell also contains a first circuit arrangement for selectively connecting the storage capacitor to the sense amplifier. The auxiliary cell contains a storage capacitor that is half the predetermined number of storage trench capacitors includes. Each of the auxiliary trench capacitors is in one Auxiliary trench of the substrate and has one formed on a surface of the auxiliary trench Insulating layer and a capacitor electrode formed on the insulating layer. All auxiliary trenches have the same opening area and depth as the storage trenches. The auxiliary cell also includes a second switch assembly for selective connection of the auxiliary capacitor with the sense amplifier.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen: Fig. 1 eine äquivalente Schaltung einer Transistorspeicherzelle und einer Hilfszelle eines dynamischen RAM, Fig. 2a einen schematischen Grundriß einer Transistorspeicherzelle mit dem Kondensator gemäß der Erfindung, Fig. 2b eine Schnittansicht entlang der Linie A-A' in Fig. 2a, Fig. 3a einen schematischen Grundriß einer Hilfszelle mit Kondensator gemäß der Erfindung, Fig. 3b eine Schnittansicht entlang der Linie B-B' in Fig. 3a, Fig. 4a einen schematischen Grundriß einer weiteren Ausführungsform einer Transistorspeicherzelle mit Kondensator gemäß der Erfindung, Fig. 4b eine Schnittansicht entlang der Linie C-C' in Fig. 4a, Fig. 5a einen schematischen Grundriß einer weiteren Ausführungsform einer Hilfszelle nach der Erfindung, und Fig. 5b eine Schnittansicht entlang der Linie D-D' in Fig. 5a.In the following, embodiments of the invention are based on the Drawing explained in more detail. 1 shows an equivalent circuit of a transistor memory cell and an auxiliary cell of a dynamic RAM, Fig. 2a is a schematic plan view a transistor memory cell with the capacitor according to the invention, Fig. 2b a Sectional view along the line A-A 'in Fig. 2a, Fig. 3a a schematic plan view an auxiliary cell with a capacitor according to the invention, FIG. 3b is a sectional view along the line B-B 'in Fig. 3a, Fig. 4a is a schematic plan view of another Embodiment of a transistor memory cell with a capacitor according to the invention, Fig. 4b is a sectional view along the line C-C 'in Fig. 4a, Fig. 5a shows a schematic plan view of a further embodiment of an auxiliary cell according to the invention, and FIG. 5b shows a sectional view along the line D-D 'in FIG. 5a.

Die Fig. 2a bis 3b zeigen eine erste Ausführungsform der Erfindung. Fig. 2a zeigt die Speicherzelle 1 nach Fig. 1 im Grundriß. Fig. 2b zeigt die Speicherzelle im Querschnitt entlang der Linie A-A' in Fig. 2a.2a to 3b show a first embodiment of the invention. FIG. 2a shows the memory cell 1 according to FIG. 1 in plan. Fig. 2b shows the memory cell in cross section along the line A-A 'in Fig. 2a.

In der Oberflächenschicht eines p-leitenden Halbleitersubstrat 21 sind beispielsweise durch Diffusion +leitende + Zonen 22 und 23 gebildet. Zwischen den n -leitenden Zonen 22 und 23 ist oberhalb einer dünnen Oxidschicht 24 auf der Oberfläche des Substrats 21 eine leitende Schicht 25 aus Molybdänsilizid (MoSi2) gebildet. Die n -leitenden Zonen 22 und 23 entsprechen der Source- bzw. Drain-Zone eines Transfergate-Feldeffekttransistors nach Fig. 1. Die leitende Schicht 25 ist eine Gateelektrode und stellt die Wortleitung 3 des in Fig. 1 gezeigten Transfergate-Transistors dar. Zwei Grabenzonen 26 und 27 mit jeweils der Tiefe D und der Länge L sind in dem Halbleitersubstrat 21 durch selektives Ätzen gebildet. Die Grabenzonen 26 und 27 sind dem Zugriffstransistor 4 benachbart. Wie aus Fig. 2a hervorgeht, sind die Grabenzonen 26 und 27 entlang einer gemeinsamen Längsachse parallel zur Längsachse der leitenden Schicht 25 angeordnet. Eine etwa die gleiche Dicke wie die dünne Oxidschicht 24 aufweisende Oxidschicht 28 deckt die Grabenzonen 26 und 27 ab und erstreckt sich zwischen der n -leitenden Zone 23 und den Grabenzonen 26 und 27, wie in Fig. 2b gezeigt ist. Auf der Oberfläche des Halbleitersubstrats 21 ist eine Feldoxidschicht 29 gebildet, ausgenommen dort, wo die Oxidschichten 24 und 28 gebildet sind. Die Schicht 29 ist viel dicker als die dünnen Oxidschichten 24 und 28.In the surface layer of a p-type semiconductor substrate 21 are formed for example by diffusion + conductive + zones 22 and 23. Between the n -conductive zones 22 and 23 is above a thin oxide layer 24 on the Surface of the substrate 21 a conductive layer 25 made of molybdenum silicide (MoSi2) educated. The n -conductive zones 22 and 23 correspond to the source and drain zones, respectively of a transfer gate field effect transistor according to FIG. 1. The conductive layer 25 is a gate electrode and constitutes the word line 3 of the transfer gate transistor shown in FIG . Two trench zones 26 and 27, each of depth D and length L, are shown in FIG the semiconductor substrate 21 is formed by selective etching. The trench zones 26 and 27 are adjacent to the access transistor 4. As can be seen from Fig. 2a, the Trench zones 26 and 27 along a common longitudinal axis parallel to the longitudinal axis the conductive layer 25 is arranged. About the same thickness as the thin oxide layer Oxide layer 28 having 24 covers the trench zones 26 and 27 and extends between the n -conductive zone 23 and the trench zones 26 and 27, as in FIG. 2b is shown. On the surface of the semiconductor substrate 21 is a field oxide layer 29 except where the oxide layers 24 and 28 are formed. the Layer 29 is much thicker than the thin oxide layers 24 and 28.

Eine leitende Schicht 30 aus polykristallinem Silizium hat den in Fig. 2b skizzierten Aufbau. Die Siliziumoxidschicht 28, #welche die Grabenzonen 26 und 27 abdeckt, ist ihrerseits von der leitenden Schicht 30 abgedeckt. Eine dicke Silizium-Oxidschicht 31 bedeckt die leitenden Schichten 25 und 30.A conductive layer 30 made of polycrystalline silicon has the in Fig. 2b sketched structure. The silicon oxide layer 28 #which the trench zones 26 and 27 covers, is in turn covered by the conductive layer 30. A big one Silicon oxide layer 31 covers the conductive layers 25 and 30.

In der Siliziumoxidschicht 31 ist zusätzlich zu der Wortleitung 25 eine weitere Wortleitung 32 gebildet. Ein Kontaktloch 33 durchsetzt die Oxidschicht 31 für den Zugriff auf die Oberfläche der n -leitenden Zone 22. Mit Letzterer steht eine leitende Schicht 34 aus Aluminium über das Kontaktloch 33 in Verbindung. Die leitende Schicht 34 verläuft quer zur Längsrichtung der leitenden Schichten 25 und 32. Eine isolierende Oberflächenschutzschicht 35 aus Phosphorsilikatglas (PSG) befindet sich oberhalb der leitenden Schicht 34, wie in Fig. 2b gezeigt ist. Die leitende Schicht 34 entspricht der Bitleitung 5 in Fig. 1. Die leitende Schicht 30 empfängt eine konstante Spannung.In the silicon oxide layer 31 is in addition to the word line 25 another word line 32 is formed. A contact hole 33 penetrates the oxide layer 31 for access to the surface of the n -conductive zone 22. The latter stands a conductive layer 34 made of aluminum via the contact hole 33 in connection. the conductive layer 34 runs transversely to the longitudinal direction of the conductive layers 25 and 32. An insulating surface protective layer 35 made of phosphosilicate glass (PSG) is located above the conductive layer 34, as shown in Fig. 2b. The senior Layer 34 corresponds to bit line 5 in Figure 1. Conductive layer 30 receives a constant tension.

Der MOS-Kondensator der in Fig. 1 gezeigten Speicherzelle 1 umfaßt die dünne Oxidschicht 28 und die dieser benachbarte leitende Schicht 30. Die gesamte Oberfläche der Grabenzonen 26 und 27 ist größer als die Kondensatorfläche, wenn man die Grabenzonen 26 und 27 ausnimmt. Daher bestimmt sich die Kapazität des MOS-Kondensators praktisch ausschließlich durch die der Grabenzonen.The MOS capacitor of the memory cell 1 shown in FIG. 1 comprises the thin oxide layer 28 and the conductive layer 30 adjacent to it. The entire Surface of the trench zones 26 and 27 is larger than the capacitor area, if the trench zones 26 and 27 are excluded. Therefore, the capacitance of the MOS capacitor is determined practically exclusively through that of the trench zones.

Da die zwei Grabenzonen parallelgeschaltet sind, ist dieser MOS-Kondensator im wesentlichen äquivalent zu einem Kondensator mit einer Grabenzone. Da die Grabenzonen 26 und 27 die gleiche Breite W, die gleiche Länge L, die gleiche Offnungsfläche und die gleiche Tiefe aufweisen, sind die Oberflächen der Grabenzonen 26 und 27 gleich. Außerdem sind die Grabenzonen 26 und 27 von dem gleichen Oxidfilm 28 abge- deckt, und letzterer ist von der gleichen leitenden Schicht 30 abgedeckt. Demzufolge wird der Wert des MOS-Kondensators, der durch jede der Grabenzonen 26 und 27 gebildet wird, überall der gleiche.Since the two trench zones are connected in parallel, this is a MOS capacitor essentially equivalent to a capacitor with a trench region. Because the trench zones 26 and 27 have the same width W, the same length L, the same opening area and have the same depth, the surfaces of the trench regions 26 and 27 are same. In addition, the trench zones 26 and 27 are separated from the same oxide film 28. covers, and the latter is covered by the same conductive layer 30. As a result, will the value of the MOS capacitor formed by each of the trench regions 26 and 27 becomes the same everywhere.

Fig. 3a ist ein Grundriß einer Hilfszelle, wie sie in Fig.Fig. 3a is a plan view of an auxiliary cell as shown in Fig.

1 gezeigt ist, wobei lediglich der Vereinfachung halber der in üblicher Weise ausgebildete Transistor 9 fortgelassen ist. Solche Teile, die den in den Fig. 2a und 2b gezeigten Teilen entsprechen, tragen die gleichen Bezugszeichen und auf deren ausführliche Beschreibung wird verzichtet.1 is shown, wherein only for the sake of simplicity that in the usual Way formed transistor 9 is omitted. Those parts that correspond to the ones shown in Figs. 2a and 2b correspond to the parts shown have the same reference numerals and on their detailed description is dispensed with.

Die Hilfszelle ist in demselben Halbleitersubstrat 21 ausgebildet wie die Speicherzelle nach den Fig. 2a und 2b.The auxiliary cell is formed in the same semiconductor substrate 21 like the memory cell according to FIGS. 2a and 2b.

In dieser Hilfszelle enthält der Zugriffs-Feldeffekttran-+ sistor 7 ein Paar n -leitende Zonen 22 und 23 die einer Source- bzw. einer Drain-Zone entsprechen, sowie eine leitende Schicht 25 als Gate-Elektrode. Neben dem Zugriffstransistor 7 ist lediglich eine einzige Grabenzone gebildet, welche die gleiche Breite W, Tiefe D und Länge L besitzt. Der Unterschied zwischen dieser Hilfszelle und der Speicherzelle nach Fig. 2a und 2b besteht darin, daß diese Zelle lediglich einen Graben-Kondensator aufweist, der genau einem der Speicherzellen-Kondensatoren nach den Fig. 2a und 2b entspricht.In this auxiliary cell, the access field-effect transistor contains + 7 a pair of n -conductive zones 22 and 23 which correspond to a source and a drain zone, respectively, and a conductive layer 25 as a gate electrode. Next to the access transistor 7, only a single trench zone is formed which has the same width W, depth D and length L. The difference between this auxiliary cell and the memory cell 2a and 2b is that this cell is only a trench capacitor having exactly one of the memory cell capacitors according to FIGS. 2a and 2b corresponds.

Wie in den Fig. 3a und 3b gezeigt ist, entspricht die leitende Schicht 25 der Gate-Elektrode sowie einer Hilfs-Wortleitung 6 des in Fig. 1 gezeigten Transistors 7. Die leitende Schicht 32 entspricht einer anderen Hilfs-Wortleitung, die an eine andere Hilfszelle angeschlossen ist. Die leitende Schicht 34 entspricht einer Hilfs-Bitleitung.Die leitende Schicht 30 nach den Fig. 3a und 3b empfängt die gleiche konstante Spannung, wie sie an die leitende Schicht 30 nach den Fig. 2a und 2b gelegt wird.As shown in Figures 3a and 3b, the conductive layer corresponds 25 of the gate electrode and an auxiliary word line 6 of the transistor shown in FIG 7. The conductive layer 32 corresponds to another auxiliary word line connected to a other auxiliary cell is connected. The conductive layer 34 corresponds to an auxiliary bit line conductive layer 30 according to FIGS. 3a and 3b receives the same constant voltage, as it is placed on the conductive layer 30 according to FIGS. 2a and 2b.

Aufgrund der oben beschriebenen Ausgestaltung besteht die hier beschriebene Hilfszelle im wesentlichen aus lediglich demjenigen MOS-Kondensator, der durch den Graben-Kondensator 36 gebildet wird. Die Flächengröße des Hilfs-Graben-Kondensators 36 ist äquivalent zur Flächengröße eines der beiden Speicher-Graben-Kondensatoren 26 und 27 nach den Fig. 2a und 2b. Daher ist es einfach, den Kondensator 36 so auszulegen, daß seine Kapazität halb so groß ist wie die des Speicherzellen-Kondensators nach den Fig. 2a und 2b.Because of the configuration described above, there is the one described here Auxiliary cell essentially from only that MOS capacitor, which is through the Trench capacitor 36 is formed. The area size of the auxiliary trench capacitor 36 is equivalent to the area size of one of the two storage trench capacitors 26 and 27 according to FIGS. 2a and 2b. Therefore, it is easy to design the capacitor 36 so that that its capacity is half as large as that of the memory cell capacitor Figures 2a and 2b.

Bei dieser Ausführungsform enthält der Kondensator der Speicherzelle zwei Graben-MOS-Kondensatoren, die zueinander parallelgeschaltet sind. Der Kondensator der Hilfszelle besteht aus einem Kondensator, der zu einem der beiden Graben-Kondensatoren der Speicherzelle äquivalent ist. Daher läßt sich der Kondensator der Hilfszelle korrekt und einfach so einstellen, daß seine Kapazität halb so groß ist wie die des Speicherzellen-Kondensators, wodurch insofern eine Verbesserung gegenüber dem Stand der Technik erzielt wird, als dort die Kapazität des Hilfszellen-Kondensators durch Steuern von Breite, Tiefe und Länge des Kondensators eingestellt wird. Es ist außerdem möglich, einen ausreichend groß bemessenen Kondensator mit einem vergleichsweise kleinen Oberflächenbereich herzustellen. Die Erfindung ist daher äußerst vorteilhaft anwendbar bei der Erzielung grösserer Integrationsdichten, da Fehler und verschlechterte Ausbeuten vermieden oder zumindest gemildert werden.In this embodiment, the capacitor contains the memory cell two trench MOS capacitors that are connected in parallel to one another. The condenser The auxiliary cell consists of a capacitor that becomes one of the two trench capacitors is equivalent to the memory cell. Therefore, the capacitor of the auxiliary cell set correctly and simply so that its capacity is half as large as that of the memory cell capacitor, which is an improvement over the Prior art is achieved than there the capacitance of the auxiliary cell capacitor is adjusted by controlling the width, depth and length of the capacitor. It is also possible to use a sufficiently large capacitor with a comparatively to produce a small surface area. The invention is therefore extremely advantageous applicable when achieving greater integration densities, since errors and worsened Yields avoided or at least mitigated.

Die Fig. 4a und 4b zeigen eine zweite Ausführungsform der Erfindung. Fig. 4a zeigt im Grundriß eine Speicherzeile 1, wie sie in Fig. 1 dargestellt ist. Bei der ersten Ausführungsform nach den Fig. 2a und 2b sind die Grabenzonen 26 und 27 der Speicherzelle so angeordnet, daß sie auf einer gemeinsamen Längsachse liegen, die zu der Längsachse der leitenden Schicht 25 parallel verläuft. Die Länge der Spei- cherzelle mit zwei Gräben auf einer gemeinsamen Längsachse in Richtung der leitenden Schicht 25 ist vergleichsweise groß. Es kann vorkommen, daß die mögliche Längenausdehnung parallel zur Richtung der leitenden Schicht 25 aufgrund gewisser Beschränkungen beim Layout für die Integration für die Integration beschränkt ist.FIGS. 4a and 4b show a second embodiment of the invention. FIG. 4a shows a plan view of a memory line 1 as shown in FIG. In the first embodiment according to FIGS. 2a and 2b, the trench zones 26 and 27 of the storage cell arranged so that they lie on a common longitudinal axis, which runs parallel to the longitudinal axis of the conductive layer 25. The length of the Storage cher cell with two trenches on a common longitudinal axis in the direction of the conductive layer 25 is comparatively large. It can happen, that the possible length expansion parallel to the direction of the conductive layer 25 due to certain layout restrictions for integration for integration is limited.

Um der genannten Beschränkung Rechnung zu tragen, sind die Grabenzonen 26 und 27 gemäß Fig. 4a so angeordnet, daß ihre parallel zueinander und zur Längsachse der leitenden Schicht 25 verlaufenden Längsachsen gegeneinander versetzt sind.In order to take the mentioned restriction into account, the trench zones are 26 and 27 according to FIG. 4a arranged so that their parallel to each other and to the longitudinal axis the conductive layer 25 extending longitudinal axes are offset from one another.

Die senkrecht auf den Längsachsen stehenden Achsen fallen zusammen. Die Länge einer solchen Speicherzelle in Richtung der leitenden Schicht 25 ist vergleichsweise klein.The axes perpendicular to the longitudinal axes coincide. The length of such a memory cell in the direction of the conductive layer 25 is comparative small.

Fig. 5a zeigt schematisch den Grundriß einer Hilfszelle, die in Verbindung mit der in den Fig. 4a und 4b dargestellten Speicherzelle verwendet werden.Fig. 5a shows schematically the plan of an auxiliary cell in connection can be used with the memory cell shown in Figures 4a and 4b.

Die Erfindung ist nicht auf die oben näher beschriebenen Ausführungsformen beschränkt. So beispielsweise kann man bei den erläuterten Ausführungsformen die Öffnungen der Gräben 26, 27 und 36 nicht nur - wie gezeigt - rechtwinklig, sondern praktisch in jeder beliebigen Form ausbilden. Wenn öffnungsform, -fläche und -tiefe jedes Grabens gleich sind, besteht hinsichtlich der öffnungsform des Grabens keinerlei Beschränkung.The invention is not limited to the embodiments described in detail above limited. For example, in the illustrated embodiments, the Openings of the trenches 26, 27 and 36 not only - as shown - at right angles, but train in practically any shape. If the opening shape, area and depth of each trench are the same, there is no question of the opening shape of the trench Restriction.

Bei den oben beschriebenen Ausführungsbeispielen sind zwei Grabenzonen in der Speicherzelle gebildet, während eine einzelne Grabenzone in der Hilfszelle vorgesehen ist. Bei dieser Ausgestaltung ist die Kapazität der Hilfszelle halb so groß wie die der Speicherzelle. Die Anzahl der Gräben ist jedoch nicht beschränkt, solange nur die Anzahl von Gräben in der Hilfszelle halb so groß ist wie die Anzahl von Gräben in der Speicherzelle.In the exemplary embodiments described above, there are two trench zones formed in the memory cell, while a single trench region in the auxiliary cell is provided. In this embodiment, the capacity of the auxiliary cell is half as much as large as that of the memory cell. However, the number of trenches is not limited, as long as the number of trenches in the auxiliary cell is half the number of trenches in the storage cell.

Bei den oben beschriebenen Ausführungsformen ist die Halbleitersubstrat-Oberfläche des MOS-Kondensators nicht mit Störstellen versehen, so daß ein Bauelement vom Anreicherungstyp gebildet wird. Man kann jedoch eine dem Leitungstyp des Halbleitersubstrats entgegengesetzte, hier also n -Typ-Dotierung in der Oberfläche des MOS-Kondensators vorsehen. Anstelle eines p#-leitenden Substrats kann man auch ein n -leitendes Substrat verwenden.In the embodiments described above, the semiconductor substrate surface is of the MOS capacitor is not provided with impurities, so that an enhancement type device is formed. However, one can use a conductivity type opposite to that of the semiconductor substrate, Provide n-type doping in the surface of the MOS capacitor here. Instead of of a p # substrate, an n substrate can also be used.

Erfindungsgemäß läßt sich der Hilfszellen-Kondensator exakt und einfach so einstellen, daß seine Kapazität halb so groß ist wie die des Kondensators der Speicherzelle. Dies unterscheidet die Erfindung insoweit vom Stand der Technik, als dort die Kapazität der Hilfszelle durch Steuern der Grabenbreite, der Grabentiefe und der Grabenlänge festgelegt wird.According to the invention, the auxiliary cell capacitor can be exactly and simply set so that its capacitance is half that of the capacitor Storage cell. This distinguishes the invention from the prior art insofar as than there the capacity of the auxiliary cell by controlling the trench width, the trench depth and the trench length is determined.

Die Erfindung schafft weiterhin die Möglichkeit, genug groß bemessene Kondensatoren vorzusehen, die einen vergleichsweise kleinen Oberflächenbereich einnehmen.The invention also creates the possibility of sufficiently large-sized Provide capacitors that take up a comparatively small surface area.

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Claims

Semiconductor memory ri! R 1. Semiconductor memory formed on a substrate with at least one sense amplifier, at least one connected to the sense amplifier Memory cell and at least one auxiliary cell connected to the sense amplifier, in that the memory cell has: a storage capacitor (1), which has a predetermined number of storage trench capacitors, the are each formed in a storage trench (26, 27) in the substrate (21), and an insulating layer (28) formed on a surface of the storage trench and have a capacitor electrode (30) formed on the insulating layer (28), wherein all storage trenches (26, 27) have the same opening area and depth and all storage trench capacitors are electrically connected in parallel, and - a first switching device (4) for selectively connecting the storage capacitor (1) with the sense amplifier (10), and that the auxiliary cell has: - an auxiliary capacitor with half the predetermined number of auxiliary trench capacitors, each Auxiliary trench capacitor in an auxiliary trench in the substrate (21) educated and an insulating layer formed on a surface of the auxiliary trench (36) and a capacitor electrode (30) formed on the insulating layer (28), all auxiliary trenches having the same opening area and depth as the storage trenches, and - a second switching device (7) for selective connection of the auxiliary capacitor (2) with the sense amplifier (10).

2. Semiconductor memory according to claim 1, characterized in that it is e k e n n z e i c h n e t that the storage trenches (26, 27) have a common longitudinal axis.

3. Semiconductor memory according to claim 1, characterized in that there are g e k e n n z e i c h n e t that the storage trenches (26, 27) have longitudinal axes that are mutually run parallel and are arranged at a distance from one another, the storage trenches also have a common axis orthogonal to the longitudinal axis.

4. Semiconductor memory according to one of claims 1 to 3, characterized in that g e k e n n n n e i c h n e t that the first and the second switching device on the Field effect transistors (4, 7) formed on the substrate are.