DE3435612A1 - Surface-semiconductor device and method for the fabrication thereof - Google Patents

Surface-semiconductor device and method for the fabrication thereof

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Abstract

Surface-semiconductor devices such as, for example, MOSFETs or IGTs (surface transistors), contain an implanted short-circuit region which adjoins both base regions and source regions, the implanted short-circuit region being conductively connected to the source electrode in order thus to implement a base-source electrode short-circuit. The short-circuit region implemented can be formed without a specially designed mask, by using the gate electrode as an implantation mask.

Description

Oberflächen-Halbleitervorrichtung und Verfahren zuSurface semiconductor device and method too

ihrer Herstellung Die Erfindung bezieht sich auf eine Oberflächen-Halbleitervorrichtung (insulated gate semiconductor device) mit einem Basis-Source-Elektrodenkurzschluß und ein Verfahren zur Herstellung dieses Kurzschlusses. Their Manufacture The invention relates to a surface semiconductor device (insulated gate semiconductor device) with a base-source electrode short circuit and a method of making this short circuit.

Oberflächen-Halbleitervorrichtungen sind Vorrichtungen mit einem Gate oder einer Steuerelektrode, die isoliert von Halbleitermaterial beabstandet ist zum Ändern der Leitfähigkeit des Halbleitermaterials unterhalb des Gate. Zu üblichen Oberflächen-Halbleitervorrichtungen gehören die bekannten Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) und Oberflächen-Transistoren (IGT oder Insulated Gate Transistors), die früher als auch "Insulated Gate Rectifiers" bezeichnet wurden und in einem Artikel von B.J. Baliga u. a. "The Insulated Gate Rectifier(IGR): A New PowerSwitching Device", IDEM (Dezember 1982), Seiten 264 bis 267beschrieben sind. Sowohl MOSFETs als auch IGTs weisen üblicherweise eine Vielzahl sich wiederholender einzelner "Zellen" auf, wobei das Stromführungsvermögen der Vorrichtung größer wird, wenn die Zellengröße kleiner gemacht wird.Surface semiconductor devices are devices with a gate or a control electrode which is separated from the semiconductor material in an insulated manner to change the conductivity of the semiconductor material below the gate. Too common Surface semiconductor devices include the well-known metal oxide semiconductor field effect transistors (MOSFETs) and surface transistors (IGT or Insulated Gate Transistors), the formerly referred to as "Insulated Gate Rectifiers" and in an article by B.J. Baliga et al. "The Insulated Gate Rectifier (IGR): A New PowerSwitching Device", IDEM (December 1982), pages 264-267. Both MOSFETs and IGTs usually have a large number of repeating individual "cells", the current carrying capacity of the device increasing as the cell size increases is made smaller.

In MOSFETs und IGTs wird üblicherweise ein Basis-Source-Elektrodenkurzschluß verwendet, und meistens bildet ein Teil der Source-Elektrode einen elektrischen Kurzschluß zwischen einem P-leitenden oder moderat dotierten Basisbereich und einem N+-leitenden oder stark dotierten Sourcebereich. Dadurch wird besser sichergestellt, daß der Basis-Source-PN-Ubergang zwischen dem P-leitenden Basisbereich und dem N+leitenden Source-Bereich nicht in Vorwärtsrichtung (beispielsweise aufgrund des Löcherstroms in dem P+-leitenden Bereich) so stark vorgespannt wird, daß die N+-leitende Source eine Elektroneninjektion in den P-leitenden Basisbereich über den Bas#is-Source-PN-Ubergang beginnt. Eine derartige Elektroneninjektion ist nachteilig sowohl für MOSFETs als auch IGTs. Bei einem IGT beispielsweise hat eine derartige Elektoneninjektion ein Einrasten der Vorrichtung in einen durchgeschalteten oder stromleitenden Zustand, wie bei einem Thyristor, zur Folge mit einem damit verbundenen Verlust der Gatesteuerung für den Strom der Vorrichtung.In MOSFETs and IGTs, there is usually a base-source electrode short circuit is used, and mostly a part of the source electrode forms an electrical one Short circuit between a P-type or moderately doped base region and a N + -conducting or heavily doped source region. This will better ensure that the base-source-PN junction between the P-conducting base region and the N + conducting Source area not in the forward direction (for example due to the hole current in the P + -conducting area) is so strongly biased that the N + conductors Source an electron injection into the P-conducting base region via the base-source-PN junction begins. Such electron injection is disadvantageous for both MOSFETs also IGTs. In the case of an IGT, for example, such an electron injection has a Engaging of the device in a switched-through or current-conducting state, as with a thyristor, with an associated loss of gate control for the current of the device.

Selbst wenn der vorstehend beschriebene bekannte Basis-Source-Elektroden-Kurschluß verwendet wird, kann der Löcherstrom in dem P-leitenden Basisbereich immer noch einen Spannungsabfall über dem Basis-Source-PN-Ube#ang bewirken, der ausreicht, damit eine unerwünschte Elektrodeninjektion durch den N+-leitenden Sourcebereich entsteht. Eine bekannte Maßnahme, um den Löcherstromspannungsabfall in dem P-leitenden Basisbereich und somit die Wahrscheinlichkeit einer unerwünschten Elektroneninjektion durch den N+-leitenden Sourcebereich auf ein Minimum zu senken, besteht darin, durch die Verwendung einer speziell ausgerichteten Maske einen P+-leitenden oder stark dotierten Kurzschlußbereich in einem gewählten Abschnitt des P-leitenden Basisbereiches neben dem Basis-Source-PN-Ubergang zu bilden. Ein Löcherstrom, der dementsprechend in dem P+-leitendem Kurzschlußbereich fließt, ruft lediglich einen kleinen Spannungsabfall darin hervor/ und demzufolge entsteht mit einer geringeren Wahrscheinlichkeit eine unerwünschte Elektroneninjektion durch den N+-leitenden Sourcebereich.Even if the above-described known base-source-electrode short circuit is used, the hole current in the P-type base region can still be used cause a voltage drop across the base-source-PN-Ube # ang that is sufficient thus an undesired electrode injection through the N + -conducting source region arises. A known measure to reduce the hole current voltage drop in the P-type Base area and thus the likelihood of undesired electron injection by minimizing the N + source region is by the use of a specially aligned mask a P + -conductive or strong doped short-circuit region in a selected section of the P-type base region next to the base-source-PN junction. A stream of holes, accordingly flows in the P + -conducting short-circuit area, only causes a small voltage drop in it emerges / and consequently one arises with a lower probability unwanted electron injection through the N + -conducting source region.

Ein Nachteil der vorstehend beschriebenen Maßnahme zum Minimieren des Löcherstrom -Spannungsabfalls über dem Basis-Source-PN-#bergang ist die Notwendigkeit, eine speziell ausgerichtete Maske zu haben, um den P+-leitenden Kurzschlußbereich zu bilden.A disadvantage of the minimization measure described above of the hole current -voltage drop across the base-source-PN- # junction is the need to to have a specially aligned mask around the P + short circuit area to build.

Dies erhöht in signifikanter Weise die Fertigungskosten und erfordert eine größere Zellengröße, was ein vermindertes Stromführungsvermögen der Vorrichtung zur Folge hat.This significantly increases manufacturing costs and requires larger cell size, resulting in decreased current carrying capacity of the device has the consequence.

Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Oberflächen-Halbleitervorrichtung mit einem höchst effektiven Basis-Source-Elektrodenkurzschluß zu schaffen. Hierbei soll gegenüber bekannten Vorrichtungen eine verminderte Zellengröße erreicht werden. Der Basis-Source-Elektrodenkurzschluß soll mit einer nur geringfügigen Erhöhung der Komplexizität und der Kosten der Fertigung erreicht werden. Weiterhin soll ein Verfahren geschaffen werden, um einen verbesserten Kurzschlußbereich in einer Halbleitervorrichtung mit einem Basis-Source-Elektrodenkurzschluß zu fertigen.It is therefore an object of the present invention to provide a surface semiconductor device with a highly effective base-source-electrode short circuit. Here a reduced cell size is to be achieved compared to known devices. The base-source-electrode short circuit should increase only slightly the complexity and cost of manufacturing can be achieved. Furthermore, a Methods are provided to provide an improved short circuit area in a semiconductor device to manufacture with a base-source electrode short circuit.

Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung wird eine Halbleitervorrichtung mit einem verbesserten Basis-Source-Elektrodenkurzschluß geschaffen. Die Vorrichtung weist einen Haibleiter-Wafer mit einer im esentlichen planaren oberen Oberfläche auf und enthält: Eine N-leitende Spannungsunterstützungsschicht, einen P-leitenden Basisbereich, der über der N+-leitenden Spannungsunterstützungsschicht liegt und einen Abschnitt aufweist, der nahe der oberen Oberfläche des Wafers endet, und einen N+-leitenden Sourcebereich, der über dem P-leitenden Basisbereich liegt. Die Halbleitervorrichtung enthält ein Gate über dem Wafer und in isolierendem Abstand davon und eine Source-Elektrode, die über dem Wafer angeordnet ist und leitend mit dem N+-leitenden Sourcebereich verbunden ist. Ein P+-leitender implantierter Kurzschlußbereich ist in dem Wa£er enthalten, wobei wenigstens der Hauptabschnitt davon unterhalb der Ebene der oberen Waseroberfläche angeordnet ist und an den N+-leitenden Source- und P-leitenden Basisbereichen angrenzt.According to a preferred embodiment of the invention, a A semiconductor device having an improved base-source electrode short circuit provided. The apparatus comprises a semiconductor wafer with a substantially planar top Surface and contains: An N-type voltage support layer, a P-type base region, which is above the N + -type voltage support layer and has a portion ending near the top surface of the wafer, and an N + source region overlying the P base region. The semiconductor device includes a gate over the wafer and in an insulating spacing thereof and a source electrode, which is arranged over the wafer and is conductive with is connected to the N + -type source region. A P + implanted short-circuit region is contained in the wafer with at least the major portion of it below the plane of the upper water surface and at the N + -conducting source- and P-type base regions.

Dieser implantierte Kurzschlußbereich besitzt eine höhere Leitfähigkeit als der P-leitende Basisbereich und ist mit der Source-Elektrode leitend verbunden, um so den Kurzschluß zwischen dem P-leitenden Basisbereich und der Source-Elektrode zu schließen.This implanted short-circuit area has a higher conductivity as the P-conducting base region and is conductively connected to the source electrode, so the short circuit between the P-conductive base region and the source electrode close.

Weiterhin wird erfidungsgemän ein Verfahren geschaffen zum Herstellen eines implantierten Kurzschlußbereiches in einer Oberflächen-Halbleitervorrichtung. Bei diesem Verfahren wird ein Halbleiter-Wafer mit einer im wesentlichen planaren oberen Oberfläche geschaffen und mit, sukzessive aneinander angrenzend, einem N+-leitenden Sourcebereich, einem P-leitenden Basisbereich und einer N-leitenden Spannungsunterstützungsschicht versehen. Auf dem Wafer wird ein Gate gebildet, das in einem isolierenden Abstand von dem Wafer angeordnet ist. Das Gate wird als ein integrales Teil einer implantierten Maske verwendet, während in den Wafer ein P+-leitender implantierter Kurzschlußbereich bei einer ausreichend hohen Energie implantiert wird, damit der P+-leitende implantierte Kurzschlußbereich, wenigstens mit seinem Hauptteil, unterhalb der oberen Waferoberfläche und sowohl an den N+-leitenden Source- und P-leitenden Basisbereichen angrenzendangeordnet ist. Eine Source-Elektrode wird leitend mit dem N+-leitenden Source-Bereich und dem P+-leitenden implantierten Kurzschlußbereich verbunden.Furthermore, according to the invention, a method for manufacturing is created an implanted shorting region in a surface semiconductor device. In this method, a semiconductor wafer with a substantially planar upper Surface created and with, successively adjacent to each other, an N + -type source region, a P-type base region and an N-type Provided tension support layer. A gate is formed on the wafer which is arranged at an insulating distance from the wafer. The gate is called a integral part of an implanted mask is used while a P + -conductor is used in the wafer implanted short-circuit region implanted at a sufficiently high energy is, so that the P + -type implanted short-circuit region, at least with his Main part, below the upper wafer surface and at both the N + -conducting source- and P-type base regions are disposed adjacently. A source electrode becomes conductive with the N + -conductive source region and the P + -conductive implanted short-circuit region tied together.

Die Erfindung wird nun mit weiteren Merkmalen und Vorteilen anhand der Beschreibung und Zeichnung von Ausführungsbeispielen näher erläutert. The invention will now be based on further features and advantages the description and drawing of exemplary embodiments explained in more detail.

Figur 1 ist eine schematische Querschnittsansicht von einer bekannten Halbleitervorrichtung. Figure 1 is a schematic cross-sectional view of a known one Semiconductor device.

Figur 2 ist eine schematische Querschnittsansicht von einem Fertigungsschritt einer Halbleitervorrichtung gemäß der vorliegenden Erfindung. Figure 2 is a schematic cross-sectional view of a manufacturing step a semiconductor device according to the present invention.

Figur 3 ist eine detaillierte Ansicht von einem Teil der Halbleitervorrichtung gemäß Figur 2 in Verbindung mit einer Dotierungsprofilkurve für die detaillierte Ansicht. Figure 3 is a detailed view of part of the semiconductor device according to Figure 2 in conjunction with a doping profile curve for the detailed Opinion.

Figur 4 ist eine schematische Querschnittsansicht von einem weiteren Fertigungsschritt der Halbleitervorrichtung gemäß der Erfindung.Figure 4 is a schematic cross-sectional view of another Manufacturing step of the semiconductor device according to the invention.

Figur 5 ist eine schematische Querschnittsansicht von der fertigen Halbleitervorrichtung gemäß der Erfindung.Figure 5 is a schematic cross-sectional view of the finished one Semiconductor device according to the invention.

Figur 6 ist eine schematische Querschnittsansicht von einem Fertigungsschritt von einer weiteren Halbleitervorrichtung gemäß der Erfindung.Figure 6 is a schematic cross-sectional view of a manufacturing step of another semiconductor device according to the invention.

Figur 7 ist eine ähnliche Ansicht wie Figur 6 und zeigt einen weiteren Fertigungsschritt für die Vorrichtung gemäß Figur 6.Figure 7 is a similar view to Figure 6 and shows another Manufacturing step for the device according to FIG. 6.

Figur 8 ist eine schematische Querschnittsansicht von der Halbleitervorrichtung gemäß den Figuren 6 und 7 im fertigen Zustand.Figure 8 is a schematic cross-sectional view of the semiconductor device according to Figures 6 and 7 in the finished state.

Figur 9 ist eine schematische, dreidimensionale Querschnittsansicht von einem anderen Ausführungsbeispiel der Halbleitervorrichtung gemäß den Figuren 6 bis 8, wobei ein Teil der Source-Elektrode weggeschnitten ist, um Einzelheiten des Ausführungsbeispieles besser darstellen zu können.Figure 9 is a schematic, three-dimensional cross-sectional view of another embodiment of the semiconductor device according to the figures 6 to 8 with part of the source electrode cut away for details of the embodiment to be able to represent better.

Figur 10 ist eine schematische, dreidimensionale Querschnittsansicht von einem weiteren Ausführungsbeispiel der erfindungsgemäßen Halbleitervorrichtung, wobei ein Teil der Source-Elektrode weggeschnitten ist, um eine Darstellung der inneren Details der Vorrichtung zu erleichtern.Figure 10 is a schematic, three-dimensional cross-sectional view of a further embodiment of the semiconductor device according to the invention, with part of the source electrode cut away to illustrate the to facilitate internal details of the device.

Figur 11 ist eine schematische Querschnittsansicht von einem weiteren Ausführungsbeispiel einer erfindungsgemäßen Halbleitervorrichtung.Figure 11 is a schematic cross-sectional view of another Embodiment of a semiconductor device according to the invention.

Für ein besseres Verständnis der elektrischen Funktion, die von dem implantierten Kurzschlußbereich gemäß der vorliegenden Erfindung ausgeübt wird, ist in Figur 1 eine Querschnittsansicht von einer bekannten Halbleitervorrichtung 10 dargestellt. Die Vorrichtung 10 weist eine Halbleiterscheibe bzw. ein Halbleiter-Wafer 12 mit im wesentlichen planaren oberen und unteren Oberflächen 14 bzw. 16 auf. Ein Gate 18, wie beispielseise polykristallines Silizium (sogenanntes PolysiljCcn, das ein elektrisch leitendes und optisch transparentes polykristallines Silizium ist, das in der M0S-Technologie verwendet wird), das mit N-leitendenden Verunreinigungen stark dotiert ist, ist in einem isolierenden Abstand von dem Wafer 12 durch den unteren Abschnitt der isolierenden Schicht 20 angeordnet, die in vereinfachter Form als eine einzige Schicht dargestellt ist, die aber tatsächlich eine oder mehrere Schichten aus beispielsweise Siliziumdioxid und Siliziumnitrid aufweisen kann. Weiterhin sind in der Vorrichtung eine obere oder Source-Elektrode 22 und eine untere oder Drain-Elektrode 24 enthalten.For a better understanding of the electrical function performed by the implanted short-circuit region is exercised according to the present invention, Figure 1 is a cross-sectional view of a known semiconductor device 10 shown. The device 10 has a semiconductor wafer or a semiconductor wafer 12 having substantially planar top and bottom surfaces 14 and 16, respectively. A Gate 18, such as polycrystalline Silicon (so-called PolysiljCcn, which is an electrically conductive and optically transparent polycrystalline Silicon that is used in M0S technology) that is with N-type conductivity Impurity is heavily doped is at an insulating distance from the wafer 12 arranged through the lower portion of the insulating layer 20, which in simplified Shape is shown as a single layer, but which is actually one or more May have layers of, for example, silicon dioxide and silicon nitride. Farther are in the device an upper or source electrode 22 and a lower or Drain electrode 24 included.

Der Wafer 12 enthält einen P-leitenden Basisbereich 26, der,von oben betrachtet, beispielsweise rechtwinklig, kreisförmig oder langgestreckt sein kann. Das Gate 18 liegt über einem Abschnitt 26' der P-leitenden Basis 26 und hat somit, von oben betrachtet, in der Draufsicht die gleiche Form wie der Umfang der P-leitenden Basis 26. über dem P-leitenden Basisbereich 26 liegt ein N+-leitender Sourcebereich 28, der dazwischen einen PN-Übergang 29 bildet. An die Source-Elektrode 22 grenzt ein N+-leitender Sourcebereich 28 an und bildet üblicherweise einen geschlossenen Kreis in dem P-leitenden Basisbereich 26 mit gleicher Form wie der Umfang des P-leitenden Basisbereiches 26, wenn man von oben blickt. Demzufolge ist der rechte N+-leitende Bereich ein Teil der Schleife bzw. des Kreises des N+-leitenden Sourcebereiches 28. Ein N-leitender Spannungsunterstützungsbereich 30 liegt unter dem P-leitenden Basisbereich 26 und über einem untersten Bereich 32, der seinerseits über einer Drain-Elektrode 24 liegt. Der Bereich 32 kann in der dargestellten Weise stark dotiert sein für eine P-Leitfähigkeit oder eine N-Leitfähigkeit, wobei die erstere eine Vorrichtung 10, die einen Oberflächentransistor darstellt, und die letztere eine Vorrichtung bildet, die ein MOSFET darstellt. Die Source-Elektrodenvorrichtung 10 bildet üblicherweise eine Zelle, die sich in einer vollständigen Vorrichtung 10 vielmals wiederholt, wobei die Zellen ein gemeinsames Gate 18, eine gemeinsame Source-Elektrode 22 und eine gemeinsame Drain-Elektrode 24 aufweisen.The wafer 12 includes a P-type base region 26, which, from above considered, for example, can be rectangular, circular or elongated. The gate 18 lies over a portion 26 'of the P-type base 26 and thus has, When viewed from above, the same shape as the periphery of the P-type in plan view Base 26. An N + -type source region lies above the P-type base region 26 28, which forms a PN junction 29 therebetween. The source electrode 22 is adjacent an N + -type source region 28 and usually forms a closed one Circle in the P-type base region 26 with the same shape as the periphery of the P-type Base area 26 when looking from above. As a result, the right one is N + Area a part of the loop or the circle of the N + -conducting source area 28. An N-type voltage support area 30 underlies the P-type Base area 26 and above a lowermost area 32, which in turn is above a Drain electrode 24 is located. The region 32 can be heavily doped in the manner shown be for a P-conductivity or an N-conductivity, the former being one Device 10 which is a surface transistor and the latter one Forms device representing a MOSFET. The source electrode device 10 usually forms a cell that is in a complete device 10 repeated many times, the cells having a common gate 18, a common source electrode 22 and a common drain electrode 24.

Es wird nun die Arbeitsweise der Vorrichtung 10 als ein Oberflächen-Transistor (IGT) betrachtet, d. h. wenn der unterste Bereich 32 eine P-Leitfähigkeit besitzt. Wenn das Gate 18 mit einer ausreichend hohen Spannung vorgespannt ist (in bezug auf die Source-Elektrode 22), dann verarmt der Abschnitt 26' des P-leitenden Basisbereiches 26 neben dem Gate 18 an Löchern (oder positiven Ladungsträgern) und wird mit Elektronen popoliert, um so einen sogenannten Inversions-Kanal zu bilden, der für Elektronen leitend ist. Wenn die Drain-Elektrode 24 positiver vorgespannt ist als die Source-Elektrode 22, dann fließt der Elektronenstrom 32 (schematisch bezeichnet) von der Source-Elektrode 22 über den N+-leitenden Sourcebereich 28 und den Inversionskanal im Abschnitt 26' zum N-leitenden Spannungsunterstützungsbereich 30. Löcher werden in die N-leitende Spannungsunterstützungsschicht 30 durch den P+-leitenden untersten Bereich 32 über eine Löcherstrombahn 34 injiziert, wenn der PN-Übergang 33, der zwischen diesen Schichten existiert, genügend stark in Vorwärtsrichtung vorgespannt wird (etwa 0,5 Volt für Silizium). Ein Teil des Löcherstroms 34 rekombiniert mit dem Elektronenstrom 32, wo sich deren Bahnen schneiden (beispielweise an der Stelle 36), und diese Rekombination trägt zu dem Hauptteil des Stroms der Vorrichtung bei.The operation of device 10 as a surface transistor will now be discussed (IGT) considered, i.e. H. when the lowermost region 32 has a P conductivity. When the gate 18 is biased with a sufficiently high voltage (with respect to onto the source electrode 22), then the section 26 'of the P-conductive base region becomes depleted 26 next to the gate 18 at holes (or positive charge carriers) and is filled with electrons populated to form a so-called inversion channel for electrons is conductive. When the drain electrode 24 is more positively biased than the source electrode 22, then the electron current 32 (labeled schematically) flows from the source electrode 22 via the N + -conducting source region 28 and the inversion channel in section 26 ' to the N-type voltage support area 30. Holes are made in the N-type Stress support layer 30 through the P + -conducting lowermost region 32 over a hole current path 34 is injected when the PN junction 33 between them Strata exists, is biased sufficiently in the forward direction (about 0.5 Volts for silicon). Part of the hole flow 34 recombines with the electron flow 32, where their paths intersect (for example at point 36), and this recombination contributes to the bulk of the flow of the device.

Ein Teil des Löcherstroms 34, wie es durch die schematisch gezeigte Löcherstrombahn 38 dargestellt ist, rekombiniert jedoch nicht mit Elektronen aus der Elektronenstrombahn 32, sondern fließt statt dessen zur Source-Elektrode 22 über den P-leitenden Basisbereich 26. Der Löcherstrom 38 bewirkt einen Spannungsabfall über dem PN-Übergang 29 zwischen den Stellen A und Bt und wenn diese Spannung etwa 0,5 Volt für Siliziumvorrichtungen überschreitet, ist der N+-leitende Sourcebereich 28 veranlaßt, Elektronen in den P-leitenden Basisbereich 26 zu injizieren, und die Vorrichtung 10 ist daraufhin in einen Durchschaltzustand eingerastet, in der gleichen Weise wie ein Thyristor, und infolgedessen geht die Steuerung des Stroms der Vorrichtung durch das Gate 18 verloren.A portion of the hole flow 34 as shown schematically by FIG Hole current path 38 is shown, but does not recombine with electrons from the electron path 32, but instead flows to the source electrode 22 via the P-type base region 26. The hole current 38 causes a voltage drop across the PN junction 29 between the points A and Bt and when this voltage is about Exceeds 0.5 volts for silicon devices, is the N + source region 28 causes electrons to be injected into the P-type base region 26, and the Device 10 is then locked into a through-connection state, in the same Way like a thyristor, and as a result, the control of the current of the device goes lost through gate 18.

Um den Spannungsabfall über dem PN-Übergang 29 zu verkleinern, der durch den Löcherstrom 38 hervorgerufen wird, ist ein P+-leitender Kurzschlußbereich 42, der strichpunktiert dargestellt ist, in dem bekannten Wafer bzw. Scheibe 12 vorgesehen. Der Bereich 42 ist stark leitend für Löcher und demzufolge ist der Spannungsabfall über dem PN-Übergang von der Stelle C zur B extrem klein. Die Implementation des P+-leitenden Kurzschlußbereiches 42 hat jedoch zwei signifikante Nachteile. Erstens wird üblicherweise ein speziell ausgerichtete Maske (nicht gedes zeigt) in dem Verfahren zur Fertigung/P+-leitenden Kurzschlußbereichs 42 verwendet. Zweitens muß der P-leitende Basisbereich 26 genügend groß sein, um Ausrichtungstoleranzen für die vorgenannte Maske aufzunehmen, was eine größere Zellengröße und ein kleineres Stromführungsvermögen in der Vorrichtung 10 zur Folge hat. Diese Nachteile werden durch die vorliegende Erfindung vermieden, was nun in Verbindung mit Figur 2 beschrieben wird.In order to reduce the voltage drop across the PN junction 29, the caused by the hole current 38 is a P + -conducting short-circuit region 42, which is shown in phantom, in the known wafer or disk 12 intended. The area 42 is highly conductive for holes and consequently the voltage drop extremely small across the PN junction from point C to B. The implementation of the P + -conducting short-circuit region 42, however, has two significant disadvantages. First Usually a specially aligned mask (not gedes shows) is used in the procedure used for manufacturing / P + -conducting short-circuit area 42. Second must be the P-type Base area 26 be large enough to allow alignment tolerances for the aforementioned Mask to accommodate what a larger cell size and a smaller current carrying capacity in the device 10 results. These disadvantages are addressed by the present Invention avoided, which will now be described in connection with FIG.

In Figur 2 ist im Querschnitt ein Schritt in dem Fertigungsverfahren für eine Halbleitervorrichtung 50 gemäß der Erfindung dargestellt. Die Vorrichtung 50 enthält einen Wafer bzw. eine Scheibe aus Halbleitermaterial 52, beispielsweise Silizium, (Polysilicon) ein Gate 58, wie beispielsweise polykristallines Siliziumhochdotiert mit eine N-Leitfähigkeit bewirkenden Verunreinigungen, und eine Isolierschicht 60, deren unterer Abschnitt das Gate 58 in einem isolierenden Abstand von dem Wafer 52 anordnet. Die Isolierschicht 60 ist in vereinfachter Form als eine einzige Schicht dargestellt, sie kann aber tatsächlich eine oder mehrere Schichten aus beispielsweise Siliziumoxid und Siliziumnitrid aufweisen. Der Wafer 52 enthält einen untersten Bereich 52, der P-Leitfähigkeit (für ein IGT) oder N-Leitfähigkeit (für ein MOSFET) besitzen kann, ferner eine N-leitende Spannungsunterstützungsschicht 64, die über der untersten Schicht 62 liegt, und einen P-leitenden Basisbereich 68, der über der N-leitenden Spannungsunterstützungsschicht 64 liegt und dessen Abschnitt 68' nahe dem Gate 58 endet und der, von oben betrachtet, beispielsweise rechtwinklig, kreisförmig oder langgestreckt sein kann. Der Wafer 52 weist einen N+-leitenden Sourcebereich 72 auf, der über dem P-leitenden Basisbereich 68 liegt, wobei der oberste Abschnitt des Bereiches 70 an der oberen Oberfläche 54 des Wafers endet. Wenn der P-leitende Basisabschnitt 68' an der oberen Oberfläche 54 des Wafers endet, wie es in Figur 2 dargestellt ist, bildet die Vorrichtung 50 eine normalerweise ausgeschaltet bzw. sperrende Vorrichtung, da das Gate 58 vorgespannt werden muß, um die Vorrichtung 50 durchzuschalten. Wenn in einem alternativen Ausführungsbeispiel ein N-leitender Bereich (nicht gezeigt) zwischen dem P-leitenden Basisbereich 68' und der oberen Oberfläche 54 des Wafers eingefügt und sowohl mit dem N-leitenden Spannungsunterstützungsbereich 64 und dem N+-leitenden Sourcebereich 70 verbunden würde, dann würde die Vorrichtung 50 eine normalerweise eingeschaltet bzw.In Figure 2 is a step in the manufacturing process in cross section for a semiconductor device 50 according to the invention. The device 50 includes a wafer of semiconductor material 52, for example Silicon, (polysilicon) a gate 58, such as, for example, highly doped polycrystalline silicon with impurities causing N conductivity, and an insulating layer 60, the lower portion of which the gate 58 at an insulating distance from the wafer 52 orders. The insulating layer 60 is in simplified form as a single layer shown, but it may actually consist of one or more layers, for example Include silicon oxide and silicon nitride. The wafer 52 includes a lowermost one Area 52, the P-conductivity (for an IGT) or N-conductivity (for a MOSFET) may also have an N-type voltage support layer 64 overlying of the lowermost layer 62, and a P-type base region 68 that extends over of the N-type voltage support layer 64 and its section 68 ' ends near the gate 58 and which, viewed from above, for example at right angles, circular or elongated can be. The wafer 52 has a N + -type source region 72 overlying P-type base region 68, the uppermost portion of region 70 being on top surface 54 of the wafer ends. When the P-type base portion 68 'is on the top surface 54 of the wafer ends, as shown in Figure 2, the device 50 forms a normally turned off or blocking device, since the gate 58 must be biased, to switch the device 50 through. If in an alternate embodiment an N-type region (not shown) between the P-type base region 68 ' and the top surface 54 of the wafer and to both the N-type Voltage support region 64 and the N + -type source region 70 connected device 50 would normally be turned on or off.

durchgeschaltete Vorrichtung bilden. Das bedeutet, daß ein Elektronenstrom durch diesen N-leitenden Bereich fließen würde, wenn das Gate 58 nicht in geeigneter Weise vorgespannt wäre, um so den N-leitenden Bereich von Elektronen zu verarmen.Form switched device. That means that a stream of electrons would flow through this N-type region if the gate 58 were not in a suitable manner Wise biased, so as to deplete the N-type region of electrons.

Gemäß der vorliegenden Erfindung wird ein P+leitender, implantierter Kurzschlußbereich 72 in dem Wafer 52 gebildet, indem ein P-leitendes Dotierungsmittel durch die obere Oberfläche 54 des Wafers implantiert wird, wobei das Gate 58 und der darüberliegende Abschnitt der Isolierschicht 60 als eine implantierte Maske verwendet werden. Somit kann ohne eine erforderliche, speziell ausgerichtete Maske ein P-leitender implantierter Kurzschlußbereich 72 auf einfache Weise gebildet werden, und in vorteilhafter Weise kann ein P-leitender Basisbereich 68 mit, von oben betrachtet, kleiner Größe hergestellt werden, da der P-leitende Basisbereich 68 nicht groß gemacht werden muß, um eine Ausrichtungstoleranz für eine speziell ausgerichtete Maske aufzunehmen. Infolgedessen kann die Vorrichtung 50 eine kleinere Zellengröße besitzen, was ein größeres Stromführungsvermögen zur Folge hat. Der P+-leitende, implantierte Kurzschlußbereich 72 ist zwischen dem N+-leitenden Sourcebereich 70 und dem P-leitenden Basisbereich 68 angeordnet. Der P+-leitende Kurzschlußbereich 72 kann sich weiter als in Figur 2 dargestellt nach unten in den P-leitenden Basisbereich 68 erstrecken, was eine relativ weite Toleranzgrenze bei der Auswahl einer geeigneten Implantierungsenergie zur Ausbildung eines derartigen implantierten Kurzschlußbereiches zur Folge hat.In accordance with the present invention, a P + type implanted Short circuit region 72 formed in wafer 52 by adding a P-type dopant is implanted through the top surface 54 of the wafer, with the gate 58 and the overlying portion of the insulating layer 60 as an implanted mask be used. Thus, it can be done without a specially aligned mask required a P-type implanted short-circuit region 72 can be formed in a simple manner, and advantageously, a P-type base region 68 with, viewed from above, can be made small in size since the P-type base region 68 is not made large must be to accommodate an alignment tolerance for a specially aligned mask. As a result, the device 50 can have a smaller cell size, which is a results in greater current carrying capacity. The P + -conducting, implanted short-circuit area 72 is between the N + source region 70 and the P base region 68 arranged. Of the P + -conducting short-circuit area 72 can extend further extend downward into the P-conductive base region 68 as shown in FIG. 2, which is a relatively wide tolerance limit in the selection of a suitable implantation energy results in the formation of such an implanted short-circuit area.

Ein beispielhaftes Verfahren zur Herstellung des P+-leitenden, implantierten Kurzschlußbereiches 72 wird nun in Verbindung mit Figur 3 beschrieben, die in einer vergrößerten Detaildarstellung den Mittelabschnitt des P+-leitenden, implantierten Kurzschlußbereiches 72 gemäß Figur 2 zusammen mit dem benachbarten N+-leitenden Sourcebereich 70 und dem P-leitenden Basisbereich 68 zeigt. In Figur 3 ist ferner ein Konzentrationsprofil des Dotierungsmittels für sowohl P-leitende als auch N-leitende Dottierungsmittel dargestellt, wobei die angegebene Tiefe die Tiefe in den Wafer 52 hinein von der oberen Waferoberfläche 54 ist. Bor stellt das bevorzugte P-leitende Dotierungsmittel dar, das zur Herstellung des P+-leitenden, implantierten Kurzschlußbereiches 72 und auch des P-leitenden Basisbereiches 68 verwendet wird, während Phosphor das bevorzugte N-leitende Dotierungsmittel darstellt, das zur Bildung des N+-leitenden Sourcebereiches 70 verwendet wird. Das Bor-Dotierungsmittel sollte das Phorphor-Dotierungsmittel an einer Stelle innerhalb des ursprünglichen N+-leitenden Sourcebereiches 70, beispielsweise an der Stelle 75, überwiegen, so daß der P+-leitende implantierte Kurzschlußbereich 68 direkt an den N+-leitenden Sourcebereich 70 angrenzt.An exemplary process for making the P + -type, implanted Short circuit area 72 will now be described in connection with Figure 3, which is in a enlarged detail view of the middle section of the P + -conductive, implanted Short-circuit area 72 according to Figure 2 together with the adjacent N + -conducting Source region 70 and the P-type base region 68 shows. In Figure 3 is also a dopant concentration profile for both P-type and N-type Doping agents shown, the specified depth being the depth in the wafer 52 in from the wafer top surface 54. Boron is the preferred P type Dopant is used to produce the P + -conducting, implanted short-circuit region 72 and also the P-type base region 68 is used, while phosphorus is the is preferred N-type dopants that are used to form the N + -type Source area 70 is used. The boron dopant should be the phosphorus dopant at a location within the original N + -type source region 70, for example at point 75, predominate, so that the P + implanted short-circuit region 68 directly adjoins the N + -conductive source region 70.

Das Bor-Dotierungsprofil des P+-leitenden implantierten Kurzschlußbereiches 72, wie es in Figur 3 gezeigt ist, kann mit dem dargestellten Phosphor-Dotierungsmittelprofil beispielsweise dadurch erreicht werden, daß Bor-Dotierungsmittel bei einer hohen Implantierungsenergie von beispielsweise 190 keV mit einer Dotierungsmittelkonzentration von 2 x 10 15 Dotie-3 rungsatomen pro cm implantiert wird, was wenigstens für eine Siliziumvorrichtung gilt. Der Grund, daß die Implantierungsenergie hoch sein sollte, besteht darin, daß verhindert werden soll, daß sich der P+-leitende, implantierte Kurzschlußbereich 72 sich in seitlicher Richtung in den Abschnitt 68' des P-leitenden Basisbereiches 68 erstreckt, nachdem das Dotierungsmittel für den Bereich 72 durch einen anschließenden Erwärmungsschritt des Wafers 52 getrieben oder diffundiert ist. Somit wird die erforderliche Vorspannung des Gates 58 für zum Invertieren des Abschnitts 68' des P-leitenden Basisbereiches 68 nicht durch. die Bildung des P+-leitenden implantierten Kurzschlußbereiches 72 beeinflußt. Zusätzlich ist es wünschenswert, daß die Gesamtdicke des Gate 58 (Figur 2) und des Abschnittes der Isolierschicht 60 (Figur 2) auf dem Gate 58 ausreicht, um zu verhindern, daß das Bor-Dotierungsmittel den Abschnitt der Isolierschicht 60 unterhalb des Gates erreicht. Dies erhält unverändert durch die Bor-Implantation die erforderliche Vorspannung auf das Gate 58 zum Invertieren des Abschnittes 68' des P-leitenden Basisbereiches 68.The boron doping profile of the P + implanted short-circuit region 72, as shown in Figure 3, may be with the illustrated phosphorus dopant profile can be achieved, for example, that boron dopants at a high Implant energy of, for example, 190 keV with a dopant concentration of 2 x 10 15 doping atoms per cm is implanted, what at least one Silicon device applies. The reason the implantation energy should be high is to be prevented should that the P + -conducting, implanted short-circuit area 72 extends laterally into section 68 ' of the P-type base region 68 after the dopant for the Area 72 driven by a subsequent step of heating the wafer 52 or diffused. Thus, the required bias of the gate 58 for for inverting the portion 68 'of the P-type base region 68 does not through. affects the formation of the P + -type implanted short-circuit region 72. Additionally it is desirable that the overall thickness of gate 58 (Figure 2) and portion of the insulating layer 60 (Figure 2) on the gate 58 is sufficient to prevent the boron dopant is the portion of the insulating layer 60 below the gate achieved. This receives the required pre-tension unchanged from the boron implantation onto gate 58 for inverting portion 68 'of the P-type base region 68.

Nach der Bildung des P+-leitenden, implantierten Kurzschlußbereiches 72 wird die somit gebildete Vorrichtung 50, wie in Figur 4 dargestellt ist, mit einer Source-Metallisierung 74 versehen, die strichpunktiert dargestellt ist und beispielsweise aus Aluminium bestehen kann. Gemäß einem Merkmal der Erwindung wird die Source-Metallisierung 74 dann bei einer ausreichend hohen Temperatur für eine genügend lange Zeitperiode gesintert, um die Bildung einer eutektischen Metall-Halbleiterzusammensetzung 76 zur Folge zu haben, die strichpunktiert dargestellt ist. Diese Verbindung 76 enthält nach unten gerichtete Spitzen 78, die den P+-leitenden, implantierten Kurzschlußbereich 72 mit der Source-Metallisierung 74 leitend verbinden und auch den N+-leitenden Sourcebereich 70 mit der Source-Metallisierung 74 verbinden. Wenn beispielsweise Aluminium für die Source-Elektrode 74 und Silizium für den Wafer 52 verwendet wird, beträgt eine geeignete Sinterzeit zur Herstellung der eutektischen Verbindung 76 etwa 30 - 90 Minuten bei einer Sintertemperatur in dem Bereich von etwa 500 bis 5500C. Die Spitzen 78 der eutektischen Verbindung 76 durchdringen vorzugsweise nicht den P+-leitenden Kurzschlußbereich 72 und ragen nicht in den P-leitenden Basisbereich 68 hinein, da dies in nachteiliger Weise die Durchbruchsspannung der Vorrichtung 50 senken würde.After the formation of the P + -conducting, implanted short-circuit area 72 is the device 50 thus formed, as shown in Figure 4, with a source metallization 74, which is shown in phantom and can for example consist of aluminum. According to a feature of the winding the source metallization 74 then at a sufficiently high temperature for a sintered for a sufficient period of time to allow the formation of a eutectic metal-semiconductor composition 76 result, which is shown in phantom. This connection 76 includes downwardly directed tips 78 which define the P + implanted short circuit region 72 conductively connect to the source metallization 74 and also the N + -conductive Connect the source region 70 to the source metallization 74. For example, if Aluminum is used for the source electrode 74 and silicon for the wafer 52, is a suitable sintering time for producing the eutectic connection 76 about 30-90 minutes at a sintering temperature in the range of about 500 to 5500C. The tips 78 of the eutectic junction 76 preferably do not penetrate the P + -conducting short-circuit region 72 and do not protrude into the P-type Base region 68 into it, as this adversely affects the breakdown voltage of the Device 50 would lower.

Die fertige Vorrichtung 50 hat das in Figur 5 gezeigte Aussehen und weist unterhalb des untersten Bereiches 62 eine Drain-Elektrode 80 auf, die an irgendeiner geeigneten Stelle in dem Fertigungsverfahren für die Vorrichtung 50 hergestellt werden kann, wie es für den Fachmann ohne weiteres verständlich sein wird.The finished device 50 has the appearance and appearance shown in FIG has below the lowermost region 62 a drain electrode 80, which at any suitable point in the manufacturing process for the device 50 as will be readily understood by those skilled in the art.

In Figur 6 ist eine Halbleitervorrichtung 90 gemäß einem anderen Ausführungsbeispiel der Erfindung dargestellt, nachdem ein P+-leitender> implantierter Kurzschlußbereich 72' ausgebildet worden ist. Die somit gebildete Vorrichtung 90 entspricht der Vorrichtung 50 gemäß Figur 2, nachdem dort der P+-leitende, implantierte Kurzschlußbereich 72 hergestellt ist. Demzufolge haben gleiche Teile in den Vorrichtungen 90 und 50 die gleichen Bezugszeichen.FIG. 6 shows a semiconductor device 90 in accordance with another exemplary embodiment of the invention after a P +> implanted short-circuit region 72 'has been formed. The device 90 thus formed corresponds to the device 50 according to FIG. 2 after the P + -conducting, implanted short-circuit region 72 is made. Accordingly, like parts in devices 90 and 50 have the same reference numerals.

Gemäß dem in Figur 6 gezeigten Verfahrensschritten beseitigt eine flache Ätzung von einem Teil des N+-leitenden Sourcebereiches 70' eine Fläche aus Halbleitermaterial 92, wie es strichpunktiert dargestellt ist, von der oberen Waferoberfläche 54' bis zu wenigstens dem oberen Abschnitt des P+-leitenden, implantierten Kurzschlußbereiches 72'. Beispielsweise würde ein gerichtetes Ätzverfahren, wie beispielsweise das reaktive Ionenätzen, geeignet sein, um zwischen etwa 0,25 und 1,0,um des Halbleitermaterials 92 wegzunehmen. Wenn jedoch ein gerichtetes Ätzen nicht angewendet wird und wenn auch die Source-Metallisierung (nicht gezeigt) nur an der Wand 94 mit dem N+-leitenden Sourcebereich 70' Kontakt machen soll, würde eine flachere Ätztiefe zwischen etwa 0,25 und 0,4 rin vorgezogen.According to the method steps shown in Figure 6, eliminates one shallow etch from a portion of the N + source region 70 'one area Semiconductor material 92, as shown in phantom, from the top wafer surface 54 'to at least the upper portion of the P + implanted short-circuit region 72 '. For example, a directional etching process, such as the reactive Ion etching, suitable to between about 0.25 and 1.0 µm of the semiconductor material 92 to take away. However, when directional etching is not used and when also the source metallization (not shown) only on wall 94 with the N + -conductor Source area 70 'should make contact, a shallower etching depth between approximately 0.25 and 0.4 rin preferred.

Dies soll ein extensives seitliches Ätzen des N+-leitenden Sourcebereiches 70' an der Wandstelle 94 verhindern, was eine Schwierigkeit beim Aufbringen der Source-Metallisierung auf die Wand 94 des N+-leitenden Sourcebereiches 70' zur Folge haben könnte.This is intended to be an extensive lateral etching of the N + -type source region 70 'on the wall point 94, which creates a difficulty in applying the Source metallization on the wall 94 of the N + -conducting source region 70 'result could have.

Nach Abschluß des Ätzschrittes gemäß Figur 6 wird die Vorrichtung 90 metallisiert, wie es in Figur 7 gezeigt ist, mit der Source-Metallisierung 96, die strichpunktiert dargestellt ist und die an dem N+-leitenden Sourcebereich 70' an der Wand 94 und auch an dem oberen Abschnitt des P+-leitenden, implantierten Kurzschlußbereiches 72' angenzt. Eine Drain-Metallisierung 98, die strichpunktiert dargestellt ist und an dem untersten Bereich 72' angrenzt, kann zu dieser Zeit oder zu irgendeiner anderen Zeit bei der Fertigung der Vorrichtung 90 hergestellt werden. Die fertige Halbleitervorrichtung 90 ist in Figur 8 dargestellt. Ein bevorzugtes Ausführungsbeispiel der Halbleitervorrichtung 90 gemäß Figur 8 ist in der dreidimensionalen Ansicht gemäß Figur 9 dargestellt. Obwohl sie der Klarheit halber teilweise aufgeschnitten dargestellt ist, kontaktiert die Source-Elektrode 96 den N+-leitenden Sourcebereich 70' an der Wand 94, aber zusätzlich kontaktiert der Sourcebereich 70' den Abschnitt 100 des N+-leitenden Sourcebereiches 70', der in dem Ätzschritt gemäß Figur 6 nicht geätzt wird. Der Abschnitt 100 des N+-leitenden Source-Bereiches 70' kann in geeigneter Weise hergestellt werden, indem als eine Ätzmaske in dem Ätzschritt gemäß Figur 6 ein Gitter paralleler Linien (beispielsweise 4 verwendet wird) breit mit 4 Fm Abstand/, die im wesentlichen senkrecht zur Längsachse einer rechtwinkligen öffnung 102 (s. Figur 9) in dem Gate 58' orientiert sind.After completion of the etching step according to Figure 6, the device 90 metallized, as shown in Figure 7, with the source metallization 96, which is shown in phantom and which is connected to the N + -conducting source region 70 ' on wall 94 and also on the top portion of the P + conductor Short-circuit area 72 'appended. A drain metallization 98, which is shown in phantom is shown and adjoins the lowermost area 72 'can at this time or at any other time in the manufacture of device 90. The finished semiconductor device 90 is shown in FIG. A preferred one The embodiment of the semiconductor device 90 according to FIG. 8 is in the three-dimensional View according to Figure 9 shown. Although they are partially cut open for the sake of clarity is shown, the source electrode 96 contacts the N + source region 70 'on the wall 94, but additionally the source region 70' contacts the section 100 of the N + -conducting source region 70 ', which in the etching step according to FIG is etched. The section 100 of the N + -type source region 70 'can be suitably Way can be produced by using as an etching mask in the etching step according to figure 6 a grid of parallel lines (e.g. 4 is used) wide by 4 ft Distance / which is essentially perpendicular to the longitudinal axis of a right-angled opening 102 (see FIG. 9) are oriented in the gate 58 '.

In Figur 10 ist eine Halbleitervorrichtung 110 gemäß einem weiteren Ausführungsbeispiel der Erfindung gezeigt, wobei sich gleiche Bezugszahlen der Vorrichtungen 110 (Figur 10) und der Vorrichtung 90' (Figur 9) auf gleiche Teile beziehen. In der Vorrichtung 110 kontaktiert die Source-Elektrode 96' den N+-leitenden Sourcebereich 70'' nur an einem Abschnitt 100'. Dieser Abschnitt 100' wird in geeigneter Weise ausgebildet, indem als eine Implantierungsmaske (wenn die P+-leitenden Bereiche 72 " , 112 und 114 inplantiert werden) ein Gitter paralleler Linien (beispielsweise 4 jim breit bei 4 e Abstand) verwendet wird, die im allgemeinen senkrecht zur Längsachse der rechtwinkligen Öffnung 102' im Gate 58 " angeordnet sind. Die Source- Elektrode 96' ist mit dem P+-leitenden, implantierten Kurzschlußbereich 72'' über einen stark leitenden Pfad, der die P+-leitenden, implantierten Bereiche 112 und 114 aufweist, leitend verbunden, die bei kleineren Implantierungsenergien als der Bereich 72'' hergestellt ist. Es sind zwar zwei P+-leitende Implantierungen 112 und 114 dargestellt, aber es können auch eine einzige Implantierung oder mehr als zwei Implantierungen verwendet werden, wobei das Kriterium darin besteht, daß diese Implantierungen einen stark leitfähigen Pfad zwischen der Source-Elektrode 96' und dem P+-leitenden, implantierten Kurzschlußbereich 72'' bilden.FIG. 10 shows a semiconductor device 110 according to another Embodiment of the invention shown, wherein the same reference numerals of the devices 110 (Figure 10) and the device 90 '(Figure 9) refer to the same parts. In of the device 110, the source electrode 96 ′ makes contact with the N + -type source region 70 '' on only one section 100 '. This section 100 'is used in a suitable manner formed by using as an implantation mask (if the P + -conducting regions 72 ", 112 and 114 are implanted) a grid of parallel lines (e.g. 4 jim wide at 4 e spacing) is used, which is generally perpendicular to the longitudinal axis of right-angled opening 102 'in gate 58 ". The source electrode 96 'is strong with the P + -type implanted short-circuit region 72 "over a conductive path comprising P + implanted regions 112 and 114, conductively connected, which at lower implant energies than the area 72 '' is made. Although two P + -type implants 112 and 114 are shown, but it can also be a single implantation or more than two implantations are used, the criterion being that these implants have a highly conductive path between the source electrode 96 'and the P + -type, implanted Form short circuit area 72 ″.

In Figur 11 ist eine Halbleitervorrichtung 200 gezeigt, die erfindungsgemäße Merkmale in Verbindung mit einem Merkmal der bekannten Halbleitervorrichtung gemäß Figur 1 aufweist. Die Vorrichtung 200 enthält einen P+-leitenden, implantierten Kurzschlußbereich 202 gemäß der Erfindung und zusätzlich einen P-leitenden Kurzschlußbereich 42', wie er bei der bekannten Vorrichtung 10 vorgesehen ist.FIG. 11 shows a semiconductor device 200 which is according to the invention Features in connection with a feature of the known semiconductor device according to FIG Figure 1 has. Device 200 includes a P + implanted Short-circuit area 202 according to the invention and additionally a P-conductive short-circuit area 42 ', as provided in the known device 10.

Die Mitte 206 des P+-leitenden, implantierten Kurzschlußbereiches 202, wie sie sich von oben auf die Vorrichtung gesehen darstellt, ist in der Weise gezeigt, daß sie mit der oberen Waferoberfläche 14' in Kontakt ist, was beispielsweise daraus resultieren kann, daß der P+-leitende, implantierte Kurzschlußbereich 202 durch ein dickes Oxid (nicht gezeigt) zuvor implantiert wird, das/direkt über dem Mittelbereich 206 angeordnet wird. Ein derartiges dickes Oxid kann ein thermisch aufgewachsenes Oxid sein, das die öffnung einer Maske (nicht gezeigt) überdeckt, die zur Herstellung des P+-leitenden Kurzschlußbereiches 42' und auch des N+-leitenden Sourcebereiches 28' verwendet wird.The center 206 of the P + implanted short-circuit region 202, as seen from above on the device, is like that shown to be in contact with the upper wafer surface 14 ', for example this can result in the P + -type, implanted short-circuit region 202 through a thick oxide (not shown) previously implanted directly over the Central region 206 is arranged. Such a thick oxide can be thermally be grown oxide that covers the opening of a mask (not shown), those for producing the P + -conducting short-circuit region 42 'and also the N + -conducting Source area 28 'is used.

Obwohl die Zellengröße der Vorrichtung 200 üblicherweise so groß ist wie die Zellengröße der Vorrichtung 10, wobei die Vorrichtung 200 einen Oberflächen-Transistor IGT (wobei der unterste Bereich 32' P-leitend ist) aufweist, ist es weniger wahrscheinlich im Vergleich zu der bekannten IGT-Vorrichtung 10, daß er in einen leitenden oder durchgeschalteten Zustand einrastet. Dies liegt daran, daß der Löcherstrom (nicht gezeigt), der von der P+-leitenden Basis 26' zur Source-Elektrode 22' fließt, einem stärker leitenden Material mit P-Leitfähigkeit (d. h. beide Bereiche 42' und 202) begegnet als der Löcherstrom 38 in Figur 1 auf seinem Pfad von der P-leitenden Basis 26 zur Source-Elektrode 22 (d. h. nur Bereich 42).Although the cell size of device 200 is typically that large as the cell size of device 10, where device 200 is a surface transistor IGT (with the lowermost region 32 'being P-type), it is less probably compared to the known IGT device 10 that it is in a conductive or locked state. This is because the hole current (not shown) flowing from P + base 26 'to source electrode 22', a more conductive material with P-type conductivity (i.e. both regions 42 'and 202) encounters as the hole current 38 in Figure 1 on its path from the P-type base 26 to source electrode 22 (i.e. region 42 only).

In einem bevorzugten Ausführungsbeispiel der Halbleitervorrichtung 200 (s. Figur 11) wird der P+-leitenden Kurzschlußbereich 42' flacher gemacht als dies der Fall ist für den entsprechenden P+-leitenden Kurzschlußbereich 42 der bekannten Vorrichtung 10 (s. Figur 1) oder er wird völlig weggelassen (nicht gezeigt). Dies ist eine zulässige Abwandlung der Vorrichtung 200, da der P+-leitende, implantierte Kurzschlußbereich 202 zusammen mit der Source-Elektrode 271, die durch den Bereich 202 an der oberen Waferoberfläche 14' kontaktiert sind, geeignet sind, einen Basis-Source-Elektrodenkurzschluß in die Vorrichtung 200 zu implementieren. Eine vorteilhafte Folge der flacheren Ausbildung des P+-leitenden Kurzschlußbereiches 42' oder diesen bei der Vorrichtung 200 völlig wegzulassen, besteht darin, daß die Vorrichtung 200 dann mit einer kleineren Zellengröße hergestellt werden kann.In a preferred embodiment of the semiconductor device 200 (see FIG. 11), the P + -conducting short-circuit region 42 'is made flatter than this is the case for the corresponding P + -conducting short-circuit region 42 of the known Device 10 (see FIG. 1) or it is omitted entirely (not shown). this is a permissible modification of device 200 since the P + -type, implanted Short-circuit area 202 together with the source electrode 271, which extends through the area 202 are contacted on the upper wafer surface 14 ', are suitable for a base-source-electrode short circuit in the device 200 to implement. A beneficial consequence of the flatter ones Formation of the P + -conducting short-circuit region 42 'or this in the device To omit 200 entirely, is that the device 200 is then with a smaller Cell size can be manufactured.

Die vorstehend beschriebenen Halbleitervorrichtungen mit verbesserten Basis-Source-Elektroden-Kurzschlüssen sorgen für eine wesentlich verbesserte Leistungsfähigkeit, während sie gleichzeitig einfach zu fertigen sind und kleinere Zellengrößen gestatten.The semiconductor devices described above with improved Base-source-electrode short-circuits ensure a significantly improved performance, while at the same time they are easy to manufacture and allow smaller cell sizes.

Es sind jedoch noch verschiedene andere Ausführungsbeispiele möglich. Beispielsweise könnten komplementäre Halbleitervorrichtungen gefertigt werden, wobei P-leitendes Material anstelle von N-leitendein Material und umgekehrt verwendet wird.However, various other embodiments are possible. For example, complementary semiconductor devices could be fabricated, wherein P-type material is used instead of N-type material and vice versa will.

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Claims (13)

Oberflächen-Halbleitervorrichtung und Verfahren zu ihrer Herstellung Ansprüche Oberflächen-Halbleitervorrichtung mit einem Basis-Source-Elektrodenkurzschluß, g e k e n n z e i c h n e t durch: eine-n Halbleiterwafer (52) mit einer im wesentlichen planaren oberen Oberfläche (54), eine in dem Wafer enthaltene Spannungsunterstützungsschicht (64) mit einem ersten Leitfähigkeitstyp, einen Basisbereich (68) des entgegengesetzten Leitfähigkeitstyp in dem Wafer, welcher Basisbereich (68) über der Spannungsunterstützungsschicht (64) liegt und einen Abschnitt (68) aufweist, der nahe der oder an der oberen Waferoberfläche 54 endet, einen Sourcebereich (70) des ersten Leitfähigkeitstyps in dem Wafer, der über dem Basisbereich (68) liegt, ein Gate (58), das mit Isolierabstand zu dem Wafer (52) angeordnet ist, eine Source-Elektrode (74), die über dem Wafer angeordnet und mit dem Sourcebereich (70) leitend verbunden ist, und einen implantierten Kurzschlußbereich (72) des zweiten Leitfähigkeitstyps in dem Wafer (52), wobei wenigstens ein Hauptteil davon unter der Ebene der oberen Waferoberfläche (54) angeordnet ist und sowohl an den Sourcebereich (70) als auch den Basisbereich (68) angrenzt, der implantierte Kurzschlußbereich (72) eine höhere Leitfähigkeit aufweist als der Basisbereich (68) und der Kurzschlußbereich (72) mit der Source-Elektrode (74) leitend verbunden ist.Surface semiconductor device and method for making the same Claims surface semiconductor device with a base-source electrode short circuit, g e k e n n n e i c h n e t by: one-n semiconductor wafer (52) with an essentially planar top surface (54), a stress relief layer contained in the wafer (64) having a first conductivity type, a base region (68) of the opposite Conductivity type in the wafer, which base region (68) over the stress relief layer (64) and has a portion (68) close to or on the upper surface of the wafer 54 ends, a source region (70) of the first conductivity type in the wafer, the Overlying the base region (68) is a gate (58) which is insulatedly spaced from the wafer (52) is arranged, a source electrode (74) overlying the wafer is arranged and conductively connected to the source region (70), and an implanted Short-circuit region (72) of the second conductivity type in the wafer (52), wherein at least a major portion thereof is located below the plane of the wafer top surface (54) and adjoining both the source region (70) and the base region (68), the implanted short-circuit region (72) has a higher conductivity than the base region (68) and the short-circuit region (72) conductively connected to the source electrode (74) is. 2. Halbleitervorrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß eine leitfähige, eutektische Metall-Halbleiterverbindung die Source-Elektrode (74) leitend mit dem implantierten Kurzschlußbereich (72) verbindet.2. The semiconductor device according to claim 1, d a d u r c h g e k e n It is not indicated that a conductive, eutectic metal-semiconductor compound the source electrode (74) conductively connects to the implanted short-circuit region (72). 3. Halbleitervorrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die Source-Elektrode (74) an dem implantierten Kurzschlußbereich (72) und an Abschnitten des Sourcebereiches (70) an entsprechenden Stellen unter der Ebene der oberen Waferoberfläche (54) angrenzt.3. The semiconductor device according to claim 1, d a d u r c h g e k e n It is noted that the source electrode (74) is on the implanted short-circuit area (72) and on sections of the source region (70) at corresponding points below the plane of the upper wafer surface (54). 4. Halbleitervorrichtung nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , daß die Source-Elektrode (54) an dem Sourcebereich (70) an der Ebene der oberen Waferoberfläche (54) angrenzt.4. The semiconductor device according to claim 3, d a d u r c h g e k e n n e i c h n e t that the source electrode (54) on the source region (70) on the Adjacent level of the upper wafer surface (54). 5. Halbleitervorrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß wenigstens ein weiterer implantierter Bereich mit dem zweiten Leitfähigkeitstyp in dem Wafer vorgesehen ist, wobei der wenigstens eine weitere implantierte Bereich eine obere Oberfläche, die mit der oberen Waferoberfläche zusammenfällt, und eine untere Oberfläche aufweist, die an dem implantierten Kurzschlußbereich angrenzt und die Source-Elektrode an dem weiteren implantierten Bereich der oberen Waferoberfläche und ferner an dem Sourcebereich der oberen Waferoberfläche angrenzt.5. The semiconductor device according to claim 1, d a d u r c h g e k e n It does not indicate that at least one other implanted area coincides with the second Conductivity type is provided in the wafer, the at least one further implanted area an upper surface that coincides with the upper surface of the wafer, and has a bottom surface attached to the implanted shorting region adjoins and the source electrode on the further implanted area of the upper Wafer surface and further on the source area of the upper Wafer surface adjoins. 6. Halbleitervorrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß ein zweiter Kurzschlußbereich in dem Wafer vorgesehen ist, der seitlich an dem Basisbereich angrenzt und aavon wenigstens der Hauptabschnitt/sowohl an dem implantierten Kurzschlußbereich als auch an der Spannungsunterstützungsschicht angrenzt. 6. The semiconductor device according to claim 1, d a d u r c h g e k e n nz e i c h n e t that a second short-circuit area is provided in the wafer, which laterally adjoins the base region and at least the main section / both of which on the implanted short-circuit area as well as on the stress relief layer adjoins. 7. Halbleitervorrichtung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t , daß in dem Wafer ein Minoritätsträger-Injektionsbereich mit dem zweiten Leitfähigkeitstyp und unter der Spannungsunterstützungsschicht liegend vorgesehen ist und unter dem Minoritätsträgerinjektionsbereich eine Drain-Elektrode liegt.7. The semiconductor device according to claim 6, d a d u r c h g e k e n It is noted that there is a minority carrier injection area in the wafer of the second conductivity type and underlying the stress relief layer is provided and a drain electrode is provided under the minority carrier injection region lies. 8. Halbleitervorrichtung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß der Sourcebereich und die Spannungsunterstützungsschicht N-leitendes Halbleitermaterial und die Basis- und implantierten Kurzschlußbereiche P-leitendes Halbleitermaterial aufweisen.8. The semiconductor device according to claim 1, d a d u r c h g e k e n It should be noted that the source region and the voltage support layer N-conducting semiconductor material and the base and implanted short-circuit areas Have P-type semiconductor material. 9. Halbleitervorrichtung nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t , daß der Wafer als Halbleitermaterial Silizium aufweist.9. The semiconductor device according to claim 8, d a d u r c h g e k e n It is not evident that the wafer has silicon as the semiconductor material. 10. Verfahren zum Herstellen eines implantierten Kurzschlußbereiches in einer Oberflächen-Halbleitervorrichtung, d a d u r c h g e k e n n z e i c h n e t daß: ein Halbleiterwafer mit einer im wesentlichen planaren oberen Oberfläche hergestellt wird, der in einer suksessiv angrenzenden Anordnung einen Sourcebereich mit einem ersten Leitfähigkeitstyp, einen Basisbereich mit einem zweiten Leitfähigkeitstyp und einen Spannungsunterstützungsbereich des ersten Leitfähigkeitstyps aufweist, auf dem Wafer ein Gate ausgebildet wird, das mit Isolierabstand zu dem Wafer angeordnet ist, das Gate als ein integraler Teil einer Implantierungsmaske verwendet wird beim Implantieren eines Kurzschlußbereiches mit dem zweiten Leitfähigkeitstyp und mit einer höheren Leitfähigkeit als derjenigen des Basisbereiches, wobei die Implantierung in dem Wafer bei einer ausreichend hohen Energie ausgeführt wird, damit der implantierte Kurzschlußbereich wenigstens in seinem Hauptteil unterhalb der oberen Waferoberfläche und sowohl an dem Sourceals auch Basisbereich angrenzend ausgebildet wird, und eine Source-Elektrode mit den Source- und implantierten Kurzschlußbereichen leitend verbunden wird.10. Method of making an implanted short-circuit region in a surface semiconductor device, d a d u r c h e k e n n n z e i c h n e t that: a semiconductor wafer having a substantially planar top surface is produced, which has a source region in a successively adjoining arrangement having a first conductivity type, a base region having a second conductivity type and has a voltage support region of the first conductivity type, on a gate is formed on the wafer, which gate is arranged at an insulating distance from the wafer the gate is used as an integral part of an implantation mask Implanting a short-circuit area with the second conductivity type and with a higher conductivity than that of the base region, with the implantation is performed in the wafer at a sufficiently high energy that the implanted Short-circuit region at least in its main part below the upper wafer surface and is formed adjacent to both the source and base regions, and one Source electrode conductively connected to the source and implanted short-circuit areas will. 11. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß bei dem leitenden Verbinden einer Source-Elektrode mit dem Sourcebereich und den implantierten Kurzschlußbereichen eine eutektische Metall-Halbleiterverbindung gebildet wird, die die Source-Elektrode mit den Source- und implantierten Kurzschlußbereichen verbindet.11. The method according to claim 10, d a d u r c h g e k e n n z e i c h n e t that when a source electrode is conductively connected to the source region and the implanted short-circuit regions a eutectic metal-semiconductor compound is formed, which is the source electrode with the source and implanted short-circuit regions connects. 12. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß beim leitenden Verbinden einer Source-Elektrode mit den Source-und implantierten Kurzschlußbereichen durch den Sourcereich zum implantierten Kurzschlußbereich geätzt wird und eine Metallschicht auf den Source- und implantierten Kurzschlußbereichen abgeschieden wird.12. The method according to claim 10, d a d u r c h g e k e n n z e i c h n e t that when a source electrode is conductively connected to the source and implanted short-circuit areas through the source area to the implanted short-circuit area is etched and a metal layer on the source and implanted shorting areas is deposited. 13. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß beim leitenden Verbinden einer Source-Elektrode mit den Source-und den implantierten Kurzschlußbereichen das Gate als ein integraler Teil einer implantierten Maske verwendet wird, während in den Wafer wenigstens ein weiterer, stark leitfähiger implantierter Bereich des zweiten Leitfähigkeitstyps implantiert wird, wobei der weitere implantierte Bereich den implantierten Kurzschlußbereich leitend mit der oberen Waferoberfläche verbindet, und daß eine Metallschicht auf ausgewählten Abschnitten des Sourcebereiches und auf dem weiteren implantierten Bereich abgeschieden wird.13. The method according to claim 10, d a d u r c h g e k e n n z e i c h n e t that when a source electrode is conductively connected to the source and the implanted shorting regions the gate as an integral part of an implanted Mask is used while in the wafer at least one more, strong more conductive implanted region of the second conductivity type is implanted, wherein the further implanted area conducts the implanted short-circuit area with the upper wafer surface connects, and that a metal layer on selected sections of the source region and is deposited on the further implanted region.
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