DE3303904C1

DE3303904C1 - Circuit for transmitting a switching signal

Info

Publication number: DE3303904C1
Application number: DE19833303904
Authority: DE
Inventors: Hans Mogens Augustenborg Beierholm
Original assignee: Danfoss AS
Current assignee: Danfoss AS
Priority date: 1983-02-05
Filing date: 1983-02-05
Publication date: 1984-09-20

Abstract

A circuit for transmitting a switching signal (A) from activation/de-activation pulses to the base of a switching transistor (5), while maintaining a predefined minimum duration of at least the one of two consecutive switching pulses, contains a transmission switching mechanism (2) which is connected upstream of the base of the switching transistor and which has a switching signal input and a control input, and a timer with an integrator (16) between the output and the control input of the transmission switching mechanism (2). To prevent a change in the keying ratio due to operating voltage fluctuations, the timer (3) contains a bistable comparator (20), while the output signal (C) of the transmission switching mechanism (2) can be fed to one comparator input (+) via the integrator (16) and to the other comparator input (-) after a delay, and the comparator output is connected to the control input of the transmission switching mechanism (2). <IMAGE>

Description

Fine Schaltung dieser Gattung ist aus der DE-OS 28 O9 439 bekannt. Bei dieser bekannten Schaltung sorgt das aus der Reihenschaltung eines Kondensators und eines Widerstands bestehende Integrationsglied des Zeitgebers für die Aufrechterhaltung einer Mindesteinschatlldaucr oder einer Mindestausschaltdauer des Fine circuit of this type is known from DE-OS 28 09 439. In this known circuit, the series connection of a capacitor takes care of this and a resistor integrator of the timer for maintenance a minimum switch-on time or a minimum switch-off time of the

Schalttransistors. wenn das dem Übcríragungsschaltwerk zugeführte Schaltsignal einen zu kurzen Einschaltimpuls oder einen zu kurzen Ausschaltimpuls aufweist.Switching transistor. if that is supplied to the transmission switchgear Switching signal a switch-on pulse that is too short or a switch-off pulse that is too short having.

Hierbei werden das dem Schaltsignaleingang des Übertragungsschaltwerks zugeführte Schaltsignal und das dem Steuereingang zugeführte Ausgangssignal des Zeitgebers an der Basis eines eingangsseitigen Transistors des Übertragungsschaltwerks überlagert, dessen Ausgangssignal den Basen zweier mit dem Integrationsglied in Reihe liegender Transistoren zugeführt wird.In this case, these are the switching signal input of the transmission switching mechanism supplied switching signal and the output signal of the supplied to the control input Timer at the base of an input-side transistor of the transmission switching mechanism superimposed, whose output signal corresponds to the bases of two with the integration element in Series of lying transistors is supplied.

Zwischen Basis und Emitter des eingangsseitigen Transistors des Übertragungsschaltwerks liegt ein Widerstand, der einerseits mit dem Ausgang des Integrationsgliedes und andererseits über weitere Widerstände mit dem Ausgang des Übertragungsschaltwerks verbunden ist. Der Kondensator des Integrationsgliedes kann sich daher im leitenden Zustand der Ausgangstransistorcn des Übertragungsschaltwerks über den Basiswiderstand und die Basis-Emitter-Strecke des Eingangstransistors aufladen und bei gesperrten Ausgangstransistoren in umgekehrter Richtung über den Basiswiderstand entladen. Wenn der eingangsseitige Einschaltimpuls während der Dauer der Aufladung des Kondensators des Integrationsgliedes verschwindet, bleibt der Eingangstransistor weiterhin bis zur Aufladung des Kondensators leitend und damit das Ausgangssignal des Übertragungsschaltwerks vorhanden. Wenn umgekehrt ein eingangsseitiger Ausschaltimpuls und damit auch das Ausgangssignal verschwindet, bevor der Kondensator des Integrationsgliedes sich entladen hat. tritt auch das Ausgangssignal des Übertragungsschaltwerks nicht eher wieder auf, als bis sich der Kondensator entladen hat.Between the base and emitter of the transistor on the input side of the transmission switching mechanism there is a resistance which, on the one hand, is connected to the output of the integration element and on the other hand via further resistors to the output of the transmission switching mechanism connected is. The capacitor of the integration link can therefore become conductive State of the output transistors of the transmission switching mechanism via the base resistance and charge the base-emitter path of the input transistor and when blocked Discharge output transistors in the opposite direction via the base resistance. If the input-side switch-on pulse while the capacitor is charging of the integration link disappears, the input transistor remains until conductive to charge the capacitor and thus the output signal of the transmission switching mechanism available. Conversely, if there is a switch-off pulse on the input side and thus also that The output signal disappears before the capacitor of the integrator itself has discharged. the output signal of the transmission switching mechanism does not occur sooner either again until the capacitor has discharged.

Der Betrag, auf den sich der Kondensator aufzuladen bestrebt ist, hängt jedoch von der Betriebsspannung des Übertragungsschaltwerks ab. so daß Schwankungen dieser Betriebsspannung auch die Ladegeschwindigkeit des Kondensators beeinflussen. Dies bedeutet, daß auch die Mindesteinschaltzeit und Mindestausschaltzeit von Schwankungen der Betriebsspannung abhängig sind. The amount to which the capacitor seeks to charge however, depends on the operating voltage of the transmission switchgear. so that fluctuations this operating voltage also influence the charging speed of the capacitor. This means that the minimum switch-on time and minimum switch-off time of fluctuations are dependent on the operating voltage.

Beispielsweise bei einem Wechselrichter, der mehrere dieser Schalttransistoren als Leistungstransistoren. wenigstens eine Drosselspule mit zugehöriger Freilaufdiode und eine RCD-Schutzschaltung aufweist, besteht bei Unterschreitung der Mindesteinschaltzeit oder Mindestausschaltzeit eines oder mehrerer Schalttransistoren die Gefahr, daß im Wechselrichter eine Überlastung auftritt, wenn dem Kondensator der RCD-Schutzschaltung nicht genügend Zeit für eine hinreichende Entladung über den jeweils eingeschalteten zugehörigen Transistor oder der Drosselspule nicht genügend Zeit für eine hinreichende Entladung über ihre Freilaufdiode bis zum Einschalten eines in Reihe liegenden Transistors verbleibt.For example, with an inverter that has several of these switching transistors as power transistors. at least one choke coil with an associated freewheeling diode and an RCD protection circuit exists if the minimum switch-on time is not reached or minimum switch-off time of one or more switching transistors the risk that An overload occurs in the inverter when the capacitor of the RCD protection circuit not enough time for a sufficient discharge via the switched on associated transistor or choke coil does not have enough time for a sufficient Discharge through its freewheeling diode until a transistor in series is switched on remains.

Auch bei der aus der US-PS 41 35 160 bekannten Schaltung zum Übertragen eines Schaltsignals aus Ein-und Ausschaltimpulsen unter Einhaltung einer vorbestimmten Mindestdauer wenigstens des einen zweier aufeinanderfolgender Schaltimpulse, wobei die Schaltung wenigstens einen zweier aufeinanderfolgender Schaltimpulse, die wenigstens die Mindestdauer aufweisen, mit unveränderter Impulsdauer überträgt, wird das Schaltsignal mit einer Bezugsspannung verglichen, die von der Betriebsspannung abhängig ist, wenn keinc besonderen Maßnahmen zur Stabilisierung der Bezugs. Even with the circuit for transmitting known from US-PS 41 35 160 a switching signal from switch-on and switch-off pulses in compliance with a predetermined one Minimum duration of at least one of two consecutive switching pulses, with the circuit at least one of two successive switching pulses, the at least have the minimum duration, transmits with an unchanged pulse duration, the switching signal compared with a reference voltage that is dependent on the operating voltage, if no special measures to stabilize the reference.

spannung vorgesehen sind.voltage are provided.

Die US-PS 42 39 992 zeigt eine Schaltung zur Einstellung eines vorbestimmten Tastverhältnisses von Ausgangsimpulsen, bei der nadelförmige Eingangsimpulse dem einen Eingang eines ODER-Gliedes zugeführt werden, dessen Ausgang über die Reihenschaltung eines ersten Schaltcrs und eines RC-Differenziergliedes, zu dessen Kondensator die Reihenschaltung eines zweiten Schalters und eines Widerstands parallel liegt. mit dem einen Eingang eines bistabilen Vergleichers verbunden ist, dessen anderer Eingang an einer Bezugsspannung liegt und dessen Ausgang mit dem anderen Eingang des ODER Gliedes verbunden ist. Die Ausgangsimpulse mit dem gewünschten Tastverhältnis werden am Ausgang des ODER-Gliedes abgenommen und steuern gleichzeitig die beiden Schalter so, daß während der Dauer eines Ausgangsimpulses der erste Schalter durchgeschaltet und der zweite geöffnet wird. Wenn Eingangsimpulse mit einer längeren als der eingestellten Impulsdauer auftreten, tritt am Ausgang des ODER-Gliedes ein mindestens um die Entladezeit des Kondensators längerer Impuls als eingangsseitig oder sogar ein Dauerstrichsignal auf, da sich der Kondensator erst nach dem Verschwinden des den zweiten Schalter geöffnet haltenden Ausgangsimpulses entladen kann und wegen der längeren Einschaltdauer des ersten Schalters als bei eingangsseitigen Nadelimpulsen weiter aufgeladen hat. Diese Schaltung überträgt daher kein Schaltsignal unverändert, dessen Impulsdauer wenigstens der eingestellten Impulsdauer entspricht. wie es bei der Übertragung eines Schaltsignals erwünscht ist, das die Ein- und Ausschaltdauer eines Schalttransistors bestimmt. The US-PS 42 39 992 shows a circuit for setting a predetermined Duty cycle of output pulses with needle-shaped input pulses to the an input of an OR gate are fed, the output of which via the series connection a first Schaltcrs and an RC differentiator, to whose capacitor the Series connection of a second switch and a resistor is parallel. with one input of a bistable comparator is connected to the other input at a reference voltage and its output with the other input of the OR Limb is connected. The output pulses will be with the desired duty cycle removed at the output of the OR gate and control the two switches at the same time so that the first switch is switched on for the duration of an output pulse and the second is opened. If input pulses are longer than the set one Pulse duration occurs, occurs at the output of the OR gate at least by the discharge time of the capacitor longer pulse than the input side or even a continuous wave signal on, since the capacitor is only after the disappearance of the second switch output pulse holding open can discharge and because of the longer duty cycle of the first switch has charged further than with needle pulses on the input side. This circuit therefore does not transmit a switching signal unchanged, its pulse duration at least corresponds to the set pulse duration. as it was with the transfer a switching signal is desired that the on and off duration of a switching transistor certainly.

Letzteres gilt auch für die aus der DE-OS 1960 791 bekanntc Schaltung, bei der die Dauer von Eingangsimpulsen auf einen vorbestimmten Wert verlängert oder verkürzt wird. wenn sie von diesem abweicht. The latter also applies to the circuit known from DE-OS 1960 791, in which the duration of input pulses is extended to a predetermined value or is shortened. if she deviates from this.

Der Erfindung liegt die Aufgabe zugrunde. eine Schaltung der gattungsgeinäßen Art anzugeben, bei der die vorbestimmte Mindestdauer der Schaltimpulse mit höherer Genauigkeit eingehalten wird. The invention is based on the object. a circuit of the generic classes Specify the type in which the predetermined minimum duration of the switching impulses is higher Accuracy is maintained.

Erfindungsgemäß ist diese Aufgabe dadurch gelöst, daß der Zeitgeber einen bistabilen Vergleicher aufweist, daß das Ausgangssignal des Übertragungsschaltwerks dem einen Vergleichereingang über das Integrationsglied und dem anderen Vergleichereingang unverzögert zuführbar ist und der Vergleicherausgang mit dem Steuereingang des Übertragungsschaltwerks verbunden ist. According to the invention this object is achieved in that the timer has a bistable comparator that the output signal of the transmission switching mechanism one comparator input via the integration element and the other comparator input can be supplied without delay and the comparator output with the control input of the transmission switching mechanism connected is.

Bei dieser Ausbildung sind die den beiden Vergleichereingängen zugeführten Signale in gleichem Maße von der Betriebsspannung abhängig. Das Vergleichsergebnis und damit die durch den Zeitgeber bestimmte Mindestzeit (Einschalt- oder Ausschaltzeit) ist daher von Betriebsspannungsschwankungen weitgehend unabhängig. Ferncr hat das Ausgangssignal des bistabilen Vergleichers steile Flanken, durch die schleichende Übergänge und damit Zeitungenauigkeiten aufgrund spannungs- und/oder temperaturabhängiger Schwellenwerte auf der Eingangsseite des Übertragungsschaltwerks vermieden werden. In this design, the two comparator inputs are supplied Signals equally dependent on the operating voltage. The comparison result and thus the minimum time determined by the timer (switch-on or switch-off time) is therefore largely independent of fluctuations in operating voltage. Ferncr has that Output signal of the bistable comparator steep edges, due to the creeping Transitions and thus newspaper inaccuracies due to voltage and / or temperature-dependent Threshold values on the input side of the transmission switching mechanism are avoided.

Sodann kann dafür gesorgt sein. daß das Integrationsglied ein RC-Glied aufweist, dessen Widerstand durch eine entgegen der Übertragungsrichtung sperrende Diode überbrückt ist, daß der eine Eingang des Vergleichers an einer hohen Vorspannung liegt und daß das Ausgangssignal des Übertragungsschaltwerks dem anderen Eingang. der an einer niedrigen Vorspannung liegt, über ein zweites Integrationsglied mit einem RC-Glied und einer in Übertragungsrichtung durchlässigen. Then it can be taken care of. that the integration element is an RC element has, its resistance by a blocking against the transmission direction Diode is bridged that the one input of the comparator at a high bias voltage and that the output signal of the transmission switching mechanism is the other input. which is at a low bias voltage, via a second integration element with one RC element and one permeable in the transmission direction.

den Widerstand dieses RC-Gliedes überbrückenden Diode zuführbar ist. wobei beide Vorspannungen aus der gleichen Spannungsquelle abgeleitet sind. Auf diese Weise wird sowohl eine Mindesteinschaltzeit als auch eine Mindesteinschaltzeit weitgehend unabhängig von Spannungsschwankungen eingehalten.the resistance of this RC element bridging diode can be fed. both bias voltages being derived from the same voltage source. on this way there is both a minimum on time as well one Minimum switch-on time largely observed regardless of voltage fluctuations.

Ferner kann zwischen dem Ausgang des ersten Integrationsgliedes und einer hohen Spannung ein Spannungsteiler, dessen Abgriff mit dem einen Vergleichereingang verbunden ist, und zwischen dem Ausgang des zweiten Integrationsgliedes und einer niedrigen Spannung ein zweiter Spannungsteiler liegen. dessen Abgriff mit dem anderen Vergleichereingang verbunden ist. wobei beide Spannungen aus der gleichen Spannungsquelle abgeleitet sind. Hierbei ist sichergestellt, daß bei der langsamen Aufladung des einen Kondensators dessen Ladespannung mit einer hohen Vergleichsspannung und bei der langsamen Entladung des anderen Kondensators dessen Ladespannung mit eincr niedrigen Vergleichsspannung verglichen wird. Furthermore, between the output of the first integration element and a high voltage a voltage divider, whose tapping with one comparator input is connected, and between the output of the second integration member and one low voltage a second voltage divider. its tapping with the other Comparator input is connected. both voltages from the same voltage source are derived. This ensures that when the a capacitor whose charging voltage has a high comparison voltage and at the slow discharge of the other capacitor has its charging voltage with a low one Comparison voltage is compared.

Sodann kann dafür gesorgt sein, daß die Spannungsteiler aus der gleichen Spannungsquelle wie das Übertragungsschaltwerk gespeist sind. Dadurch wird erreicht. daß bei Spannungsschwankungen sowohl das Schaltsignal als auch die Vergleichsspannungen in derselben Richtung verschoben und Laufzeitschwankungen vermieden werden. Then it can be ensured that the voltage divider consists of the same Voltage source such as the transmission switchgear are fed. This is achieved. that in the event of voltage fluctuations, both the switching signal and the comparison voltages shifted in the same direction and avoidance of fluctuations in runtime.

Vorzugsweise ist das Übertragungsschaltwerk bei dem einen der beiden Werte des Vergleicherausgangssignals für ein Schaltsignal durchlässig, während es bei dem anderen Wert sein vorhandenes Ausgangssignal solange aufrechterhält, bis der eine Wert wieder auftritt. The transmission switching mechanism is preferably one of the two Values of the comparator output signal for a switching signal permeable while it at the other value maintains its existing output signal until the one value occurs again.

Auf diese Weise ist sichergestellt, daß ein Schaltsignal am Ausgang des Übertragungsschaltwerks erst nach Ablauf der Laufzeit des Zeitgebers seinen Wert wechseln und der Kondensator eines den Schalttransistor schützenden RCD-Gliedes oder eine mit diesem in Reihe liegende Drosselspule ausreichend Zeit für eine Entladung haben.This ensures that there is a switching signal at the output of the transmission switching mechanism only after the timer has expired Change value and the capacitor of an RCD element protecting the switching transistor or a choke coil in series with it, enough time for a discharge to have.

Schaltungsmäßig läßt sich dies dadurch erreichen, daß das Übertragungsschaltwerk das zu übertragende Schaltsignal D mit dem Ausgangssignal C des Zeitgcbers nach der Schaltfunktion H (((C&D)&H>&((C&D)&C)> zu dem Ausgangssignal H verknüpft. wobei mit »&<( eine UND-Verknüpfung bezeichnet ist. In terms of circuitry, this can be achieved in that the transmission switching mechanism the switching signal D to be transmitted with the output signal C of the timer the switching function H (((C&D) & H> & ((C&D) & C)> for the output signal H linked. where »& <(denotes an AND operation.

Hierbei ist es günstig, wenn alle Klammerausdrücke der Schaltfunktion H durch NAND-Glieder und die Verknüpfungen Z durch dasselbe NAND-Glicd verwirklicht sind. Hierfür kommt man mit lauter gleichen Verknüpfungsgliedern aus. It is advantageous here if all the expressions in brackets of the switching function H realized by NAND elements and the links Z by the same NAND element are. For this you can get by with just the same linkage elements.

Die Ausbildung des Übertragungsschaltwerks kann auch so getroffen sein, daß das Ausgangssignal des Zeitgebers je einem Eingang zweier eingangsseitiger NAND-Glieder des Übertragungsschaltwerks zuführbar ist, deren Ausgänge mit den beiden Eingängen eines ausgangsseitigen Flipflop des Übertragungsschaltwerks verbunden sind, daß dem anderen Eingang des einen eingangsseitigen NAND-Gliedes das zu übertragende Schaltsignal zuführbar ist und daß der Ausgang dieses einen NAND-Gliedes mit dem anderen Eingang des anderen NAND-Gliedes verbunden ist. The training of the transmission switching mechanism can also be made in this way be that the output signal of the timer is one input of two input-side NAND elements of the transmission switching mechanism can be fed, the outputs of which with the two Connected inputs of an output-side flip-flop of the transmission switching mechanism are that the other input of one input-side NAND gate is to be transmitted Switching signal can be supplied and that the output of this one NAND gate with the other input of the other NAND gate is connected.

Auch hierbei kann das Flipflop aus NAND-Gliedern bestehen. Here, too, the flip-flop can consist of NAND gates.

Sodann kann dem Übertragungsschaltwerk ein Tor vorgeschaltet sein, dem einerseits das zu übertragende Schaltsignal und andererseits ein durch einen tiberstrom im Schalttransistor erzeugtes Sperrsignal iuführbar ist. Bei dieser Ausbildung wird das Tor gesperrt. A gate can then be connected upstream of the transmission switchgear, on the one hand the switching signal to be transmitted and on the other hand a through a Overcurrent generated in the switching transistor blocking signal can be supplied. In this training the gate is locked.

wenn ein Überstrom, beispielsweise aufgrund einer Un- ter- oder Überschreitung des Tastverhältnisses durch äußere Störimpulse. auftritt. Dadurch wird die Zufuhr weiterer Schaltimpulse zum Schalttransistor unterbrochen und nach Verschwinden des Überstroms fortgesetzt.if an overcurrent, for example due to an un- exceeding or exceeding of the duty cycle due to external interference pulses. occurs. This will make the feed further switching pulses to the switching transistor interrupted and after the disappearance of the Overcurrent continued.

Außerdem kann auf der Eingangsseite des Übertragungsschaltwerks ein Integrationsglied mit nachgeschaltetcr Schwellenwertstufe mit Hysterese vorgesehen sein, wobei die Zeitkonstante des Integrationsgliedes so gewählt ist, daß das Eingangssignal der Schwellenwertstufe die Spanne zwischen den Schwellenwerten der Schwellenwertstufe gegebenenfalls in einer Zeit durchläuft, die größer als die Summe der Verzögerungszeiten von Übertragungsschaltwerk und Zeitgeber ist. In addition, on the input side of the transmission switchgear a Integration element with downstream threshold value stage with hysteresis provided be, the time constant of the integration element is chosen so that the input signal of the threshold level is the margin between the thresholds of the threshold level possibly runs through in a time that is greater than the sum of the delay times of the transmission switchgear and timer.

Dadurch wird verhindert, daß Schaltimpulse mit kürzerer Dauer als der Verzögerungszeit von Übertragungsschaltwerk und Zeitgeber dem Schalttransistor zugeführt werden. so daß keine Störungen wegen unzureichender oder fehlender Durchsteuerung des Schalttransistors auftreten können.This prevents switching pulses with a shorter duration than the delay time of the transmission switching mechanism and the timer of the switching transistor are fed. so that no disturbances due to insufficient or missing control of the switching transistor can occur.

Die Erfindung und ihre Weiterbildungen werden nachstchend anhand der Zeichnung bevorzugter Ausführungsbeispiele näher beschrieben. Es zeigt Fig. 1 ein Schaltbild eines ersten Ausführungsbeispiels, F i g. 2 die Abhängigkeit des Ausgangssignals eines in der Schaltung nach F i g. 1 enthaltenen Zeitgebers und der Eingangssignale eines im Zeitgeber enthaltenen bistabilen Vergleichers vom Eingangssignal des Zeitgebors, F i g. 3 den Verlauf von Signalen in der Schaltung nach F i g. I in Abhängigkeit von einem zu übertragenden Schaltsignal, und die F i g. 4 bis 8 Abwandlungen des Übertragungsschaltwerks nach Fig. 1. The invention and its developments are based on the following the drawing of preferred embodiments described in more detail. It shows Fig. 1 shows a circuit diagram of a first exemplary embodiment, FIG. 2 the dependence of the Output signal of a in the circuit according to FIG. 1 included timer and the input signals of a bistable comparator contained in the timer from the input signal of the Zeitgebors, F i g. 3 shows the course of signals in the circuit according to FIG. I. as a function of a switching signal to be transmitted, and the F i g. 4 to 8 Modifications of the transmission switching mechanism according to FIG. 1.

Nach Fig. I ist der Ausgang eines Übertragungsschaltwerks 2 mit dem Eingang eines Zeitgebers 3 und einer Basis-Treiberstufe 4 eines Schalttransistors 5 verbunden. Der Ausgang des Zeitgebers 3 ist mit einem Steuereingang des Übertragungsschaltwerks 2 verbunden. Der durch den Schalttransistor 5 fließende Strom 1 fließt durch einen Menwiderstand 6. Dessen Spannungsabfall wird einer Schwellenwertstufe 7 zugeführt. die bei einem zulässigen Strom 1 ein Auftastsignal 8 - I und bei einem Übertrom ein Sperrsignal B - 0 an ein Tor 8, hier ein NAND-Glied. abgibt. das 8 - 1 ein zu übertragendes Schaltsignal A invertiert einem Integrationsglied 9 in Form eines RC-Gliedes zugeführt. Das Ausgangssignal des Integrationsgliedes 9 wird einer invertierenden Schwellenwertstufe 10 mit Hysterese, d. h. According to Fig. I, the output of a transmission switching device 2 is with the Input of a timer 3 and a base driver stage 4 of a switching transistor 5 connected. The output of the timer 3 is connected to a control input of the transmission switching mechanism 2 connected. The current 1 flowing through the switching transistor 5 flows through a Menu resistance 6. Its voltage drop is fed to a threshold level 7. with a permissible current of 1 a keying signal 8 - I and with an overcurrent a blocking signal B - 0 to a gate 8, here a NAND gate. gives away. the 8 - 1 one to transmitting switching signal A inverted an integration element 9 in the form of a RC element fed. The output signal of the integrator 9 becomes an inverting one Threshold level 10 with hysteresis, i.e. H.

zwei Schwellenwerten, zugeführt. Die Zeitkonstante des Integrationsgliedes 9 ist so bemessen, daß sein Ausgangssignal die Spanne zwischen den Schwellenwerten der Schwellenwertstufe 10 gegebenenfalls in einer Zeit durchläuft. die länger als die Summe der Verzögerungszeiten von Übertragungsschaltwerk 2 und Zeitgeber 3 ist. Nur Schaltsignale A, deren Impulsdauer hinreichend lang ist, werden daher, etwas verzögert, und als Schaltsignal D durchgelassen. Das Schaltsignal D wird einem Schaltsignaleingang des Übertragungsschaltwerks 2 zugeführt.two thresholds. The time constant of the integration link 9 is dimensioned so that its output signal is the span between the threshold values the threshold level 10 passes through if necessary in a time. which are longer than is the sum of the delay times of transmission switching mechanism 2 and timer 3. Only switching signals A, the pulse duration of which is sufficiently long, therefore become something delayed, and let through as switching signal D. The switching signal D becomes a switching signal input of the transmission switching mechanism 2 supplied.

Das Übertragungsschaltwerk 2 enthält eingangsseitig zwei NAND-Glieder 11 und 12 und ausgangsseitig ebenfalls zwei NAND-Glieder 14 und 15. wobei die NAND-Glieder 14 und 15 zu einem Flipflop verbunden sind. The transmission switching mechanism 2 contains two NAND gates on the input side 11 and 12 and also two NAND gates 14 and 15 on the output side, the NAND gates 14 and 15 are connected to form a flip-flop.

Der eine Eingang des NAND-Gliedes 11 bildet den Schaltsignaleingang des Übertragungsschaltwerks 2. One input of the NAND element 11 forms the switching signal input of the transmission switching mechanism 2.

und der Ausgang des NAND-Gliedes 11 ist mit dem einen Eingang des NAND-Gliedes 12 und des NAND-Gliedes 14 verbunden. Die beiden anderen Eingänge der NAND-Glieder 11, 12 bilden den Steuereingang des Übertragungsschaltwerks 2. Der Ausgang des NAND-Gliedes 15 (bzw. des Flipflop 14, 15) ist mit dem anderen Eingang des NAND-Gliedes 14 verbunden und bildet zugleich den Ausgang des Übertragungsschaltwerks 2.and the output of the NAND gate 11 is connected to one input of the NAND gate 12 and the NAND gate 14 connected. The other two entrances to the NAND elements 11, 12 form the control input of the transmission switching mechanism 2. The The output of the NAND gate 15 (or of the flip-flop 14, 15) is connected to the other input of the NAND gate 14 and at the same time forms the output of the transmission switching mechanism 2.

Der Ausgang des NAND-Gliedes 12 ist mit dem einen Eingang des NAND-Gliedes 15 und der Ausgang des NAND-Gliedes 14 mit dem anderen Eingang des NAND-Gliedes 15 verbunden.The output of the NAND gate 12 is connected to one input of the NAND gate 15 and the output of the NAND gate 14 to the other input of the NAND gate 15 connected.

Dieses Übertragungsschaltwerk verwirklicht die Schaltfunktion H - (((CA D) & H) h ((Cl!E D) & C)) (1) wobei »&<s eine UND-Verknüpfung bedeutet und sich durch einfache Umformung dieser Schaltfunktion eine Vielzahl von Verwirklichungsmöglichkeiten ergibt. beispielsweise die in den F i g. 4 bis 8 dargestellten. This transmission switching mechanism realizes the switching function H - (((CA D) & H) h ((Cl! E D) & C)) (1) where »& <s is an AND operation means and by simply transforming this switching function, a multitude of Realization possibilities results. for example the one shown in FIGS. 4 to 8 shown.

So kann Gleichung(l) umgeschrieben werden zu H w M& HvM& C (2) H s=&(HvC) (3) H& Hv D& C (Cv D)& Hv D& C (4) wobei »v« eine ODER-Verknüpfung bedeutet (v - vel - lateinisch »oder«). Dabei stellen F i g. 4 eine Verwirklichung der Gleichung (3), die F i g. 5 und 6 Verwirklichungen der Gleichung (2) und die F i g. 7 und 8 Verwirklichungen der Gleichung (4) dar. So equation (l) can be rewritten as H w M & HvM & C (2) H s = & (HvC) (3) H & Hv D & C (Cv D) & Hv D & C (4) where »v« an OR link means (v - vel - Latin "or"). Here, F i G. FIG. 4 illustrates an implementation of equation (3) shown in FIG. 5 and 6 realizations of equation (2) and F i g. 7 and 8 represent realizations of equation (4).

Zur Darstellung der verschiedenen Verknüpfungsglieder werden die üblichen Symbole vcrwendet. Für ein UND-Glied ein Halbkreis oder langgestreckter Halbkreis (je nach Anzahl der Eingänge). für ein ODER-Glied ein Halbkreis mit hereingezogenen Eingangslcitungen und für ein NICHT-Glied ein kleiner Kreis. To represent the various links, the common symbols are used. For an AND element, a semicircle or an elongated one Semicircle (depending on the number of inputs). for an OR element a semicircle with drawn in Input lines and a small circle for a NOT element.

UND-Glieder mit ausgangsseitigem NICHT-Glied können auch als ein Element, nämlich ein NAND-Glied, oder solche. die vor einigen der Eingänge ein NICHT.AND elements with a NOT element on the output side can also be used as an element, namely a NAND element, or such. in front of some of the entrances a NOT.

Glied aufweisen. als ein Element, nämlich als INHIBIT-Glied, hergestellt sein. Die Ausführung nach F i g. I hat jedoch den Vorteil, daß sie aus einheitlichen Bauelementen besteht Das Ausgangssignal H des Ü bertragungsschaltwerks 2 wird einerseits über ein RC-lntegrationsglied 16 und einen nachgeschalteten Spannungsteiler 17 dem nicht umkehrenden Eingang (+) und andererseits über ein RC-lntegrationsglied 18 und einen nachgeschalteten Spannungsteiler 19 dem umkehrenden Eingang () eines bistabilen Vergleichers 20 zugeführt, der das Ausgangssignal C erzeugt. Jedes RC-lntegrationsglied 16 und 18 verbindet den Eingang des Zeitgebers 3 über einen Widerstand 21 bzw. 22 und einen nachgeschalteten Kondensator 23 bzw. 24 mit Masse. Dabei ist dem Widerstand 21 eine entgegen der Übertragungsrichtung des Impulsgebers 16 und dem Widerstand 22 eine in Übertragungsrichtung des RC- lntegrationsgliedes 18 durchlässige Diode 25 bzw. 26 parallelgeschaltet. Der Spannungsteiler 17 verbindet den Ausgang des RC-lntegrationsgliedes 16 über zwei in Reihe geschaltete Widerstände 27, 28 mit dem positiven Pol einer Vorspannungsquelle U9 und der Spannungsteiler 19 den Ausgang des RC-Integrationsgliedes 18 über zwei in Reihe geschaltete Widerstände 29, 30 mit Masse bzw. dem negativen Pol der Vorspannungsquelle. Die Widerstände 21 und 22 sind gleich, auch die Kondensatoren 23 und 24. die Widerstände 27 und 29 sowie die Widerstände 28 und 30.Have limb. as one element, namely as an INHIBIT link be. The embodiment according to FIG. I, however, has the advantage that it consists of uniform The output signal H of the transmission switching mechanism 2 is on the one hand Via an RC integration element 16 and a downstream voltage divider 17 dem non-inverting input (+) and on the other hand via an RC integrator 18 and a downstream voltage divider 19 to the inverting input () of a bistable Comparator 20 supplied, which generates the output signal C. Any RC integrator 16 and 18 connect the input of the timer 3 through a resistor 21 and 22, respectively and a downstream capacitor 23 or 24 to ground. There is resistance 21 against the direction of transmission of the pulse generator 16 and the resistor 22 a diode which is permeable in the transmission direction of the RC integration element 18 25 or 26 connected in parallel. The voltage divider 17 connects the output of the RC integration element 16 via two resistors 27, 28 connected in series the positive pole of a bias voltage source U9 and the voltage divider 19 the output of the RC integration element 18 via two series-connected resistors 29, 30 with ground or the negative pole of the bias voltage source. The resistors 21 and 22 are the same, also the capacitors 23 and 24. the resistors 27 and 29 as well the resistors 28 and 30.

Nach F i g. 2 ergibt sich folgende Wirkungsweise des Zeitgebers 3 Bei offenem Ausgang des Vergleichers 20, d. h. unterbrochener Vcrbindung zwischen dem Zeitgeberausgang und dem Übertragungsschaltwerk 2, und einem 0-1-Ubergang des Signals H auf einen positiven Wert. According to FIG. 2 results in the following mode of operation of the timer 3 With the output of the comparator 20 open, i. H. broken connection between the timer output and the transmission switching unit 2, and a 0-1 transition of the Signal H to a positive value.

der dem Wert + U8 entspricht. da das Ausgangssignal des Übertragungsschaltwerks 2 - erforderlichenfalls aufgrund eines zwischengeschalteten Adapters (Impulsformers oder Verstärkers) - zwischen 0 und + U8 umgeschaltet wird, wird die Diode 25 gesperrt und die Diode 26 leitend. Der Kondensator 23 lädt sich daher nach einer e-Funktion auf. während der Kondensator 24 sofort auf den Wert + Un aufgeladen wird. Die Spannung S am umkehrenden Eingang (-) des Vergleichers 20 nimmt daher den durch den Spannungsteiler 19 bestimmten niedrigeren Wert als + Un an. Sobald die nach der e-Funktion ansteigende Spannung R am nichtumkehrenden Eingang (+) des Vergleichers 20 nach einer Zeit T1 die Spannung S überschreitet, nimmt das bis dahin auf 0 liegende Ausgangssignal Csprungartig den Wert 1 an. Bei dem folgenden l-0-Übergang des Signals H wird dagegen die Diode 25 leitend und die Diode 26 gesperrt. Der Kondensator 23 kann sich daher sofort über die Diode 25 entladen, während sich der Kondensator 24 nur allmählich nach einer e-Funktion über den Widerstand 22 entlädt. Die Spannung R fällt daher bei dem l-0-Übergang des Signals H sofort bis auf einen Wert ab, der durch den Spannungsteiler 17 bestimmt und niedriger als die Spannung S ist. Dadurch wird das Ausgangssignal C des Vergleichers 20 auf Null umgeschaltet. Nach einer Zeit T2 seit dem t-0-Übergang des Signals H ist die Spannung 5 aufgrund der allmählichen Entladung des Kondensators 24 so weit abgefallen. daß sie die Spannung R unterschreitet. In diesem Augenblick wird das Ausgangssignal C des Vergleichers 20 wieder auf I umgeschaltet. Bei dem nächsten 0-1-Übergang des Signals H wiederholt sich der geschilderte Vorgang. Bei jeder Flanke des Signals H erzeugt der Zeitgeber mithin einen 0impuls mit der Dauer T1 bzw.which corresponds to the value + U8. because the output signal of the transmission switching mechanism 2 - if necessary due to an intermediate adapter (pulse shaper or amplifier) - is switched between 0 and + U8, the diode 25 is blocked and the diode 26 conductive. The capacitor 23 therefore charges according to an exponential function on. while the capacitor 24 is immediately charged to the value + Un. The voltage S at the reversing input (-) of the comparator 20 therefore takes the value given by the voltage divider 19 determined lower value than + Un. As soon as the increasing after the exponential function Voltage R at the non-inverting input (+) of the comparator 20 after a time T1 exceeds the voltage S, the output signal, which has been at 0 up to that point, decreases Jump to the value 1. In the following I-0 transition of the signal H, on the other hand the diode 25 conductive and the diode 26 blocked. The capacitor 23 can therefore immediately discharged through the diode 25, while the capacitor 24 is only gradually discharges via resistor 22 according to an exponential function. The voltage R therefore falls at the I-0 transition of the signal H immediately down to a value that is determined by the voltage divider 17 and is lower than the voltage S. This will make the output signal C of the comparator 20 switched to zero. After a time T2 since the t-0 transition of the signal H is the voltage 5 due to the gradual discharge of the capacitor 24 fallen so far. that it falls below the voltage R. At this moment the output signal C of the comparator 20 is switched back to I. In which The process described is repeated for the next 0-1 transition of signal H. at every edge of the signal H the timer generates a 0 pulse with the duration T1 or

T2. wobei hier T I gleich T2 ist, da die Zeitkonstanten beider Integrationsglieder 16 und 18 und die Teilerverhältnisse beider Spannungsteiler 17 und 19 gleich gewählt sind. Gewünschtenfalls können Tl und T2 aber auch unterschiedlich gewählt sein.T2. where T I is equal to T2, since the time constants of both integration elements 16 and 18 and the divider ratios of the two voltage dividers 17 and 19 are chosen to be the same are. If desired, however, T1 and T2 can also be chosen differently.

Nach F i g. 3 ergibt sich damit folgende Wirkungsweise der erfindungsgemäßen Schaltung bei geschlossener Verbindung zwischen Übertragungsschaltwerk 2 und Zeitgeber 3, wobei in Fig. 3 der zeitliche Verlauf der Signale A bis H in den mit den gleichen Buchstaben versehenen Leitungen der Fig. 1 dargestellt und zur Vereinfachung der Darstellung das Integrationsglied 9 als nicht vorhanden angesehen wird: Wenn kein Überstrom /durch den Schalttransistor 5 fließt, stellt das Ausgangssignal Bder Schwellenwertstufe 7 eine I dar. Das Tor 8 ist aufgetastet und läßt das zu übertragende Schaltsignal A (invertiert) durch. Am Ausgang der Schwellenwertstufe 10 erscheint es, erneut invertiert. als zu übertragendes Schaltsignal D, das dem Schaltsignal A - bis auf die durch das Integrationsglied 9 bewirkte und hier unberücksichtigt gelassene Verzögerung - entspricht. According to FIG. 3 thus results in the following mode of action of the invention Switching when the connection between transmission switching unit 2 and timer is closed 3, wherein in Fig. 3 the time course of the signals A to H in the with the same Letters provided lines of Fig. 1 and to simplify the Representation the integration link 9 is regarded as not present: If none Overcurrent / flows through the switching transistor 5, the output signal B represents the threshold level 7 represents an I. The gate 8 is keyed open and leaves the switching signal to be transmitted A (inverted) through. At the output of threshold level 10 it appears again inverted. as the switching signal D to be transmitted, which corresponds to the switching signal A - except for the delay brought about by the integration element 9 and not taken into account here - is equivalent to.

Zu Beginn (vor t0) seien die Signale A = 0. 8 - 1, C - 1.D - 0,E - l,F- 0,G - OundH - 1. At the beginning (before t0) let the signals A = 0. 8 - 1, C - 1.D - 0, E - l, F- 0, G - O, and H - 1.

Bei einem 0-1-Übergang des Schaltsignals D, durch den ein Einschaltimpuls für den Schalttransistor 5 eingeleitet wird. während das Signal C noch 1 ist. wird das Ausgangssignal Edes NAND-Gliedes 11 auf 0 umgeschaltet. Dies bedeutet. daß sowohl das Ausgangssignal G des NAND-Gliedes 14 als auch das Ausgangssignal F des NAND-Gliedes 12 auf 1 umgeschaltet wird. Damit wird H auf 0 umgeschaltet. Dies bewirkt (vgl. auch F i g. 2). daß das Ausgangssignal C des Vergleichers 20 für die Zeit T2 auf 0 umgeschaltet wird. Der Übergang des Signals C auf 0 im Zeitpunkt tO bedeutet. daß das Ausgangssignal Edes NAND-Gliedes II praktisch sofort wieder auf 1 zurückgeschaltet wird. Da das Signal C den Wert 0 während der Zeit T2 beibehält. bleibt auch das Signal E währenddessen 1, und zwar unabhängig von der Dauer des Ausschaltimpulses (D - 1) des Signals D. Nach Ablauf der Zeit T2 im Zeitpunkt 1 wird das Signal C(vgl. auch F i g. 2) zwangsläufig wieder auf 1 umgeschaltet. Da in diesem Zeitpunkt t das Schaltsignal D bereits wieder 0 ist, bleibt das Signal E weiterhin Dagegen wird das Signal F durch das l-Signal C im Zeitpunkt ti auf 0 und damit zwangsläufig das Signal H auf 1 umgeschaltet. Dies bewirkt wiederum ein Umschalten von G auf 0. so daß das Signal H - I bestätigt (verriegelt) wird. Eine Umschaltung von Hauf I bewirkt jedoch (nach F i g. 2). daß das Signal C zwangsläufig wieder auf 0 wechselt, also praktisch noch im Zeitpunkt t. Dieser 1-0-Übergang des Signals Chat zur Folge daß das Signal Febenfalls sofort wieder auf I wechsclt. da E weiterhin 1 ist. Nunmehr behalten alle Signale bis zum Ablauf der Zeit Tl ihren Wert bei. Im Zeitpunkt 12 wechselt das Signal Cwieder auf 1. Da das Schaltsignal D weiterhin 0 ist, bleibt E weiterhin 1. so daß der 0-1-Übergang vop Ceinen Wechsel von Fauf0 bewirkt. With a 0-1 transition of the switching signal D, through which a switch-on pulse for the switching transistor 5 initiated will. during the signal C is still 1. the output signal of each NAND gate 11 is switched to 0. this means. that both the output signal G of the NAND gate 14 and the output signal F of the NAND gate 12 is switched to 1. This switches H to 0. This has the effect (cf. also FIG. 2). that the output signal C of the comparator 20 is switched to 0 for the time T2. The transition of the signal C to 0 at the point in time tO means. that the output signal Edes NAND gate II again practically immediately is switched back to 1. Since the signal C maintains the value 0 during the time T2. the signal E remains 1 during this, regardless of the duration of the Switch-off pulse (D - 1) of signal D. After time T2 has elapsed at time 1 the signal C (cf. also FIG. 2) is inevitably switched back to 1. There at this point in time t the switching signal D is already 0 again, the signal remains E continues On the other hand, the signal F becomes 0 as a result of the I signal C at time ti and thus the signal H is inevitably switched to 1. This in turn causes a Switching from G to 0. so that the signal H - I is confirmed (locked). One Switching from Hauf I, however, causes (according to FIG. 2). that the signal C inevitably changes back to 0, i.e. practically still at time t. This 1-0 transition of the Signals chat means that the signal F also changes back to I immediately. there E is still 1. Now all signals keep theirs until the time T1 has elapsed Value at. At time 12, signal C changes back to 1. Since the switching signal D is still 0, E still remains 1. so that the 0-1 transition vop C does not change caused by Fauf0.

Der 1-0-0bergang von Fbestätigt jedoch nur den Zustand des Signals H - 1. so daß sich dieses und alle Signale E bis G so lange nicht ändern wie das Schaltsignal D - 0 bleibt Im Zeitpunkt tj wechselt das Schaltsignal D auf 1, mit der Folge. daß das Signal E auf 0 wechselt, da das Signal C noch I war. Damit werden F und G zwangsläufig 1 und H gleich 0. Durch den Wechsel des Signals H auf 0 wird Cebenfalls auf 0 umgeschaltet. Durch den Wechsel des Signals C auf 0 wird das Signal E sofort auf I umgeschaltet. Da C während der folgenden Zeit T2 jedoch 0 bleibt. ändert sich am Zustand des Signals F nichts. so daß sich das Signal H weiterhin über das NAND-Glied 14 und das Signal G auf 0 hält. Nach Ablauf der Zeit T2 im Zeitpunkt 14 wechselt Cwieder auf 1. sodaß nunmehr. weil D weiterhin list. das Signal E auf 0 wechselt, ohne jedoch am Zustand der Signale G und Fetwas zu ändern, sodaß auch H weiterhin 0 bleibt. Erst im Zeitpunkt 15 mit dem erneuten 1-0-Übergang des Signals D. durch den E wieder zwangsläufig auf I wechselt. wird F auf 0 umgeschaltet. da Cnoch list.However, the 1-0-0 transition of F only confirms the state of the signal H - 1. so that this and all signals E to G do not change as long as that Switching signal D - 0 remains At time tj, switching signal D changes to 1, with the consequence. that the signal E changes to 0 because the signal C was still I. So be F and G inevitably 1 and H equals 0. By changing the signal H to 0 C also switched to 0. By changing the signal C to 0, the signal becomes E switched to I immediately. However, since C remains 0 during the following time T2. the state of the signal F does not change anything. so that the signal H continues via the NAND gate 14 and the signal G holds at 0. After time T2 has elapsed in time 14 C changes back to 1. so that now. because D continues to list. the signal E on 0 changes without, however, changing the state of signals G and F, so that too H still remains 0. Only at time 15 with the renewed 1-0 transition of the signal D. by the E inevitably changes to I again. F is switched to 0. there Cn still list.

Der 1-0-Übergang von Fbewirkt einen 0-l-Übergang von Hund damit einen 1-0-Übergang von G und C. Der 1-0-Übergang von Cbewirkt, daß Fwieder sofort auf I übergeht. Wegen G - 0 bleibt Hjedoch 1. Das Signal E wird durch das 0-Signal C bis zum Ende von Tl im Zeitpunkt tb auf I gehalten, so daß sich auch am l-Zustand des Signals Fund am Zustand der Signale G und H nichts ändert, und zwar unabhängig davon. daß das Schaltsignal D während der Zeit T1 zwischen den Zeitpunkten t, und Ih wieder auf 1 wcchsclt. lni Zeitpunkt b geht das Signal C wieder auf I über. so eiaB das Signal 1 auf 0, G auf 1 und AS auf 0 wechselt. Durch den Wcchscl von II auf 0 wird das Signal Sofort wieder auf 0 umgcschaltet. woran sich eine erneute Laufzeit T2 anschließt. The 1-0 transition of F causes a 0 to 1 transition from Hund with a 1-0 transition of G and C. The 1-0 transition of C causes F to immediately open again I passes over. However, because of G - 0, H remains 1. The signal E is replaced by the 0 signal C. held at I until the end of Tl at time tb, so that the l-state of the Fund signal does not change anything in the state of the G and H signals, independently of that. that the switching signal D during the time T1 between the times t, and I grow back to 1. At time b, the signal C changes back to I. so eiaB the signal 1 changes to 0, G to 1 and AS to 0. By the Wcchscl of II on 0 the signal is immediately switched back to 0. what a renewed Run time T2 follows.

während der C- 0 bleibt. Vorher erfolgt durch den Wechsel von D im Zeitpunkt t, ein erneuter Wechsel lediglich von fi: Sofern daher der Einschaltimpuls D - 1 kürzer als die Mindesteinschaltzeit T2 zwischen den Zeitpunkten t und t, ist, wird die Dauer des Einschaltimpulses H - 0 bis auf T2 verlängert. Ist die Dauer des Einschaltimpulses D = I dagegen länger als T2. wie zwischen den Zeitpunkten t3 und ts, dann wird die Dauer des Einschaltimpulses H= 0 auf den gleichen Betrag eingestellt. Wenn andererseits die Dauer des Ausschaltimpulses D - 0 kürzer als die Mindestausschaltzeit T1 ist, wic zwischen den Zeitpunkten t5 und t6, dann wird die Dauer des Ausschaltimpulses H- 1 ebenfalls bis auf T1 verlängert. Die jeweilige Verlängerung des Ein-oder Ausschaltimpulses H gegenüber D hat eine entsprechende Verkürzung des sich unmittelbar anschlie-Senden Aus- oder Einschaltimpulses Hgegenüber Dzur Folge. Wenn diese Verkürzung so weit geht, daß der folgende Ein- oder Ausschaltimpuls ebenfalls zu kurz würde. obwohl er ursprünglich hinreichend lang war, wird er gegebenenfalls verlängert.while the C-0 remains. Before done by the Change from D in Time t, another change only from fi: if therefore the switch-on pulse D - 1 is shorter than the minimum switch-on time T2 between times t and t, the duration of the switch-on pulse H - 0 is extended to T2. Is the duration of the switch-on pulse D = I, however, longer than T2. like between the points in time t3 and ts, then the duration of the switch-on pulse H = 0 to the same amount set. On the other hand, if the duration of the switch-off pulse D - 0 is less than the minimum switch-off time T1 is, wic between times t5 and t6, then becomes the duration of the switch-off pulse H- 1 is also extended to T1. The respective The extension of the switch-on or switch-off pulse H compared to D has a corresponding extension Shortening of the immediately following switch-off or switch-on pulse H D result. If this shortening goes so far that the following switch-on or switch-off pulse would also be too short. although it was originally long enough, it becomes extended.

Die Basistreiberstufe 4 enthält eine Umkehrstufe. so daß einem positiven Eingangsimpuls D - 1 auch ein positivcr Einschaltimpuls unmittelbar an der Basis des Schalttransistors 5 zugeordnet ist, und umgekehrt, da das Ausgangssignal H des Übertragungsschaltwerks 2. The base driver stage 4 contains an inverting stage. so that a positive Input pulse D - 1 also a positive switch-on pulse directly at the base of the switching transistor 5 is assigned, and vice versa, since the output signal H of the Transmission switching mechanism 2.

von den lmpulsverlängerungen abgesehen, zum Schaltsignal Dinvers ist.apart from the pulse lengthening, the switching signal is Dinvers.

Wenn der Strom Ideen Schwellenwert der Schwellenwertstufe 7 überschreitet, erzeugt diese ein Sperrsignal B - O, das das Tor 8 sperrt. Ohne das Integrationsglied 9 würde das Schaltsignal D sofort auf 0 geschaltet und, wenn C - 1 war, der Schalttransistor 9, wie im Zeitpunkt 'sofort ausgeschaltet. Dadurch würde der Überstrom / zwar sofort verschwinden. aber das Sperrsignal B ebenfalls. mit der Folge, daß nach Ablauf der Mindestausschaltzeit T1 auch der Schalttransistor 5 und damit auch der Überstrom 1. falls dessen Ursache noch andauert, wieder eingeschaltet würde. Nach dem Wiedereinschalten würde der Schalttransistor 5 dann während der Mindesteinsehaltzeit T2 eingeschaltet bleiben. Anschließend würde sich das Spiel wiederholen, so lange wie die Ursache für den Überstrom und der Einschaltimpuls A - 1 andauern. Durch das Integrationsglied 9 und die Schwellenwertstufe 10 ergibt sich dagegen eine Verzögerung sowohl der Vorder- als auch der Rückflanken der Schaltimpulse D gegenüber denen von 8 (bei A - 1) und eine Verlängerung des Ausschaltimpulses D - 0, so daß eine Überlastung des Schalttransistors 5 auch bei andauerndem Überstrom 1 vermieden ist. Sodann stellen das Integrationsglied 9 und die Schwellenwertstufe sicher, daß Schaltimpulse A, die kürzer sind (beispielsweise aufgrund eingestreuter Störimpulse) als die Summe der Verzögerungen des Schaltwerks 2 und des Zeitgebers 3 (im Zeitgeber 3 ist es vornehmlich die Verzögerungszeit des Vergleichers 20) und demzufolge bereits wieder verschwunden und den Schalttransistor 5 ein- und ausgeschaltet haben (oder umgekehrt), bevor das Signal Ceingreifen und für eine Verlängerung sorgen kann, gesperrt werden. So würde das Ausgangssignal des lntegrationsgliedes 9 den zweiten Schwellenwert der Schwellenwertstufe 10 nicht erreichen und demzufolge die Schwellerlweltslufc 10 keinen Impuls abgeben. wenn der i.illgalllgsinspuls des Integrationsglieds 9 zu kuw s. ware. If the flow of ideas exceeds threshold level 7, this generates a blocking signal B - O, which blocks the gate 8. Without the integration link 9, the switching signal D would immediately be switched to 0 and, if C - 1, the switching transistor 9, as at the point in time 'immediately switched off. This would cause the overcurrent / to occur immediately disappear. but also the blocking signal B. with the result that after the expiry of the Minimum switch-off time T1 also the switching transistor 5 and thus also the overcurrent 1. if its cause persists, it would be switched on again. After switching on again the switching transistor 5 would then be switched on during the minimum holding time T2 stay. Then the game would repeat itself for as long as the cause for the overcurrent and the switch-on pulse A - 1 last. Through the integration link 9 and the threshold level 10 results in a delay of both the Leading and trailing edges of the switching pulses D compared to those of 8 (at A - 1) and an extension of the switch-off pulse D - 0, so that an overload of the switching transistor 5 is avoided even if the overcurrent 1 persists. Then ask the integration element 9 and the threshold level ensure that switching pulses A, which are shorter (for example due to interspersed interference pulses) than the sum of the delays of the switching mechanism 2 and the timer 3 (in timer 3 it is primarily the delay time of the comparator 20) and consequently already again disappeared and switched the switching transistor 5 on and off (or vice versa), before the signal C can intervene and provide for an extension, are blocked. The output signal of the integrator 9 would thus become the second threshold value of threshold level 10 and therefore the Schwellerlweltslufc 10 do not emit an impulse. when the general pulse of the integration link 9 to kuw s. ware.

Claims

Claims: 1. Circuit for transmitting a switching signal from switch-on and switch-off pulses to the base of a switching transistor in compliance a predetermined minimum duration of at least one of two consecutive Switching pulses, the circuit at least one of two consecutive Switching impulses. which have at least the minimum duration, with an unchanged pulse duration transmits, with a transmission switching mechanism connected upstream of the base of the switching transistor, which has a switching signal input and a control input. and with a one Integrator having a timer between the output and the control input of the transmission switching mechanism. characterized in that the timer (3) has a has bistable comparator (20). that the output signal (H) of the transmission switching mechanism (2) the one comparator input (+) via the integration element (16) and the other Comparator input () can be supplied without delay and the comparator output with the Control input of the transmission switching mechanism (2) is connected.

2. Circuit according to claim 1, characterized in that the integration element (16) has an RC element (21, 23), the resistance (21) of which is countered by a the transmission direction blocking diode (25) is bridged that the one input (+) of the comparator (20) is at a high bias voltage and that the output signal (H) of the transmission switching mechanism (2) the other input (-), which is connected to a low Bias is. via a second integration element (18) with an RC element (22, 24) and one permeable in the direction of transmission.

the resistor (22) of this RC element bridging diode (26) can be supplied with both bias voltages drawn from the same voltage source.

directs are.

3. Circuit according to claim 2, characterized. that between the output of the first integration element (16) and a high voltage (+ Ue) a voltage divider (17) is located. its tapping with the one comparator input (+) is connected. and that between the output of the second integration element (18) and a low voltage (0) is a second voltage divider (19). whose Tap is connected to the other comparator input (-). both tensions are derived from the same voltage source.

4. A circuit according to claim 3, characterized in that the voltage divider (17, 18) fed from the same voltage source as the transmission switching mechanism (2) are.

5. Circuit according to one of claims I to 4.

characterized in that the transmission switching mechanism (2) in the one (1) of the two Wcrtc (l, 0) of the comparator output signal (C) for a switching signal (D) is permeable and with the other (0) the existing output signal (H) of the iibcrtragiingsschaltwerk (2) as long as it lasts. until the one who (1) again occurs.

b. .chtltung according to claim 5 thereby gckénnzeich. that the transmission switchgear (2) the switching signal (D) to be transmitted with the output signal (C) of the timer (3) according to the tilt function H - (((C & D) & H) & ((C JC D) & C)) linked to the output signal (H), where "&" denotes an AND link is.

7. A circuit according to claim 6, characterized in that all the terms in brackets the switching function (H) through NAND gates (11, 12, 14, 15) and the links (Z) are realized by the same NAN D element (II).

8. Circuit according to one of claims 1 to 7, characterized in that that the output signal (C) of the timer (3) each has an input of two input-side NAND elements (11, 12) of the transmission switching mechanism (2) can be supplied, the outputs of which with the two inputs of a flip-flop (14, 15) on the output side of the transmission switching mechanism (2) are connected to the other input of the one input-side NAND gate (11) the switching signal (A) to be transmitted can be supplied and that the output of this a NAND gate (11) connected to the other input of the other NAND gate (12) is.

9. A circuit according to claim 8, characterized in that the flip-flop consists of NAND gates (14, 15).

10. Circuit according to one of claims 1 to 9.

characterized. that the transmission switchgear has a gate (8) is connected upstream, on the one hand the switching signal to be transmitted (A) and on the other hand a blocking signal (B "0) generated by an overcurrent in the switching transistor (5) is feedable.

II. Circuit according to one of Claims 1 to 10.

characterized. that on the input side of the transmission switching mechanism (2) an integration element (9) with a downstream threshold value stage (10) with hysteresis is provided, the time constant of the integration element (9) being chosen so that the input signal of the threshold stage (10) the span between the threshold values the threshold level may run through in a time greater than the Sum of the delay times of the transmission switching mechanism (2) and timer (3) is.

The invention relates to a circuit for transmitting a Switching signal from switch-on and switch-off pulses to the base of a switching transistor below Compliance with a predetermined minimum duration of at least one of two consecutive Switching pulses, the circuit at least one of two consecutive Switching pulses that have at least the minimum duration. with unchanged pulse duration transmits. with a transmission switching mechanism connected upstream of the base of the switching transistor. which has a switching signal input and a control input, and with one Integrator having a timer between the output and the control input of the transmission switching mechanism.