DE3239204C2 - - Google Patents
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Description
Die Erfindung betrifft eine Feldeffekt-Transistorstruk tur nach dem Oberbegriff des Patentanspruchs 1, die sich insbesondere zum Aufbau von Leistungs-Feldeffekt transistoren eignet.The invention relates to a field effect transistor structure tur according to the preamble of claim 1, the in particular to build performance field effect transistors.
Ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), wie beispielsweise der Feldeffekt-Transi stor IVN 6000 der Firma Intersil, hat allgemein eine Gate-Elektrode, die von einem Halbleiterkörper durch eine isolierende Schicht getrennt ist. Die Ga te-Elektrode, die oft aus Polysilizium besteht, ist über einem Kanal in dem Halbleiterkörper ange ordnet, der durch den Drain-, den Gate- und den Source-Bereich der Anordnung definiert ist. Eine zwei te isolierende Schicht ist auf der Gate-Elektrode angeordnet, und ein Metall wie Aluminium ist auf die zweite isolierende Schicht aufgedampft und bil det eine Metallisierungsschicht für die Source-Elek trode. Um den Sourcebereich des Halbleitermaterials zu kontaktieren, sind in der Gate-Elektrode und in den isolierenden Schichten Aussparungen vorgesehen, so daß ein Teil des Metalls auch an verschiedenen Stel len der Sourcebereiche abgelagert wird.A metal oxide semiconductor field effect transistor (MOSFET), such as the field effect transi stor IVN 6000 from Intersil, generally has one Gate electrode made by a semiconductor body is separated by an insulating layer. The Ga te electrode, which is often made of polysilicon, is indicated over a channel in the semiconductor body arranges that through the drain, the gate and the Source area of the arrangement is defined. A two te insulating layer is on the gate electrode arranged, and a metal like aluminum is on the second insulating layer evaporated and bil det a metallization layer for the source elec trode. Around the source area of the semiconductor material are to be contacted in the gate electrode and in recesses are provided in the insulating layers, so that part of the metal is also at different positions len of the source areas is deposited.
Ein einzelner Leistungs-MOSFET hat allgemein einen einzigen großen Drainbereich, der durch das Halblei tersubstrat und eine darauf angeordnete Epitaxial schicht gebildet ist. In dieser Epitaxialschicht ist eine große Zahl von Gatebereichen vorhanden, wobei in jedem Gatebereich ein Sourcebereich angeordnet ist. Diese Sourcebereiche sind in der Regel als relativ schmale, parallele Linien ausgebildet, die mehrere vergrößerte Abschnitte für die Kontaktierung der Source-Elektrodenschicht haben. Sie werden oft auch als Sourcebusse bezeichnet. Die Gate-Elektrode hat auch oft eine Vielzahl individueller Abschnitte, de ren jeder über dem Halbleiterkörper zwischen einander be nachbarten Sourcebereichen angeordnet ist. Jeder Ga te-Elektrodenabschnitt wird auch oft als ein Gate- Bus bezeichnet. Die Metallisierungsschicht kontaktiert jeden Sourcebereich und verbindet dadurch die einzel nen Sourcebereiche. Die Gate-Busse sind auch unter einander verbunden, so daß die individuellen Source- und Gatebereiche parallel arbeiten. Somit kann die Anordnung als einzelner MOS-Transistor funktionieren.A single power MOSFET generally has one only large drain area through the semi lead ter substrate and an epitaxial arranged thereon layer is formed. Is in this epitaxial layer a large number of gate areas exist, whereby a source region is arranged in each gate region. These source areas are usually considered relative narrow, parallel lines formed that several enlarged sections for contacting the Have source electrode layer. You will often too referred to as source buses. The gate electrode has often also a large number of individual sections, de each are above the semiconductor body between each other neighboring source regions is arranged. Every Ga te electrode section is also often called a gate Designated bus. The metallization layer contacts each source area and thereby connects the individual source areas. The gate buses are also under interconnected so that the individual source and gate areas work in parallel. Thus, the Arrangement function as a single MOS transistor.
Die Source-Elektrodenschicht bedeckt bei bisher be kannten Anordnungen typisch den größten Teil des hauptsächlichen aktiven Abschnitts der Transistoran ordnung als kontinuierliche Schicht. Dies führt zu einer beachtlichen parasitären Gate-Source-Kapazität, die die Einschalt- und Ausschaltzeit verlängert und den zum Schalten erforderlichen Steuerstrom erhöht. Zusätzlich muß die isolierende Schicht zwischen der Gate-Elektrode und der Source-Metallschicht einen ho hen Isolationsgrad innerhalb des großen Abschnitts der Source-Elektrodenschicht gewährleisten. Fehler stellen wie feine Löcher oder Maskierungsfehler, die insbesondere bei der Ausbildung der Kontaktöffnungen in der isolierenden Schicht erzeugt werden, können eventuell zu Gate-Source-Überbrückungen führen. Dies bedeutet, daß während des Metallisierungsprozesses eine Metallbrücke zwischen der Source-Elektroden schicht und der darunter liegenden Gate-Elektroden schicht durch eine Ungenauigkeit der isolierenden Schicht ausgebildet werden kann, die die Source- und die Gate-Elektrodenschicht kurzschließt.The source electrode layer previously covered arrangements typically knew most of the main active section of the transistor order as a continuous layer. this leads to a considerable parasitic gate-source capacitance, which extends the switch-on and switch-off time and increases the control current required for switching. In addition, the insulating layer between the Gate electrode and the source metal layer a ho degree of isolation within the large section ensure the source electrode layer. Mistake like fine holes or masking errors that especially in the formation of the contact openings can be generated in the insulating layer possibly lead to gate-source bridging. This means that during the metallization process a metal bridge between the source electrodes layer and the underlying gate electrodes layer due to an inaccuracy of the insulating Layer can be formed which is the source and short-circuits the gate electrode layer.
Es ist daher Aufgabe der Erfindung, bei einer Feld effekt-Transistorstruktur eingangs genannter Art die parasitäre Kapazität und die Gefahr von Brücken bildungen zwischen der Source- und der Gate-Elektro de zu verringern.It is therefore an object of the invention in a field Effect transistor structure of the type mentioned the parasitic capacitance and the risk of bridges Formations between the source and the gate electronics de decrease.
Diese Aufgabe wird durch die Merkmale des Patentan spruchs 1 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der Unteransprüche.This task is accomplished through the features of the patent spell 1 solved. Advantageous further developments are Subject of the subclaims.
Durch die gegenseitig beabstandeten Öffnungen in der die Sourceelektrode bildenden Metallisierungsschicht wird die Fläche der metallenen Source-Elektroden schicht verkleinert. Diese Verkleinerung der Source- Elektrodenschicht führt zu einer Verringerung der pa rasitären Kapazität zwischen der Source-Elektroden schicht und der Gate-Elektrode, wodurch die Einschalt- und Ausschaltzeit des Feldeffekt-Transistors verkürzt und der zum Schalten erforderliche Steuerstrom ver ringert wird.Through the mutually spaced openings in the the metallization layer forming the source electrode becomes the area of the metal source electrodes layer reduced. This downsizing of the source Electrode layer leads to a reduction in the pa rapid capacitance between the source electrodes layer and the gate electrode, whereby the switch-on and the turn-off time of the field effect transistor is shortened and the control current required for switching ver is wrestled.
Neben der Verbesserung der Leistungseigenschaften steigern die Öffnungen in der die Sourceelektrode bildenden Metallisierungsschicht ferner die Ausbeute bei der Herstellung der Feldeffekt-Transistoren, in dem durch die Verkleinerung der metallenen Fläche die Gefahr von Brückenbildungen zwischen der Source- und der Gateelektrode verringert wird. Eine verbesserte Produk tionsausbeute verringert die Herstellungskosten.In addition to improving the performance characteristics increase the openings in the source electrode forming metallization layer also the yield in the manufacture of field effect transistors, in which by reducing the metal area Danger of bridging between the source and the gate electrode is reduced. An improved product yield reduces manufacturing costs.
Bei einer Feldeffekt-Transistorstruktur mit mindestens einer über dem Sourcebereich liegenden Aussparung in der Gate- Elektrodenschicht wird die Gefahr von Brückenbildungen zwi schen der Source- und der Gateelektrode insbesondere dann deutlich verringert, wenn die Öffnungen gemäß einer Weiter bildung der Erfindung fensterartig ausgebildet und zwischen den Aussparungen angeordnet sind.With a field effect transistor structure with at least one recess in the gate above the source region Electrode layer increases the risk of bridging between then the source and the gate electrode in particular significantly reduced when the openings according to a Next education of the invention formed like a window and between the recesses are arranged.
Abhängig von der Dicke der Source-Elektrodenschicht nehmen die Öffnungen vorteilhaft 20 bis 40% des aktiven Bereichs der Source-Elektrodenfläche ein. Je größer die Dicke der Schicht ist, um so größer können die Öffnungen sein, ohne den Widerstand der Source-Elektrodenschicht unzweckmäßig zu erhöhen.Depending on the thickness of the source electrode layer take the openings advantageously 20 to 40% of the active area the source electrode area. The greater the thickness of the Layer, the larger the openings can be without the resistance of the source electrode layer is inappropriate increase.
Ausführungsbeispiele der Erfindung werden im fol genden anhand der Figuren beschrieben. Es zeigtEmbodiments of the invention are in fol described using the figures. It shows
Fig. 1 den Querschnitt einer Leistungs-MOSFET-An ordnung gemäß bisheriger Technik, Fig. 1 shows the cross section of a power MOSFET in accordance with an arrangement, previous technique,
Fig. 2 eine Draufsicht auf eine Transistoranordnung nach der Erfindung, bei der darunterliegende Teile gestrichelt gezeigt sind, Fig. 2 is a plan view of a transistor device according to the invention, in phantom at the underlying parts are shown,
Fig. 3 eine Draufsicht auf die unten liegenden Teile der Anordnung nach Fig. 2, wobei die Me tallisierungsschicht und die isolierende Schicht weggelassen sind, und Fig. 3 is a plan view of the lower parts of the arrangement of FIG. 2, wherein the tallization layer and the insulating layer are omitted, and
Fig. 4 eine Draufsicht auf ein weiteres Ausführungsbei spiel der Erfindung. Fig. 4 is a plan view of a further game Ausführungsbei the invention.
Fig. 1 zeigt den Querschnitt eines einzelnen Tran sistorelements einer Leistungs-MOSFET-Anordnung gemäß bisheriger Technik. Diese Anordnung 10 hat eine epitaxiale Schicht (oder Epischicht), die beispiels weise n --dotiert sein kann, um einen Drainbereich 12 auszubilden. Ein Gatebereich 14 ist in den Drainbe reich 12 eindiffundiert, und ein Sourcebereich 16 ist in den Gatebereich 14 eindiffundiert. Wenn der Drainbereich 12 n --dotiert ist, so sind die beiden anderen Bereiche p-dotiert bzw. n⁺-dotiert. Ein Kanal 18 auf jeder Seite des Sourcebereichs 16 er streckt sich von dem Sourcebereich 16 über den Gatebereich 14 bis zum Drainbereich 12. Eine Gate- Elektrode 20, die oft aus n-Polysilizium besteht, ist über dem Kanal 18 der Anordnung 10 vorgesehen, und eine isolierende Schicht 22 isoliert die Gate- Elektrode 20 gegenüber dem Kanal 18. Die Anordnung 10 hat eine zweite isolierende Schicht 24, die eine Metallisierungsschicht 26 von der Gate-Elektrode 20 isoliert. Die Metallisierungsschicht 26 bildet die Source-Elektrodenschicht und ist durch Aufdampfung eines Metalls wie Aluminium auf die Oberfläche der isolierenden Schicht 24 gebildet. Die isolierende Schicht 24 kann aus thermischem Siliziumdioxid, CVD-Siliziumdioxid, Siliziumnitrid oder einem anderen Dielektrikum bestehen. Die Source-Elektrodenschicht 26 kontaktiert den Sourcebereich 16 durch Aussparungen in der isolierenden Schicht 24 (in Fig. 1 nicht gezeigt). Fig. 1 shows the cross section of a single transistor element of a power MOSFET arrangement according to the prior art. This arrangement 10 has an epitaxial layer (or epi layer), which can be n - -doped, for example, in order to form a drain region 12 . A gate region 14 is diffused into the drain region 12 , and a source region 16 is diffused into the gate region 14 . If the drain region 12 is n - -doped, then the other two regions are p -doped or n ⁺ -doped. A channel 18 on each side of the source region 16 extends from the source region 16 via the gate region 14 to the drain region 12 . A gate electrode 20 , which often consists of n polysilicon, is provided over the channel 18 of the arrangement 10 , and an insulating layer 22 insulates the gate electrode 20 from the channel 18 . The arrangement 10 has a second insulating layer 24 , which insulates a metallization layer 26 from the gate electrode 20 . The metallization layer 26 forms the source electrode layer and is formed by vapor deposition of a metal such as aluminum on the surface of the insulating layer 24 . The insulating layer 24 can consist of thermal silicon dioxide, CVD silicon dioxide, silicon nitride or another dielectric. The source electrode layer 26 contacts the source region 16 through cutouts in the insulating layer 24 (not shown in FIG. 1).
Bei den bisherigen Anordnungen bedeckt die Source- Elektrodenschicht 26 allgemein den größten Teil des aktiven Bereichs der MOSFET-Anordnung als eine kontinuierliche Schicht. Durch die Größe der Source- Elektrodenschicht 26 entwickelt sich eine relativ große parasitäre Kapazität zwischen der Source- Elektrodenschicht 26 und der Gate-Elektrode 20, die in Fig. 1 durch gestrichelt dargestellte Kapazitä ten 28 a und 28 b angedeutet ist. Die Größe der Source- Elektrodenschicht 26 erfordert ferner einen hohen Ge nauigkeitsgrad der Isolation der isolierenden Schicht 24 auf einer relativ großen Fläche. Ungenauigkeiten in der isolierenden Schicht 24 wie beispielsweise feine Löcher oder Markierungsfehler können zu einer Metall brücke zwischen der Source-Elektrodenschicht 26 und der Gate-Elektrode 20 führen. Diese Gefahr vergrößert sich insbesondere in den Bereichen der Anordnung 10, wo die vertikalen Wände der Gate-Elektrode 20 ausge bildet sind. Ein Beispiel einer solchen Metallbrücke, die die Source-Elektrodenschicht 26 und die Gate- Elektrode 20 nahe den Wänden 29 der Gate-Elektrode 20 kurzschließt, ist bei 30 gezeigt. In previous arrangements, the source electrode layer 26 generally covers most of the active area of the MOSFET arrangement as a continuous layer. Due to the size of the source electrode layer 26 , a relatively large parasitic capacitance develops between the source electrode layer 26 and the gate electrode 20 , which is indicated in FIG. 1 by capacitances 28 a and 28 b shown in dashed lines. The size of the source electrode layer 26 also requires a high degree of accuracy of the insulation of the insulating layer 24 over a relatively large area. Inaccuracies in the insulating layer 24 such as fine holes or marking errors can lead to a metal bridge between the source electrode layer 26 and the gate electrode 20 . This danger increases in particular in the areas of the arrangement 10 where the vertical walls of the gate electrode 20 are formed. An example of such a metal bridge that shorts the source electrode layer 26 and the gate electrode 20 near the walls 29 of the gate electrode 20 is shown at 30 .
In Fig. 2 und 3 ist ein Teil einer Leistungs-MOSFET- Anordnung 32 gezeigt, die gemäß einer vorzugsweisen Ausführungsform der Erfindung aufgebaut ist. Fig. 3 zeigt die Anordnung 32 nach Fig. 2 mit entfernter Source-Elektrodenschicht 26 und entfernter isolieren der Schicht 24, um die Erläuterung der darunterlie genden Struktur zu erleichtern. Die Transistoranord nung 32 hat eine Vielzahl paralleler Sourcebusse 34, die jeweils einen Sourcebereich 16 aufweisen, der in einen Gatebereich 14 eindiffundiert ist (letzterer ist wiederum in einen Drainbereich eindiffundiert, der nicht zu erkennen ist). Eine Vielzahl Gate-Elek troden 20 ist über dem Halbleiterkörper zwischen einander benachbarten Sourcebussen 34 vorgesehen. Jede Gate-Elektrode 20 kann auch als ein Gatebus be zeichnet werden. Jeder Sourcebus 34 hat eine Vielzahl vergrößerter Abschnitte 36, die durch schmale Ab schnitte 38 miteinander verbunden sind. Die vergrößer ten Abschnitte 36 sind für einen Kontakt 40 (Fig. 2) zwischen den Sourcebereichen 16 und der Source-Elek trodenschicht 26 vorgesehen. Die Kontakte 40 der Source-Elektrodenschicht 26 sind in Aussparungen gebil det, die in den isolierenden Schichten über den ver größerten Abschnitten 36 vorgesehen sind. Die ver größerten Abschnitte 36 eines jeden Sourcebusses 34 sind so ausgebildet, daß ein kleiner Bereich 14 a des Gatebereichs 14 innerhalb der vergrößerten Source abschnitte 36 verbleibt. Der Kontakt 40 kontaktiert auch den kleinen Gatebereich 14 a des Gatebereichs 14 wodurch der Sourcebereich 16 mit dem Gatebereich 14 in der Nachbarschaft eines jeden vergrößerten Ab schnitts 36 verbunden ist. Dadurch wird die parasitäre bipolare Transistorwirkung verringert, da der so kurz geschlossene Gatebereich nicht als Basisbereich ar beiten kann.In FIGS. 2 and 3, a part of a power MOSFET device 32 shown, the invention is constructed according to a preferred embodiment. FIG. 3 shows the arrangement 32 according to FIG. 2 with the source electrode layer 26 removed and the layer 24 removed, in order to facilitate the explanation of the underlying structure. The transistor arrangement 32 has a multiplicity of parallel source buses 34 , each of which has a source region 16 which is diffused into a gate region 14 (the latter in turn is diffused into a drain region which cannot be seen). A plurality of gate electrodes 20 is provided above the semiconductor body between adjacent source buses 34 . Each gate electrode 20 can also be referred to as a gate bus. Each source bus 34 has a plurality of enlarged sections 36 , which are connected by narrow sections 38 from one another. The enlarged portions 36 are provided for a contact 40 ( FIG. 2) between the source regions 16 and the source electrode layer 26 . The contacts 40 of the source electrode layer 26 are formed in recesses which are provided in the insulating layers above the enlarged sections 36 . The ver enlarged sections 36 of each source bus 34 are formed so that a small area 14 a of the gate area 14 remains within the enlarged source sections 36 . The contact 40 also contacts the small gate region 14 a of the gate region 14, whereby the source region 16 is connected to the gate region 14 in the vicinity of each enlarged section 36 . As a result, the parasitic bipolar transistor effect is reduced, since the gate region which is closed in this way cannot work as a base region.
Gemäß der Erfindung enthält die Source-Elektroden schicht 26 der Anordnung 32, wie in Fig. 2 gezeigt, eine Vielzahl Fenster oder Öffnungen 42, an denen keine Me tallisierung über der isolierenden Schicht 24 vorgesehen ist. Durch die Fenster 42 wird die parasitäre Zwischen schichtkapazität zwischen der Source-Elektrodenschicht 26 und der Gate-Elektrode 20 entsprechend verringert. Fer ner wird die Gefahr des Schlusses zwischen den Source- Elektrodenschichten 26 und der Gate-Elektrode 20 infolge Ungenauigkeiten der isolierenden Schicht 24 verringert. Jedes Fenster 42 ist vorzugsweise über dem kleinen Ab schnitt 38 der Sourcebusse 34 zentral angeordnet, um das Vorhandensein der Source-Elektrodenschicht über den ver tikalen Wänden 29 der Gate-Elektrode 20 minimal zu halten. Dies verringert ferner die Gefahr des Kurzschlusses, die im Bereich der vertikalen Wände 29 erhöht ist.According to the invention, the source electrode layer 26 of the arrangement 32 , as shown in FIG. 2, contains a plurality of windows or openings 42 , at which no metalization is provided over the insulating layer 24 . Through the window 42 , the parasitic interlayer capacitance between the source electrode layer 26 and the gate electrode 20 is reduced accordingly. Furthermore, the risk of closure between the source electrode layers 26 and the gate electrode 20 due to inaccuracies in the insulating layer 24 is reduced. Each window 42 is preferably centrally located above the small portion 38 of the source buses 34 to minimize the presence of the source electrode layer over the vertical walls 29 of the gate electrode 20 . This further reduces the risk of a short circuit, which is increased in the area of the vertical walls 29 .
Abhängig von der Dicke der Schicht 26 kann ein Anteil von 20 bis 40% dieser Schicht zur Ausbildung der Fenster entfernt werden. Je größer die Dicke der Source-Elektroden schicht 26 ist, um so größer können die Fenster 42 sein, ohne den Widerstand der Source-Elektrodenschicht 26 un zweckmäßig zu erhöhen.Depending on the thickness of layer 26 , a proportion of 20 to 40% of this layer can be removed to form the windows. The greater thickness of the layer, the source electrode 26 is, the larger the window 42 may be without the resistance of the source electrode layer 26 to increase un appropriate.
Die Öffnungen 42 wurden vorstehend als Fenster bezeichnet, es können jedoch auch andere Öffnungsformen in der me tallenen Source-Elektrodenschicht 26 vorgesehen sein. Zwischen den Fenstern besteht ein kontinuierlicher Stromweg in dem rest lichen Metall der Source-Elektroden. Das entfernte Metall der Elektrode kann auch die Form von Strei fen, Stegen oder andere Formen haben. The openings 42 have been referred to above as windows, but other opening shapes can also be provided in the metal source electrode layer 26 . Between the windows there is a continuous current path in the rest of the metal of the source electrodes. The removed metal of the electrode can also be in the form of strips, ridges or other shapes.
Wie am genauesten in Fig. 3 erkennbar ist, folgt die Form der Gate-Elektrode 20 der Kontur der benachbarten Sourcebusse 34. Die effektive Breite der Gate-Elektrode 20 ist abhängig von der Größe der vergrößerten Abschnitte 36 und der schmalen Abschnitte 38 sowie von dem Abstand zwi schen den Sourcebussen 34, der durch Pfeile 44 angedeutet ist. Ferner kann die effektive Gatebreite auch abhängig von der Form der vergrößerten Abschnitte sein. Die ver größerten Abschnitte 36 haben im dargestellten Ausführungs beispiel Rechteckform. Im Vergleich dazu sind die ver größerten Abschnitte der Sourcebusse vieler bisher be kannter Transistoranordnungen achteckig oder sechseckig. Diese Formen sind ähnlich ausgebildeten Source-Elektro denkontakten angepaßt und benötigen eine größere Fläche als die rechteckigen Abschnitte 36 des dargestellten Aus führungsbeispiels.As can be seen most clearly in FIG. 3, the shape of the gate electrode 20 follows the contour of the adjacent source buses 34 . The effective width of the gate electrode 20 is dependent on the size of the enlarged sections 36 and the narrow sections 38 and on the distance between the source buses 34 , which is indicated by arrows 44 . Furthermore, the effective gate width can also depend on the shape of the enlarged sections. The ver enlarged sections 36 have a rectangular shape in the illustrated embodiment. In comparison, the enlarged sections of the source buses of many previously known transistor arrangements are octagonal or hexagonal. These shapes are similarly designed source-electrical contacts adapted and require a larger area than the rectangular portions 36 of the illustrated exemplary embodiment.
Somit ermöglichen die rechteckförmigen vergrößerten Ab schnitte 36 eine größere effektive Gatebreite pro Flächen einheit als bie bisherigen Anordnungen. Deshalb können die Sourcebusse 34 näher beieinander liegen, ohne daß die effektive Gatebreite der Gate-Elektroden 20 ver ringert wird. Thus, the rectangular enlarged sections 36 enable a larger effective gate width per unit area than previous arrangements. Therefore, the source buses 34 can be closer together without the effective gate width of the gate electrodes 20 being reduced.
Die von einer Leistungs-MOSFET-Anordnung verbrauchte Leistung ist allgemein eine Funktion des Einschaltwider standes. Dieser ist teilweise durch die effektive Breite einer jeden Gate-Elektrode bestimmt. Wie bereits ausge führt, ist die effektive Gatebreite eine Funktion der Größe der vergrößerten Abschnitte 36. Bei dem dargestell ten Ausführungsbeispiel haben die vergrößerten Abschnit te 36 der Sourcebereiche 16 jeweils eine Breite von 12 Mikron. Diese Breite bietet den geeigneten Abstand zum Aufbringen der Kontakte 40 der Source-Elektroden schicht 26, während gleichzeitig die Verringerung der effektiven Gatebreite infolge des Vorhandenseins der vergrößerten Abschnitte 36 minimal gehalten wird.The power consumed by a power MOSFET arrangement is generally a function of the on-resistance. This is determined in part by the effective width of each gate electrode. As already stated, the effective gate width is a function of the size of the enlarged sections 36 . In the embodiment shown, the enlarged portions 36 of the source regions 16 each have a width of 12 microns. This width offers the appropriate distance for applying the contacts 40 of the source electrode layer 26 , while at the same time minimizing the reduction in the effective gate width due to the presence of the enlarged sections 36 .
Die Gatebereiche 14 a innerhalb der vergrößerten Abschnit te 36 haben auch gegenüber bisherigen Anordnungen eine geringere Größe. Dadurch benötigen sie einen kleineren Raum innerhalb der vergrößerten Abschnitte 36, so daß ein größerer Sourcebereich 16 a am Umfang des Gatebe reichs 14 a möglich ist. Dies verbessert die Strominjek tion in den Gatebereich 14. Entsprechend verbessert sich der gesamte Stromfluß der Anordnung, wodurch der Ein schaltwiderstand verringert und die Steilheit g m vergrößert wird. Die Gatebereiche 14 a innerhalb der vergrößerten Abschnitte 36 des Sourcebereichs 16 haben bei dem dargestellten Ausführungsbeispiel die Größe von etwa 6 Mikron × 6 Mikron.The gate areas 14 a within the enlarged sections 36 have a smaller size compared to previous arrangements. As a result, they require a smaller space within the enlarged sections 36 , so that a larger source area 16 a at the periphery of the gate area 14 a is possible. This improves the current injection into the gate area 14 . Accordingly, the overall current flow of the arrangement improves, whereby the on-resistance is reduced and the slope g m is increased. The gate areas 14 a within the enlarged portions 36 of the source area 16 have the size of about 6 microns × 6 microns in the illustrated embodiment.
Ein weiterer Vorteil des dargestellten Ausführungsbei spiels besteht in dem Abstand zwischen den vergrößerten Abschnitten 36 längs eines jeden Sourcebus 34. Bei dem dargestellten Ausführungsbeispiel ist der Mittenabstand zwischen einander benachbarten vergrößerten Abschnitten 36 zweier Sourcebusse 34 auf 58 Mikron verringert. Dies er höht die Häufigkeit der vergrößerten Abschnitte 36 pro Flächeneinheit und damit auch die Häufigkeit der Source- Elektrodenkontakte 40 und verringert die parasitäre bi polare Wirkung der Anorndung 32.Another advantage of the illustrated embodiment is the distance between the enlarged sections 36 along each source bus 34 . In the illustrated embodiment, the center distance between adjacent enlarged sections 36 of two source buses 34 is reduced to 58 microns. This increases the frequency of the enlarged sections 36 per unit area and thus also the frequency of the source electrode contacts 40 and reduces the parasitic bi-polar effect of the arrangement 32 .
Zusätzlich wird durch die große Zahl der vergrößerten Ab schnitte 36 der Gesamtumfang des Sourcebereichs 16 ver größert, wodurch weiter die Steilheit g m verbessert wird. Diese Verbesserung ist von Wichtigkeit für Leistungs MOSFET-Anordnungen, insbesondere für die Anordnungen mit niedriger Durchbruchsspannung (unterhalb 200 Volt), bei denen der Einschaltwiderstand wesentlich durch den Kanal widerstand beeinträchtigt wird. Entsprechend kann eine Verbesserung der Steilheit auch eine merkliche Verbesserung des Einschaltwiderstandes zur Folge haben.In addition, due to the large number of enlarged sections 36, the total circumference of the source region 16 is enlarged, which further improves the steepness g m . This improvement is important for power MOSFET devices, particularly those with low breakdown voltage (below 200 volts) where the on resistance is significantly affected by the channel resistance. Accordingly, an improvement in the slope can also result in a noticeable improvement in the on-resistance.
Bei der Anordnung 32 nach Fig. 2 sind die vergrößerten Abschnitte 36 einander benachbarter Sourcebusse 34 gegen einander versetzt, um die Einengung der Gate-Elektrode 20 möglichst gering zu halten. Es hat sich jedoch gezeigt, daß diese gegeneinander versetzte Struktur für Leistungs- MOSFET-Anordnungen mit relativ hoher Durchbruchsspannung von beispielsweise über 200 Volt nicht erforderlich ist. Fig. 4 zeigt eine andere Ausführungsform einer solchen Anordnung. Diese hat eine Vielzahl von Sourcebussen 34 a, die vergrößerte Abschnitte 36 a aufweisen, welche einan der direkt gegenüberliegen und nicht gegeneinander ver setzt sind, wie es in Fig. 2 und 3 dargestellt ist.In the arrangement 32 according to FIG. 2, the enlarged sections 36 of adjacent source buses 34 are offset from one another in order to keep the constriction of the gate electrode 20 as small as possible. However, it has been shown that this staggered structure is not required for power MOSFET devices with a relatively high breakdown voltage, for example of more than 200 volts. Fig. 4 shows another embodiment of such an arrangement. This has a plurality of source buses 34 a , which have enlarged portions 36 a , which are directly opposite one another and are not mutually offset, as shown in FIGS. 2 and 3.
Diese orthogonale Ausrichtung der vergrößerten Ab schnitte 36 a der Anordnung nach Fig. 4 erleichtert den einfachen Aufbau der Transistoranordnung. Das Muster der Source- und Gatebereiche der Anordnung wird allgemein nach dem Maskenverfahren aufgebracht. Die hierbei verwendeten Masken werden oft automatisch unter Verwendung eines Computers hergestellt. Die in Fig. 4 gezeigte einander gegenüberliegende Anordnung erleichtert die Anwendung von Maskenverfahren nach dem Schritt-Wiederholungsprinzip. Da die vergrößerten Abschnitte 36 a nicht gegeneinander versetzt sind, können auch die Fenster 42 a einander gegenüberliegend angeordnet sein, so daß die automatische Herstellung der Transistoranordnung weiter vereinfacht wird. Ein zusätzlicher Vorteil dieser in Fig. 4 gezeigten Anordnung besteht darin, daß der Abstand zwischen den Source-Elektrodenkontakten auf den vergrößerten Abschnit ten 36 a, verglichen mit einer versetzten Anordnung, ver ringert ist. Dadurch wird die Stromleitung in der Source- Elektrodenschicht verbessert.This orthogonal alignment of the enlarged sections 36 a of the arrangement of FIG. 4 facilitates the simple structure of the transistor arrangement. The pattern of the source and gate regions of the arrangement is generally applied using the mask process. The masks used here are often automatically created using a computer. The arrangement shown opposite one another in FIG. 4 facilitates the use of mask processes according to the step repetition principle. Since the enlarged sections 36 a are not offset from one another, the windows 42 a can also be arranged opposite one another, so that the automatic manufacture of the transistor arrangement is further simplified. An additional advantage of this arrangement shown in Fig. 4 is that the distance between the source electrode contacts on the enlarged sections 36 a , compared to a staggered arrangement, is reduced ver. This improves the current conduction in the source electrode layer.
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