DE3237312C2

DE3237312C2 -

Info

Publication number: DE3237312C2
Application number: DE19823237312
Authority: DE
Inventors: Eckhard 7151 Allmersbach De Gruensch
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1982-10-08
Filing date: 1982-10-08
Publication date: 1989-06-15
Also published as: DE3237312A1

Description

Die Erfindung betrifft einen fremdgesteuerten Gleichspannungs wandler gemäß dem Oberbegriff des Patentanspruchs 1.The invention relates to an externally controlled DC voltage converter according to the preamble of claim 1.

Ein solcher Gleichspannungswandler ist bekannt aus der Firmen schrift VALVO, Technische Informationen für die Industrie, Steuer- und Regelschaltung TDA 1060 für Schaltnetzteile, Nr. 770 415. Dort sind Grenzwertgeber vorgesehen, die den Schalttransistor bei Überspannung oder Überstrom blockieren. Das maximale Tastverhältnis ist einstellbar. Alle Regelsigna le, die aus der Ausgangsspannung des Wandlers abgeleitet sind, werden über den Pulsdauermodulator geführt.Such a DC converter is known from the company VALVO font, technical information for industry, Control and regulation circuit TDA 1060 for switching power supplies, No. 770 415. Limit switches are provided there, which the Block switching transistor in case of overvoltage or overcurrent. The maximum duty cycle is adjustable. All rulesigna le, which are derived from the output voltage of the converter, are routed via the pulse duration modulator.

Aus der DE-OS 27 02 943 und auch aus Electronics March 31, 1977, Seiten 113 bis 117 ist es bekannt, bei einem fremdge steuerten Gleichspannungswandler von der Ausgangsspannung ab geleitete Regelsignale und aufbereitete Taktsignale über eine UND-Schaltung zu verknüpfen. Die von der Ausgangsspannung ab geleiteten Signale durchlaufen auch bei diesen Veröffentli chungen den Pulsdauermodulator.From DE-OS 27 02 943 and also from Electronics March 31, 1977, pages 113 to 117 it is known in a foreign controlled DC-DC converters from the output voltage guided control signals and processed clock signals via a AND circuit to link. That depends on the output voltage guided signals also go through these publications the pulse duration modulator.

Aus der Produktspezifikation "Am 6301, Switching Power Supply Controller", Advanced Micro Devices, 5/82 ABI-1946, Bild ABI- 025 in Verbindung mit Bild ABI-020 ist ebenfalls ein Gleich spannungswandler bekannt. Ein Pulsdauermodulator vergleicht dort ein zur Ausgangsspannung des Wandlers proportionales Signal mit einem Ausgangssignal eines Sägezahngenerators und beeinflußt die Einschaltdauer des Schalttransistors in Abhän gigkeit von der Höhe der Ausgangsspannung des Wandlers. Ist die Ausgangsspannung des Wandlers zu hoch, wird der Schalt transistor über einen Grenzwertgeber abgeschaltet bis nach Reduzierung der Ausgangsspannung ein sanftes Einschalten wieder ermöglicht wird. From the product specification "Am 6301, Switching Power Supply Controller ", Advanced Micro Devices, 5/82 ABI-1946, Figure ABI- 025 in connection with picture ABI-020 is also an equal voltage converter known. A pulse duration modulator compares there a proportional to the output voltage of the converter Signal with an output signal of a sawtooth generator and affects the duty cycle of the switching transistor depending on the level of the output voltage of the converter. Is the output voltage of the converter is too high, the switching transistor switched off via a limit switch until after Reduction of the output voltage a gentle switch on is made possible again.

Aus der DE-OS 26 39 944, Fig. 5, ist es zwar wie aus der zu vor erwähnten Produktspezifikation bekannt im Regelkreis des Wandlers einen Pulsbreitenmodulator und Grenzwertgeber zur Auswertung der Ausgangsspannung des Wandlers vorzusehen, je doch ergeben sich dort keine Anhaltspunkte wie die Grenzwert geber hinsichtlich eines günstigen Lastsprungverhaltens mit dem Schalttransistor, bzw. dem Pulsbreitenmodulator, zu ver knüpfen sind.From DE-OS 26 39 944, Fig. 5, it is as from before mentioned product specification known in the control loop of A pulse width modulator and limit value transmitter To evaluate the output voltage of the converter, depending however there are no indications like the limit value with regard to favorable load step behavior the switching transistor, or the pulse width modulator, to ver are knotting.

Da sich im Regelkreis von Gleichspannungswandlern immer Inte grationsglieder befinden, ist die Regelgeschwindigkeit dieser Wandler begrenzt. Aus diesem Grunde kommt es bei sprungartigen Laststromänderungen zu mehr oder weniger großen Spannungsein brüchen, bzw. Überschwingen der Ausgangsspannung. Durch Erhö hung der Verstärkung im Regelkreis könnte dieses Verhalten ver bessert werden, jedoch wächst hierbei die Gefahr der Schwing neigung und die Störanfälligkeit des Wandlers.Since there is always inte are the control speed of this Converter limited. For this reason, it occurs in jumps Load current changes to more or less large voltage breaks or overshoot of the output voltage. By increasing The gain in the control loop could change this behavior be improved, but this increases the risk of vibration inclination and the converter's susceptibility to failure.

Aufgabe der Erfindung ist es daher einen Gleichspannungswand ler ausgehend vom Oberbegriff des Patentanspruchs 1 anzuge ben, der ein verbessertes Verhalten hinsichtlich sprungarti ger Laststromänderungen aufweist, ohne daß dabei die Stabi lität des Regelkreises vermindert wird, und bei dem sich Integrationsverzögerungen insbesondere durch den Pulsbrei tenmodulator, nicht auswirken.The object of the invention is therefore a DC voltage wall ler starting from the preamble of claim 1 ben who has improved behavior with regard to jump art ger load current changes without the stabilizer lity of the control loop is reduced, and in which Integration delays, in particular due to the pulse pulp tenmodulator, do not affect.

Erfindungsgemäß wird diese Aufgabe durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst.According to the invention, this object is achieved by the characterizing Features of claim 1 solved.

In den Unteransprüchen sind vorteilhafte Ausgestaltungen der Erfindung angegeben.Advantageous embodiments of the Invention specified.

Die Erfindung geht davon aus, daß schnelle Laststromänderun gen und damit verbundene Ausgangsspannungsänderungen durch den mit Integrationsverhalten behafteten Pulsdauermodulator nur verzögert an den Schalttransistor weitergegeben werden. The invention assumes that fast load current changes conditions and associated output voltage changes the pulse duration modulator with integration behavior are only passed on to the switching transistor with a delay.

Bei der Erfindung wird diese Trägheit des Regelkreises durch zwei direkt auf den Schalttransistor einwirkende Grenzwert geber umgangen.In the invention, this inertia of the control loop is caused by two limit values acting directly on the switching transistor bypassed.

Überschreitet der ausgangsseitige Gleichspannungsmittel wert des Wandlers die Schaltschwelle der ersten Grenzwert geber, so wird der Regelkreis unverzögert unterbrochen und der Schalttransistor so lange im geöffneten Zustand gehalten, bis die die Ausgangsspannung diese Schaltschwelle wieder un terschreitet. Wenn der ausgangsseitige Gleichspannungsmittel wert bei Belastung des Ausganges den Schwellwert des zweiten Grenzwertgebers unterschreitet, so unterbricht der zweite Grenzwertgeber unverzögert den Regelkreis und greift so in die Steuerschaltung des Schalttransistors ein, daß dieser mit dem maximal möglichen Tastverhältnis im Einschaltzustand gehalten wird und damit den maximal möglichen Strom an den Ausgang lie fert. Steigt die Ausgangsspannung wieder über die Schaltschwel le des zweiten Grenzwertgebers, so wird der Regelkreis wieder geschlossen und die Ausgangsspannung über den Pulsdauermodula tor auf einen konstanten Wert geregelt.Exceeds the DC voltage on the output side value of the converter the switching threshold of the first limit encoder, the control loop is interrupted without delay and the switching transistor is kept open for as long as until the output voltage this switching threshold again un steps. If the output side DC voltage means value when the output is loaded, the threshold value of the second Falls below the limit transmitter, the second interrupts Limit transmitters immediately delay the control loop and thus intervenes in the Control circuit of the switching transistor that this with the maximum possible duty cycle kept in the on state and thus the maximum possible current to the output finished. If the output voltage rises above the switching threshold again le of the second limit transmitter, the control loop becomes again closed and the output voltage via the pulse duration module gate regulated to a constant value.

Die Ausgangsspannung wird daher auch bei großen sprungartigen Laständerungen nur geringfügig unter- bzw. überschwingen. Durch geeignete Vorgabe des Regelbereichs - Abstand zwischen den Schwellwerten der Grenzwertgeber - auf etwa 10% bezogen auf den ausgangsseitigen Gleichspannungsmittelwert, läßt sich das verbleibende Über- bzw. Unterschwingen sehr gering halten.The output voltage is therefore abrupt even with large ones Only slightly overshoot or overshoot load changes. By appropriately specifying the control range - distance between the threshold values of the limit switches - based on approximately 10% to the DC mean value on the output side keep the remaining overshoot or undershoot very low.

Anhand der Zeichnungen wird die Erfindung nun näher erläutert. Es zeigtThe invention will now be explained in more detail with reference to the drawings. It shows

Fig. 1 ein Schaltbild des erfindungsgemäßen Wandlers, Fig. 1 is a circuit diagram of the transducer according to the invention,

Fig. 2 Pulszeitdiagramme für Signale des Wandlers bei norma lem Regelbetrieb, Fig. 2 pulse time diagrams for signals of the transducer at norma lem regulation mode,

Fig. 3 Pulszeitdiagramme für Signale des Wandlers bei zu tiefer Ausgangsspannung und Fig. 3 pulse time diagrams for signals from the converter when the output voltage is too low and

Fig. 4 Pulszeitdiagramme für Signale des Wandlers bei zu hoher Ausgangsspannung. Fig. 4 pulse time diagrams for signals from the converter when the output voltage is too high.

Gemäß Fig. 1 liegt die Eingangsspannungsquelle U _E des Wand lers parallel zur Serienschaltung aus der Primärwicklung w 1 des Transformators Tr, der Primärwicklung w 3 des Strommeß wandlers MW und der Schaltstrecke des Schalttransistors Ts. Die Sekundärwicklung w 2 des Transformators Tr ist über den Gleichrichter Gr 1 mit dem ausgangsseitigen Lastwiderstand R _L verbunden, dem der Glättungskondensator Cg parallel geschal tet ist. Der als Komparator ausgebildete Pulsdauermodulator PBM ist bezüglich seines invertierenden Eingangs über den Widerstand R 1 mit der die Ausgangsspannung führenden Klemme K 1 verbunden. Der nichtinvertierende Eingang des Pulsdauer modulators PBM ist mit der Serienschaltung, bestehend aus dem Strommeßwiderstand RM und der Referenzspannungsquelle Uref verbunden. Die Spannung, die am Strommeßwiderstand RM auftritt, baut sich folgendermaßen auf:Referring to FIG. 1, the input voltage source U _E is the wall toddlers parallel with the series circuit of the primary winding w1 of the transformer Tr, the primary winding 3 of the current sensing transformer w MW and the switching path of the switching transistor Ts. The secondary winding w 2 of the transformer Tr is connected via the rectifier Gr 1 to the load resistor R _L on the output side, to which the smoothing capacitor Cg is connected in parallel. The pulse duration modulator PBM , designed as a comparator, is connected with its inverting input via the resistor R 1 to the terminal K 1 carrying the output voltage. The non-inverting input of the pulse duration modulator PBM is connected to the series circuit consisting of the current measuring resistor RM and the reference voltage source Uref . The voltage that appears at the current measuring resistor RM is built up as follows:

Über die Primärwicklung w 3 des Strommeßwandlers MW wird der Primärstrom Ip des Wandlers erfaßt. An der Sekundärwicklung w 4 steht eine zu diesem Strom proportionale Spannung zur Ver fügung, die mittels Gleichrichter Gr 2 gleichgerichtet wird und am Strommeßwiderstand RM abfällt. Die Serienschaltung aus Gleichrichter Gr 3 und Zenerdiode Dz dient zur Entmagneti sierung des Strommeßwandlers MW. In der Schaltung von Fig. 1 sind an ausgewählten Stellen signalführende Leitungen mit gro ßen Buchstaben bezeichnet, deren zugehörige Signale mit glei cher Bezeichnung in den Fig. 2, 3 und 4 dargestellt sind.The primary current Ip of the converter is detected via the primary winding w 3 of the current measuring transducer MW . A voltage proportional to this current is available at the secondary winding w 4 , which is rectified by means of rectifier Gr 2 and drops across the current measuring resistor RM . The series connection of rectifier Gr 3 and Zener diode Dz is used to demagnetize the current measuring transducer MW . In the circuit of FIG. 1, signal-carrying lines are designated with capital letters at selected locations, the associated signals of which are shown with the same designation in FIGS. 2, 3 and 4.

Der zeitliche Verlauf des Primärstromes Ip ist in Fig. 2, 1. Zeile, dargestellt. Der Taktimpuls des Taktgenerators ist in Fig. 2, Zeile B, dargestellt. Der Primärstrom Ip hat zum Zeit punkt T 0 eine Anfangshöhe I 0, die von der Gleichstromvormagne tisierung des Transformators Tr abhängig ist. Zum Zeitpunkt T 1 wird der Schalttransistor durch ein Signal des Pulsdauer modulators PBM gesperrt, vgl. Zeile B in Fig. 2 und bleibt durch High-Potential an den Eingängen A und C des NOR-Gatters L 2 bis zum Zeitpunkt T 3 gesperrt, vgl. Zeile A und E in Fig. 2. Die invertierenden Eingänge der Grenzwertgeber K 1 und K 2 liegen beide auf dem Potential der Referenzspannungsquelle Uref. Die nichtinvertierenden Eingänge von K 1 und K 2 sind an einen Spannungsteiler für die Ausgangsspannung U _A bestehend aus den Widerständen R 2, R 3 und R 4 angeschlossen. Da in Fig. 2 der normale Regelzustand dargestellt ist, d. h. die Ausgangs spannung U _A befindet sich im Regelbereich, überschreitet die Spannung am nichtinvertierenden Eingang von K 1 nicht den Schwellwert. Der Grenzwertgeber K 1 führt deshalb an seinem Ausgang Low-Potential, vlg. Fig. 2, Zeile G. Der Grenzwertge ber K 2 hingegen führt an seinem Ausgang High-Potential, da die Spannung am nichtinvertierenden Eingang jene am invertierenden Eingang übersteigt, vgl. Fig. 2, Zeile F. Der Ausgang von K 1 ist direkt mit dem NOR-Gatter L 2 verbunden. Der Ausgang von K 2 sowie der Ausgang des Pulsbreitenmodulators PBM ist mit je ei nem Eingang der UND-Schaltung L 1 verbunden. Da der Ausgang von K 2 dauernd High-Potential führt und auch der Pulsbreitenmodu lator PBM ab dem Zeitpunkt T 1 für kurze Zeit High-Potential führt, vgl. Fig. 2, Zeile B, führt der Ausgang Q des Speicher flipflops FF 1 ebenfalls High-Potential, vgl. Fig. 2, Zeile C, und hält den Schalttransistor Ts über das NOR-Gatter L 2 ge sperrt. Erst ein Rücksetzimpuls des Taktgenerators TG, vgl. Fig. 2, Zeile A, kurz vor dem Zeitpunkt T 3 gibt das Speicher flipflop FF 1 zur Änderung seines Ausgangszustandes frei. Zum Zeitpunkt T 3, dem Beginn einer neuen Schaltperiode T, beginnt der Primärstrom Ip wieder zu fließen, vgl. Fig. 2, 1. Zeile und Zeile E.The time course of the primary current Ip is shown in Fig. 2, 1st line. The clock pulse of the clock generator is shown in Fig. 2, line B. The primary current Ip has an initial height I 0 at the time T 0 , which is dependent on the DC pre-magnetization of the transformer Tr . At time T 1 , the switching transistor is blocked by a signal from the pulse duration modulator PBM , cf. Line B in Fig. 2 and remains blocked by high potential at the inputs A and C of the NOR gate L 2 until time T 3 , cf. Lines A and E in Fig. 2. The inverting inputs of the limit switches K 1 and K 2 are both at the potential of the reference voltage source Uref . The non-inverting inputs of K 1 and K 2 are connected to a voltage divider for the output voltage U _A consisting of the resistors R 2 , R 3 and R 4 . Since the normal control state is shown in FIG. 2, ie the output voltage U _A is in the control range, the voltage at the non-inverting input of K 1 does not exceed the threshold value. The limit value transmitter K 1 therefore has low potential at its output, vlg. Fig. 2, line G. The Grenzwertge over K 2, however, carries high potential at its output, since the voltage at the non-inverting input exceeds that at the inverting input, cf. Fig. 2, line F. The output of K 1 is connected directly to the NOR gate L 2 . The output of K 2 and the output of the pulse width modulator PBM are connected to each input of the AND circuit L 1 . Since the output of K 2 is constantly at high potential and the pulse width modulator PBM also has high potential for a short time from time T 1 , cf. Fig. 2, line B, the output Q of the memory flip-flop FF 1 also leads to high potential, cf. Fig. 2, line C, and holds the switching transistor Ts via the NOR gate L 2 ge blocked. Only a reset pulse from the clock generator TG , cf. Fig. 2, line A, just before the time T 3 releases the memory flip-flop FF 1 to change its initial state. At time T 3 , the start of a new switching period T , the primary current Ip begins to flow again, cf. Fig. 2, 1st line and line E.

Damit der Schalttransistor Ts nicht nach Ablauf einer Halb periode T/2 sondern erst nach Ablauf einer vollen Periode T wieder eingeschaltet wird, ist der Ausgang des Taktgenerators TG über einen Frequenzteiler in Form des Flip-Flops FF 2 mit dem Setzeingang S des Speicherflipflops FF 1 verbunden. Das Ausgangssignal des Flip-Flops FF 1 ist in Fig. 2, Zeile D, dar gestellt.So that the switching transistor Ts is not switched on again after a half period T / 2 but only after a full period T , the output of the clock generator TG is via a frequency divider in the form of the flip-flop FF 2 with the set input S of the flip-flop FF 1 connected. The output signal of the flip-flop FF 1 is shown in FIG. 2, line D.

In Fig. 3 ist ein Pulszeit-Diagramm dargestellt für den Fall, daß die Ausgangsspannung zu tief wird, d. h. der Schwellwert des zweiten Komparators K 2 unterschritten wird. Dieser Fall kann beispielsweise durch einen Lastsprung von Leerlauf auf maximale Last eintreten. In der ersten Zeile von Fig. 3 ist der zeitliche Verlauf der Ausgangsspannung U _A des Wandlers dargestellt und in der zweiten Zeile der zeitliche Verlauf des Primärstromes Ip. Zum Zeitpunkt Tx wird der Schwellpunkt des zweiten Grenzwertgebers K 2 unterschritten. Der Ausgang des zweiten Grenzwertgebers K 2 ändert das Potential von High (H) auf Low (L), vgl. Fig. 3, Zeile F. Erst zum Zeitpunkt Ty wenn die Ausgangsspannung U _A wieder den Schwellwert von K 2 übersteigt, springt das Ausgangssignal von K 2 von Low auf High zurück. Der Taktimpuls des Taktgenerators TG ist in Fig. 3, Zeile A dargestellt und zeigt keinen Unterschied zur entsprechenden Zeile in Fig. 2. Ebenso ist das Ausgangs signal des Frequenzteilers FF 2 in Zeile D und das Ausgangssi gnal des ersten Komparators in Zeile G unverändert. Da der zweite Komparator K 2 während der Zeit von Tx bis Ty am Ausgang Low-Potential führt, treten während dieser Zeit im Ausgang der UND-Schaltung L 1 auch keine Impulse, Fig. 3, Zeile B, auf. Die Einschaltimpulse für den Schalttransistor, Fig. 3, Zeile E, werden deshalb nicht wie beispielsweise im Regelbereich zu den Zeitpunkten Tn 1, Tn 2 oder Tn 3 ein High-Signal am Ausgang Q des Speicherflipflops FF 1 verkürzt. Sie erstrecken sich vielmehr fast über eine Halbperiode, weisen also das größtmöglichste Tastverhältnis auf, vom Auftreten eines Taktimpulses des Taktgenerators TG, beispielsweise zum Zeit punkt Tm 1, bis zum Auftreten eines nächsten Taktimpulses, beispielsweise zum Zeitpunkt Tm 2 (Fig. 3, Zeile E).In Fig. 3 shows a pulse time diagram is shown for the case where the output voltage is too low, that is, the threshold of the second comparator K2 is undershot. This can happen, for example, due to a load jump from idle to maximum load. The time course of the output voltage U _{A of} the converter is shown in the first line of FIG. 3 and the time course of the primary current Ip is shown in the second line. At the point in time Tx , the threshold value of the second limit value transmitter K 2 is undershot. The output of the second limit transmitter K 2 changes the potential from high (H) to low (L), cf. Fig. 3, line F. It was not until the time Ty when the output voltage U _A again exceeds the threshold value of K 2, the output signal of K 2 of low jumps back to High. The clock pulse of the clock generator TG is shown in Fig. 3, line A and shows no difference to the corresponding line in Fig. 2. Likewise, the output signal of the frequency divider FF 2 in line D and the output signal of the first comparator in line G is unchanged. Since the second comparator K 2 has low potential at the output from Tx to Ty , no pulses occur in the output of the AND circuit L 1 during this time, FIG. 3, line B. The switch-on pulses for the switching transistor, FIG. 3, line E are therefore not shortened, as is the case, for example, in the control range at times Tn 1 , Tn 2 or Tn 3, a high signal at output Q of memory flip-flop FF 1 . Rather, they extend almost over a half period, that is, they have the greatest possible duty cycle, from the occurrence of a clock pulse from the clock generator TG , for example at the time Tm 1 , to the occurrence of a next clock pulse, for example at the time Tm 2 ( FIG. 3, line E ).

In Fig. 4 ist das Pulszeit-Diagramm für den Fall zu hoher Ausgangsspannung dargestellt, d. h. der Schwellwert des er sten Komparators K 1 ist überschritten. Die Ausgänge beider Komparatoren K 1 und K 2 weisen dauernd High-Potential auf, vgl. Fig. 4, Zeilen F und G. Der Ausgang von K 1 wirkt direkt auf das NOR-Gatter L 2 ein, so daß der Schalttransistor keinen Einschaltimpuls erhält, vgl. Fig. 4, Zeile E. Es fließt daher auch kein Primärstrom Ip, vgl. Fig. 4, 1. Zeile. Das zuvor beschriebene Ausführungsbeispiel wurde anhand eines Eintakt- Sperrwandlers erläutert. Das erfindungsgemäße Prinzip mit Pulsdauersteuerung und zwei Schwellwertkomparatoren zur Umge hung der Regelung bei zu hohen oder zu tiefen Ausgangsspan nungen läßt sich auch für Mehrtaktwandler benutzen. Bei einem Zweitaktwandler würde dann in Zeile E der Fig. 2 und 3 während einer Halbperiode ein erster Schalttransistor leitend sein und während der zweiten Halbperiode ein zweiter. Auch für Flußwandler und andere Wandlertypen läßt sich das erfindungsge mäße Prinzip sinngemäß anwenden.In Fig. 4 the pulse-time diagram for the case of too high output voltage is shown, ie the threshold value of the most comparator K 1 is exceeded. The outputs of both comparators K 1 and K 2 are constantly at high potential, cf. Fig. 4, lines F and G. The output of K 1 acts directly on the NOR gate L 2 , so that the switching transistor receives no switch-on pulse, cf. Fig. 4, line E. Therefore no primary current Ip flows , cf. Fig. 4, 1st line. The embodiment described above was explained using a single-ended flyback converter. The principle according to the invention with pulse duration control and two threshold comparators to reverse the regulation when the output voltages are too high or too low can also be used for multi-cycle converters. In the case of a two-stroke converter, a first switching transistor would then be conductive in line E of FIGS . 2 and 3 during a half period and a second during the second half period. The principle according to the invention can also be applied mutatis mutandis to flow converters and other types of converters.

Claims

1. Externally controlled DC-DC converter with a Schaltreg controller, the switching transistor of the DC-DC converter being controlled via a pulse duration modulator, which as a criterion for influencing the duty cycle of the switching transistor, a signal derived from the output voltage is supplied, with two limit switches for influencing the on state of the switching transistor are provided and wherein the maximum duty cycle is predetermined by a control circuit, characterized in that the first limit transmitter (K 1 ) keeps the switching transistor of the converter bypassing the pulse width modulator in the open state when a signal derived from the output voltage of the converter reaches the threshold value thereof exceeds the first limit switch and that the second limit switch (K 2 ) is linked to the output of the pulse width modulator (PBM) such that in the event that a signal derived from the output voltage of the converter exceeds the threshold value de s second limit value transmitter (K 2 ) falls below the switching transistor (Ts) with the maximum duty cycle specified by the control circuit is switched on.

2. DC-DC converter according to claim 1, characterized in that for the threshold of the first Grenzwertge bers (K 1 ) a value of 2 to 10% above the output DC mean value and for the threshold value of the second limit transmitter (K 2 ) a value of 2 to 10% below the DC voltage mean value of the converter is selected.

3. DC-DC converter according to claim 1 or 2, characterized in that a comparator is used for the pulse width modulator (PBM) , the inverting input of which is connected to the terminal carrying the output voltage and whose non-inverting input is connected to the series circuit of a load current measuring resistor (RM) and one Reference voltage source (Uref) is connected that the output of the comparator serving as a pulse width modulator (PBM) and the output of the second limit value transmitter (K 2 ) are linked with one another via a logic AND circuit (L 1 ), that the output of the logic AND -Circuit (L 1 ) via a memory flip-flop (FF 1 ) resettable by the clock generator (TG) is connected to a first input of a logical NOR gate (L 2 ), that the clock generator (TG) is connected to a second input of the logical NOR -Gatters (L 2 ) and a frequency divider (FF 2 ) with the set input (S) of the memory flip-flop (FF 1 ), d ate the output of the logic AND circuit (L 1 ) is connected to a third input of the logic NOR gate (L 2 ), that the output of the first limit transmitter (K 1 ) to the fourth input of the logic NOR gate (L 2 ) is connected and that the output of the logic NOR gate (L 2 ) is connected to the control input of the switching transistor (Ts) .