DE3237224A1 - DEVICE FOR GENERATING A SEQUENCE OF TEST DATA FOR LSI CIRCUITS - Google Patents

DEVICE FOR GENERATING A SEQUENCE OF TEST DATA FOR LSI CIRCUITS

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DE3237224A1 DE19823237224 DE3237224A DE3237224A1 DE 3237224 A1 DE3237224 A1 DE 3237224A1 DE 19823237224 DE19823237224 DE 19823237224 DE 3237224 A DE3237224 A DE 3237224A DE 3237224 A1 DE3237224 A1 DE 3237224A1
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Description

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Vorrichtung zum Erzeugen einer Folge von Prüfdaten für LSI-SchaltungenDevice for generating a sequence of test data for LSI circuits

Die Erfindung betrifft eine Vorrichtung zum Erzeugen von Prüfdatenfolgen zum Prüfen von Großintegrations- oder kurz LSI-Schaltungen. Typisch werden bei einer solchen Vorrichtung Folgen von bis zu 100.000 getrennten PrüfSignalen in verschiedene der stiftförmigen LSI-Anschlüsse (pins) eingeführt und die sich daraufhin an unterschiedlichen Anschlüssen ergebenden Ausgangssignale mit Normwerten verglichen. Die Prüfdaten (Prüfsignale und Normwerte) werden für jeden Anschluß in einem dem Anschluß zugeordneten statischen Speicher mit freiem Zugriff (RAM) hoher Arbeitsgeschwindigkeit gespeichert. Wegen der begrenzten Kapazität eines statischen RAM werden die Prüfdaten manchmal blockweise in einem dynamischen RAM mit hoher Kapazität gespeichert und bei Bedarf gruppenweise in den statischen RAM übertragen. Jedesmal, wenn der statische RAM mit einer neuen Gruppe von Prüfdaten geladen wird, entsteht im Prüfablauf eine Pause.The invention relates to a device for generating test data sequences for testing large-scale integration or short LSI circuits. With such a device, sequences of up to 100,000 separate test signals are typically converted into different ones the pin-shaped LSI connections (pins) inserted and the resulting output signals at different connections are compared with standard values. the Test data (test signals and standard values) are for each Connection in a static free access memory (RAM) associated with the connection, high operating speed saved. Due to the limited capacity of a static RAM, the test data is sometimes stored in blocks in stored in a dynamic RAM with high capacity and transferred in groups to the static RAM if necessary. Every time the static RAM is loaded with a new group of test data, there is a pause in the test sequence.

Die Vorrichtung weist eine Vielzahl von Speicherelementen auf, die den einzelnen Anschlüssen zugeordnet sind, um Prüfdaten zu speichern, ferner einen Prüfdatenspeicher von höherer Kapazität und niedrigerer Geschwindigkeit als die einzelnen Speicherelemente, eine Prüffolge-Steuerschaltung, mit der die Prüfdaten von irgendeinem der Speicherelemente zu den Anschlüssen geleitet werden, und eine Nachladeschaltung, die dafür sorgt, daß ein Teil der in dem größeren Speicher enthaltenen Prüfdaten wahlweise in eines der Speicherelemente,, welches nicht gerade die an die Anschlüsse abzugebenden Prüfdaten zur Verfügung stellt, nachgeladen wird.The device has a multiplicity of storage elements which are assigned to the individual connections To store test data, furthermore a test data memory of higher capacity and lower speed than the individual storage elements, a test sequence control circuit, with which the test data are passed from any of the storage elements to the connections, and a Reloading circuit that ensures that part of the in the test data contained in the larger memory optionally in one of the storage elements, which is not exactly the provides the connections to be submitted test data, is reloaded.

in bevorzugten Ausführungsformen werden die Speicherelemente durch statische RAM und der größere Speicher durch einen dynamischen RAM gebildet. Der letztgenannte Speicher enthält eine Vielzahl von Unterspeichern, und ein Umschaltkreis sorgt dafür, daß in wiederholter Folge zyklisch die Unterspeicher mit den Speicherelementen, die nachgeladen werden sollen, in Verbindung gebracht werden, und in jedem der Zyklen eine Ädreßinformation an die Unterspeicher gegeben wird, wodurch die in den Unterspeichern gespeicherten Prüfdaten verschachtelt und in die Speicherelemente mit einer Rate oder Geschwindigkeit geladen werden, die höher als die effektive übertragungsgeschwindigkeit der einzelnen Unterspeicher ist. Die Unterspeicher enthalten dynamische RAM. Sie sind in Gruppen zusammengefügt. Zum Speichern der Prüfdaten ist ein Großspeicher mit einer Umschalteinrichtung vorgesehen, womit der Großspeicher einen Teil der Prüfdaten auswählbar in eine der Gruppen laden kann, die nicht für die Abgabe von Prüfdaten an die Speicherelemente in Einsatz ist. Die Prüfdaten werden von dem Unterspeicher in das Speicherelement, das nachzuladen ist, mit höherer Geschwindigkeit eingeführt als der Geschwindigkeit mit der die Prüfdaten zu den Anschlüs-in preferred embodiments, the storage elements through static RAM and the larger memory formed a dynamic RAM. The latter memory contains a large number of sub-memories, and a switching circuit ensures that they are cycled in a repeated sequence the sub-memories are brought into connection with the memory elements that are to be reloaded, and an address information to the sub-memory in each of the cycles is given, whereby the test data stored in the sub-memories are interleaved and in the memory elements be loaded at a rate or speed higher than the effective transfer speed is the individual sub-storage. The sub-memories contain dynamic RAM. They are put together in groups. There is a large memory for storing the test data provided with a switching device, with which the large storage a part of the test data can be selectively loaded into one of the groups that are not for the output of test data to the storage elements is in use. The test data are stored in the storage element from the sub-memory, the is to be reloaded, introduced at a higher speed than the speed at which the test data for the connection

sen geleitet werden. Es können zwei Speicherelemente pro Anschluß vorhanden sein; eine Steuerapparatur sorgt dafür, daß die Prüffolge-Steuerschaltung und die Nachladeschaltung abwechselnd die Prüfdaten von einem ersten Speicher- -* element zuführen, während in das andere Speicherelement Prüfdaten nachgeladen werden, und daß Prüfdaten in das erste Speicherelement nachgeladen werden, während vom anderen Speicherelement Prüfdaten an die Anschlüsse geleitet werden.
10sen are managed. There can be two storage elements per port; A control apparatus ensures that the test sequence control circuit and the reloading circuit alternately supply the test data from a first memory element, while test data are reloaded into the other memory element, and that test data are reloaded into the first memory element, while test data are reloaded from the other memory element to the connections.
10

Die Erfindung ermöglicht eine kontinuierliche und wirtschaftliche Zuführung von Prüfsignalen mit hohen Geschwindigkeiten und in langdauernden Folgen ohne Pausen für dasThe invention enables a continuous and economical supply of test signals at high speeds and in long episodes with no pauses for that

Nachladen des statischen RAM.
15Reloading the static RAM.
15th

An einem in der Zeichnung wiedergegebenen Ausführungsbeispiel wird die Erfindung näher erläutert. Es zeigen: The invention is explained in more detail using an exemplary embodiment shown in the drawing. Show it:

Fig. 1 ein Blockdiagramm einer LSI-Prüf-Fig. 1 is a block diagram of an LSI test

vorrichtung und Nachladeschaltung für die statischen Speicher gemäß der Erfindung; unddevice and reloading circuit for the static memory according to the invention; and

Fig. 2 ein Blockdiagramm eines Teils derFIG. 2 is a block diagram of part of FIG

Prüfvorrichtung nach Fig.1 mit einer Schaltung zum Wiederauffüllen des dynamischen Speichers.Test device according to Figure 1 with a circuit for refilling the dynamic memory.

Fig. 1 zeigt eine Prüfeinrichtung für LSI-Vorrichtungen (die weitgehend einer Vorrichtung gemäß der gleichzeitig und mit gleicher Priorität eingereichten Anmeldung entspricht) , welche identische A- und B-Speicher 10,12 (jeweils statische 4 k RAM) aufweist, die Prüfdaten enthalten (Prüfsignale,Normwerte,zugehörige Zeitsteuer-und Formatinformatio-Fig. 1 shows a test equipment for LSI devices (which largely corresponds to a device according to the application filed at the same time and with the same priority) , which has identical A and B memories 10, 12 (each static 4 k RAM) that contain test data (test signals, standard values, associated Time control and format information

nen) für jeden Anschluß der zu prüfenden Vorrichtung 16. Die Ausgänge der A-und B-Speicher 10, 12 werden über eine Quellenauswahlschaltung 18 (gewöhnlicher Multiplexer) einem Formatierungssystem 20 (enthält eine integrierte Logikelementenschaltung mit Multiplexern zum Formatieren und Zeitsteuern von PrüfSignalzuführungen und Vergleichen), die durch eine Zweiwegleitung 22 mit der Prüfstation 24 verbunden ist (enthält Anschlußabgabefolgeschaltung und gewöhnliche Anschlußtreiberschaltung), an die die zu prüfende Vorrichtung 16 angeschlossen ist= Die A- und B-Speicher 10, 12 sind mit ihren Eingängen jeweils an eine Nachladesteuerung 30 (gewöhnlicher Multiplexer) angeschlossen, dessen vier Eingänge jeweils mit einem von vier gleichen dynamischen 64 k-RAM 32 verbunden sind (die zusammen den C-Speicher 34 ergeben und einen Vorrat von Prüfdaten speichern) . Die Adresseneingänge sämtlicher dynamischer RAM 32 sind über eine C-Adressenleitung 36 mit einem C-Adreßgenerator und einem Steuerzähler 38 verbunden (enthält integrierte Logikschaltung und Zeitsteuerschaltung zum Adressieren des C-Speichers 34 und zum Steuern der Wachladefunktion) , der außerdem über eine Steuerleitung 40 mit der Nachladesteuerung 30 verbunden ist, über eine Steuerleitung 42 mit den Steuereingängen eines Auswählerpaares 44, 46 (gewöhnliche Multiplexer) in Verbindung steht und durch die C-Ädreßleitung 36 Verbindung mit den Dateneingängen der Auswähler 44 und 46 hat. Die Auswähler 44, 46 besitzen weitere Dateneingänge, die mit den A- bzw. B-Adreßsignalgeneratoren 48, 50 verbunden sind (enthalten Zähler, Multiplexer und Exklusiv-ODER-Gatter), während ihre Ausgänge über A- bzw. B-Adreßleitungen 52, 54 mit den Adreßeingängen des A- und B-Speichers 10, 12 verbunden sind. Die A- und B-Ädreßsignalgeneratoren 48, 50 und der C-Adreßgenerator 38 haben Verbindung mit einem Folgesteuer-RAM 60 (ein programmierbarer Mikroprozessor mit einer Kapazität von 4 k Befehlswörtern von jeweils 112 bits). RAM 60 ist mit dem Quellenauswahlspeicher 62 (ein RAM) verbunden,nen) for each connection of the device under test 16. The outputs of the A and B memories 10, 12 are fed via a source selection circuit 18 (ordinary multiplexer) to a formatting system 20 (contains an integrated logic element circuit with multiplexers for formatting and timing test signal feeds and comparisons ), which is connected by a two-way line 22 to the test station 24 (contains connection output sequence circuit and usual connection driver circuit) to which the device 16 to be tested is connected = the inputs of the A and B memories 10, 12 are each connected to a reload control 30 (ordinary multiplexer), the four inputs of which are each connected to one of four identical dynamic 64 k RAM 32 (which together make up the C memory 34 and store a supply of test data). The address inputs of all dynamic RAM 32 are connected via a C address line 36 to a C address generator and a control counter 38 (contains integrated logic circuit and time control circuit for addressing the C memory 34 and for controlling the watch load function), which is also connected via a control line 40 with the reload control 30 is connected , via a control line 42 to the control inputs of a pair of selectors 44, 46 (ordinary multiplexers) and through the C address line 36 is connected to the data inputs of the selectors 44 and 46. The selectors 44, 46 have further data inputs which are connected to the A and B address signal generators 48, 50 (contain counters, multiplexers and exclusive OR gates), while their outputs are via A and B address lines 52, 54 are connected to the address inputs of the A and B memories 10, 12. The A and B address signal generators 48, 50 and the C address generator 38 are connected to a sequencer RAM 60 (a programmable microprocessor having a capacity of 4K instruction words of 112 bits each). RAM 60 is connected to the source selection memory 62 (a RAM),

dessenAJsgang über die Quellensteuerleitung 64 mit der Quellenauswahlschaltung 18 und mit einer nicht gezeigten Schaltungsanordnung für die Bestimmung der Adresse des nächstauszuführenden Steuerbefehls verbunden ist. 5its output via the source control line 64 to the source selection circuit 18 and with a circuit arrangement (not shown) for determining the address of the next one to be executed Control command is connected. 5

Im Betrieb werden Folgen von Prüfdaten für sämtliche Anschlüsse an das Formatierungssystem 20 abwechselnd vom A- oder B-Speicher 10 oder 12 abgegeben, wobei die Auswahl durch die Quellenauswahlschaltung 18 nach Maßgabe des Quellenauswahlspeichers 62 unter Steuerung des Folgesteuer-RAM 60 vorgegeben wird. Wenn der A-Speicher 10 von der Quellenauswahlschaltung 18 ausgewählt ist, gibt er die gespeicherten Prüfdaten aus einer Folge seiner Speicherplätze ab, die durch auf der A-Adreßleitung 52 vom A-Adreßsignalgenerator 48 über, die Auswahlschaltung 44In operation, sequences of test data for all connections to the formatting system 20 are alternately from A or B memory 10 or 12 output, the selection by the source selection circuit 18 as appropriate of the source selection memory 62 is specified under the control of the sequencer RAM 60. When the A memory 10 of the source selection circuit 18 is selected, it outputs the stored test data from a sequence of its memory locations from, which by on the A address line 52 from A address signal generator 48 via the selection circuit 44

JL S tJL S t

zugeführte Adressen vorgegeben (gesteuert durch den C-Adreßgenerator und den Steuerzahler 38). Zur gleichen Zeit wird über die Nachladeleitung 36 der B-Speicher 12 vom C-Speicher 34 her nachgeladen. Die Nachladesteuerung verbindet in wiederholten Zyklen die RAM 32 mit dem A-Speicher 10, wobei die Plätze im RAM 32, aus denen die Daten in jedem Zyklus übertragen werden, durch eine Folge von Adressen gekennzeichnet sind, die über Leitung 36 zugeführt werden. Die Adressen der Folge von Plätzen im B-Speicher 12, der die übertragenen Daten empfängt, werden ebenfalls über die Adreß-Leitung 36 und durch die Auswahlschaltung 46 (unter Steuerung des C-Adreßgenerators und des Steuerzählers 38) mit einer Geschwindigkeit übertragen, die schneller als die Abgabegeschwindigkeit der A-Adressen an den A-Speicher 10 ist.supplied addresses specified (controlled by the C address generator and the taxpayer 38). At the same time, the B memory 12 is via the reload line 36 from C memory 34 reloaded. The reload control connects the RAM 32 with the A memory in repeated cycles 10, the locations in RAM 32 from which the data is transferred in each cycle, by a sequence are identified by addresses which are supplied via line 36. The addresses of the sequence of locations in the B memory 12, which receives the transmitted data, are also via the address line 36 and through the selection circuit 46 (under the control of the C address generator and the control counter 38) at a speed which is faster than the delivery speed of the A addresses to the A memory 10.

Nachdem der A-Speicher 10 seine sämtlichen Prüfdaten abgegeben hat, sorgt die Quellenauswahlschaltung 18 ohne Verzögerung dafür, daß der B-Speicher 12 nun mit der Abgäbe seiner neu aufgefüllten Daten beginnt, während der A-Speicher 10 aus dem C-Speicher 34 nachgeladen wird.After the A memory 10 has delivered all of its test data has, the source selection circuit 18 ensures without delay that the B memory 12 now with the output its newly filled data begins while the A memory 10 is being reloaded from the C memory 34.

— Q —- Q -

Weitere Ausführungsformen sind in den Patentansprüchen charakterisiert. So können beispielsweise gemäß Fig. 2 dynamische RAM.32 in zwei Gruppen unterteilt sein, deren Eingänge über eine Auswahlschaltung 114 mit Nachladeleitungen 110, 112 an einen D-Großspeicher 11.6 angeschlossen sind. Der D-Speicher 116 ist über eine Adreßleitung 118 mit einer D-Adreßsteuerung 120 verbunden, die ihrerseits mit dem Folgesteuer-RAM 60 in Verbindung steht, während eine Steuerleitung 122 zur Folgesteuerung 114 führt* Die zwei Gruppen von RAM 32 werden in abwechselnder Folge (über Nachladesteuerung 30) für das Nachladen der A- und B-Speicher 10 und 12 herangezogen, und während eine der Gruppen nicht mit dem Nachladen beschäftigt ist, wird sie aus einem im D-Speicher 116 vorhandenen Vorrat mit Prüfdaten wieder aufgefüllt. Der Schaltvorgang des Auffüllens zwischen den zwei Gruppen wird durch die Auswahlvorrichtung 114 bestimmt, die von der D-Adreßsteuerung 120 gesteuert wird.Further embodiments are characterized in the claims. For example, according to FIG. 2, dynamic RAM.32 can be divided into two groups, the inputs of which are connected to a large D memory 11.6 via a selection circuit 114 with reloading lines 110, 112. The D memory 116 is connected via an address line 118 to a D address control 120, which in turn is connected to the sequential control RAM 60 , while a control line 122 leads to the sequential control 114 * The two groups of RAM 32 are alternating ( via reload control 30) for reloading the A and B memories 10 and 12, and while one of the groups is not busy reloading, it is replenished with test data from a store in the D memory 116. The switching operation of padding between the two groups is determined by the selector 114 controlled by the D address controller 120.

Claims (8)

PatentansprücheClaims 1J Vorrichtung zum Erzeugen einer kontinuierlichen Folge von Prüfdaten zum Prüfen von LSI-Schaltungen, welche eine Vielzahl von insbesondere stiftartigen Anschlüssen aufweisen, 1 J device for generating a continuous sequence of test data for testing LSI circuits which have a large number of, in particular, pin-type connections, gekennzeichnetmarked durchby eine Mehrzahl von zum Speichern der Prüfdaten dienenden Speicherelementen (10,12), die jedem der Anschlüsse (14) zugeordnet sind,a plurality of storage elements (10, 12) which are used to store the test data and which are associated with each of the connections (14) assigned, einen Speicher (34) höherer Kapazität, jedoch geringerer Geschwindigkeit als derjenigen der einzelnen Speicherelemente zum Speichern der Prüfdaten,a memory (34) of higher capacity, but slower than that of the individual memory elements to save the test data, eine Prüffolge-Steuereinrichtüng (60), die die Prüfdaten wahlweise von einem der Speicherelemente (10,12) zu den Anschlüssen (14) leitet,a test sequence controller (60) which the test data optionally conducts from one of the storage elements (10, 12) to the connections (14), und eine Nachladeschaltung (30) , die veranlaßt, daß ein Teil der in dem größeren Speicher (34) gespeicherten Prüfdaten auswählbar in eines der Speicherelemente (10,12) nachgeladen wird, das nicht gerade Prüfdaten an die Anschlüsse (14) abgibt.and a reload circuit (30) which causes a portion of the test data stored in the larger memory (34) selectable is reloaded into one of the memory elements (10, 12) that is not currently sending test data to the connections (14) gives up. 2. Vorrichtung nach Anspruch 1,
dadurch gekennzeichnet, daß die Speicherelemente (10,12) statische RAM und der grössere Speicher (34) einen dynamischen RAM enthält.2. Device according to claim 1,
characterized in that the memory elements (10, 12) contain static RAM and the larger memory (34) contains a dynamic RAM. 3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der größere Speicher aus mehreren Unterspeichern (32) besteht und eine Schaltanordnung vorhanden ist, mit der zyklisch wiederholt die Unterspeicher (32) mit den nachzuladenden Speicherelementen (10,12) verbindbar und in jedem der Zyklen Adreßinformationen für die Unterspeicher (32) lieferbar sind, wodurch die in den Unterspeichern gespeicherten Prüfdaten verschachtelbar und in die Speicherelemente (10,12) mit einer Geschwindigkeit ladbar sind, die höher als die eigene übertragungsgeschwindigkeit der einzelnen Unterspeicher ist.3. Device according to claim 1 or 2, characterized in that the larger memory consists of several sub-memories (32) and a switching arrangement is available with which the sub-memory (32) with the reloading is repeated cyclically Storage elements (10, 12) connectable and address information for the sub-memories (32) in each of the cycles are available, whereby the test data stored in the sub-memories can be nested and in the memory elements (10,12) can be loaded at a speed that is higher than the individual transmission speed Sub-storage is. 4. Vorrichtung nach Anspruch 3,
dadurch gekennzeichnet, daß die Speicherelemente (10,12) statische RAM und die Unterspeicher (32) dynamische RAM aufweisen.4. Apparatus according to claim 3,
characterized in that the memory elements (10, 12) have static RAM and the sub-memories (32) have dynamic RAM. 5. Vorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Unterspeicher (32) in Gruppen angeordnet sind, und daß ein Großspeicher (116) für das Speichern der Prüfdaten eine Schalteinrichtung vorgesehen sind, die den Großspeicher veranlaßt, einen Teil der Prüfdaten selektiv in eine der Gruppen zu laden, die nicht mit der Abgabe von Prüfdaten an die Speicherelemente befaßt ist.5. Apparatus according to claim 3 or 4, characterized in that the sub-stores (32) are arranged in groups, and that a large memory (116) for storing the test data a switching device are provided which causes the large memory to selectively convert a part of the test data into a of the groups that are not concerned with the delivery of test data to the storage elements. 6, Vorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet,6, device according to claim 3 or 4, characterized in that daß die Prüfdaten von den Unterspeichern in das Speicherelement mit höherer Geschwindigkeit nachgeladen werden^ als Prüfdaten zu den Anschlüssen geleitet werden.that the test data from the sub-memories into the memory element are reloaded at a higher speed ^ as test data are sent to the connections. 7. Vorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
daß zwei Speicherelemente vorgesehen sind.7. Device according to one of claims 1 to 4, characterized in that
that two storage elements are provided. 8. Vorrichtung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch8. Device according to one of claims 1 to 4, characterized by eine Steuerapparatur, die die Prüffolge-Steuerschaltung und die Nachladeschaltung veranlaßt, abwechselnd Prüfdaten von einem ersten Speicherelement zuzuführen, während in das andere Speicherelement Prüfdaten nachgeladen werden, und in das erste Speicherelement Prüfdaten nachzuladen, wenn von dem anderen Speicherelement die Prüfdaten den Anschlüssen zugeleitet werden.a control apparatus that controls the test sequence control circuit and causes the recharging circuit to alternate test data to be supplied from a first storage element while test data is being reloaded into the other storage element, and reload test data into the first memory element when the test data from the other memory element reaches the connections be forwarded.
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