DE3219282C2

DE3219282C2 - Vorrichtung zur Ultraschallabtastung nach dem Impuls-Echoverfahren

Info

Publication number: DE3219282C2
Application number: DE19823219282
Authority: DE
Inventors: Günther 8523 Baiersdorf Gräbner
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1982-05-21
Filing date: 1982-05-21
Publication date: 1986-09-25
Also published as: DE3219282A1

Abstract

Die Vorrichtung besteht aus einem Ultraschall-Applikator, der eine Vielzahl von Wandlerelementen zum Aussenden und zum Empfang von Ultraschallsignalen enthält, und einer Verzögerungseinrichtung. Erfindungsgemäß enthält die Verzögerungseinrichtung eine Vielzahl von RAM-Speichern (4) (random-access-memory), von denen jeweils immer zwei einem einzelnen Wandlerelement zugeordnet sind, die die Speicherkapazität jedes RAM-Speichers (4) entspricht wenigstens der maximalen Verzögerungszeit (t ↓m ↓a ↓x) der Wandleranordnung. Durch den Aufbau der Verzögerungseinrichtung (2) jeweils eines Wandlerelementes ist die Anzahl der Speicher pro Wandlerelement vermindet, die Steuerung der Verzögerungseinrichtung (2) für jedes Wandlerelement wird unabhängig vom benachbarten Wandlerelement betrieben und man kann annähernd jede beliebige Verzögerungszeit (t ↓V) verwirklichen.

Description

Die Erfindung bezieht sich auf eine Vorrichtung zur Ultraschallabtastung nach dem Impuls-Echoverfahren mit einem Ultraschall-Applikator, der eine Vielzahl von Wandlerelementen zum Aussenden und zum Empfang von Ultraschallsignalen enthält, und mit einer Verzögerungseinrichtung, die eine Vielzahl von RAM-Speichern (random-access-memory) enthält, deren Speicherkapazität wenigstens der maximalen Verzögerungszeit (t_max) der Wandleranordnung entspricht, und bei der die Verzögerungseinrichtung die Echosignale für jedes Wandlerelement zeitlich so verzögert, daß sich in der Reihenfolge der Echosignale an den einzelnen Wandlerelemenien am Ausgang der Verzögerungseinrichtung Phasengleichheit der Einzelsignale ergibt.

Es ist ein nach dem Impuls-Echoverfahren arbeitendes Ultraschall-Bildgerät, insbesondere für die medizinische Diagnostik bekannt, das aus einem Ultraschall-Applikator, einer Verzögerungseinrichtung und einem Fernsehmonitor besteht Weil die Echosignal-Empfangszeiten zur Überdeckung eines erwünschten Gesamtbildbereiches im Untersuchungsobjekt relativ lang gegenüber den kurzen Norm-Zeilenkippzeiten einer Fernsehröhre sind, werden die Echosignale zeilenweise zeitlich nacheinander verhältnismäßig langsam gespeichert und anschließend wesentlich schneller wieder ausgelesen. Das Ein- und Auslesen der Echosignale einer Zeile erfolgt im sogenannten Wechselpuffer-Speicherbetrieb, d. h, daß die Echosignale jeweils zweier aufeinanderfolgender Abtastzeiten wechselweise in die beiden Pufferspeicher eingelesen und im nachfolgenden entsprechend wechselweise mehrfach aus dem Speicher wieder ausgelesen werden (deutsche Auslegeschrift 26 29 895).
Bei einem solchen nach dem Impuls-Echoverfahren arbeitenden Ultraschall-Bildgerät wird bei einer größeren Anzahl von Wandlerelementen verhältnismäßig viel Speicherkapazität benötigt. Außerdem ist die Speicherkapazität von mindestens einer Zeilenlänge und nicht von einer Verzögerungszeit abhängig.

Bei einer weiteren bekannten Vorrichtung zur Ultraschallabtastung nach dem Impuls-Echoverfahren, die bei dem sogenannten phased-Array zur Durchführung von Sektorabtastungen durch Strahlschwenkung aufgrund unterschiedlicher Signalverzögerung, oder in Kombination mit dynamischer Fokussierung angewendet wird, besteht die Verzögerungseinrichtung aus einer Vielzahl von Teilzeilenspeichern. Jeweils wenigstens immer drei Tei'.zeilenspeicher sind einem einzelnen Wandlerelement zuzuordnen, wobei die Speicherkapazität jedes Teilzeilenspeichers für jedes einzelne Wandlerelement einen Wert aufweist, der wenigstens der maximalen Verzögerungszeit der Wandleranordnung entspricht. Im Dreierverband der Teilzeilenspeicher eines jeden Wandlerelementes ist eine solche Steuerung vorgesehen, daß, beginnend mit dem jeweils ersten Wandlerelement, das von sämtlichen Elementen als erstes mit Information beaufschlagt wird, sowie für jedes folgende Wandlerelement die dort anfallende Information in die Speicher des zugeordneten Dreierverbandes solange sequentiell eingeschrieben wird, bis auch am letzten Wandlerelement, das von allen Elementen als letztes Information empfängt, wenigstens der erste Teilzeilenspeicher des Dreierverbandes, der zu diesem letzten Element gehört, mit Information gefüllt ist. Dann wird ein Lesestartimpuls gegeben, aufgrund dessen die bis zu diesem Zeitpunkt in sämtlichen Speichern eingespeicherte Information gleichzeitig ausgelesen wird (deutsche Offenlegungsschrift 29 42 049).

Bei dieser Vorrichtung hängt die Speicherkapazität eines Teilzeilenspeichers im wesentlichen nur von der maximalen Verzögerungszeit der Wandlerelementanordnung ab. Außerdem benötigt die Steuerung bei dieser Verzögerungseinrichtung Information aus den

Nachbarkanälen, d. h. die Anordnung kann nur im Verbund wirksam sein. Weiter benötigt man mehrere Speicherplätze pro WeJidlerelement.

Der Erfindung liegt nun die Aufgabe zugrunde, diese bekannte Vorrichtung zu verbessern, insbesondere soll die Anzahl der Speicher vermindert werden, wobei der Aufwand zur Speicherung und zur Steuerung sehr gering ist.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Verzögerungseinrichtung eine Vielzahl von RAM-Speichern (random-access-memory) enthält, von denen jeweils immer zwei einem einzelnen Wandlerelement zugeordnet sind. Die Speicherkapazität jedes der RAM-Speicher entspricht wenigstens der maximalen Verzögerungszeit der Wandleranordnung. Die Abtastwerte der Echosignale jeweils eines der Wandlerelemente werden in einen der beiden RAM-Speicher eingeschrieben, während jeweils aus dem anderen RAM-Speicher bei gleicher Adresse ausgelesen wird. Außerdem enthält die Verzögerungseinrichtung fCr die Wandlerelemente jeweils einen Adress-Generator, jeweils einen Vergleicher, jeweils einen Umschalt-Flip-Flop und jeweils eine Rücksetzlogik sowie jeweils zwei Umschalter.

In einer vorteilhaften Ausführungsform der Vorrichtung ist für die Wandlerelemente jeweils ein Taktgenerator und ein Digital-Analog-Wandler mit Glättungsfilter vorgesehen.

In einer besonderen Ausführungsform der Vorrichtung ist als RAM-Speicher ein ECL-RAM-Speicher (emitter-coupled-logic) vorgesehen, der mit open-emitter-Ausgängen versehen ist. Außerdem sind jeweils die Ausgänge der beiden ECL-RAM-Speicher für jeweils ein Wandlerelement parallelgeschaltet.

Die mit der Erfindung erreichten Vorteile sind im wesentlichen darin zu sehen, daß die Anzahl der Speicher pro Wandlerelement vermindert ist, und daß die Steuerung der Verzögerungseinrichtung für jedes Wandlerelement unabhängig vom benachbarten Wandlerelement betrieben werden kann. Außerdem kann man bei einer annähernd beliebig vorbestimmten Verzögerungszeit ein Signal annähernd beliebiger Zeitlänge verzögern.

Zur weiteren Erläuterung wird auf die Zeichnung Bezug genommen, in der ein Ausführungsbeispiel einer Vorrichtung nach der Erfindung schematisch veranschaulicht ist. Die

F i g. 1 zeigt die prinzipielle Anordnung einer Verzögerungseinrichtung eines Wandlerelementes nach der Erfindung als Blockschaltbild und in

F i g. 2 ist eine besonders vorteilhafte Ausführungsform der Verzögerungseinrichtung eines Wandlerelementes nach der Erfindung dargestellt.

In der Ausführungsform nach F i g. 1 ist nur die prinzipielle Anordnung einer Verzögerungseinrichtung 2 eines Wandlerelementes der Vorrichtung zur Ultraschallabtastung nach dem Impuls-Echoverfahren mit einem Applikator dargestellt, der eine Vielzahl von Wandlerelementen zum Aussenden und zum Empfang von Ultraschallsignalen enthält. Die Verzögerungseinrichtung 2 für ein Wandlerelement besteht aus zwei RAM-Speichern 4, einem Adress-Generator 6, einem Vergleicher 8, einem Umschalt-Flip-Flop 10, einer Rücksetzlogik 12 und zwei Umschaltern 14 und 16. Der Adreß-Generator 6, beispielsweise ein Zähler, wird mit Hilfe einer Taktsignalleitung 18 mit einem in der Figur nicht dargestellten zentralen Taktgenerator verbunden. Ein vom Taktgenerator kommendes Taktsignal Ci mit einer Frequenz (a schaltet den Adreß-Gencrator 6 fort. Der Adreß-Generator 6 erzeugt gleichzeitig die Lese- und Schreibadresse synchron zu dieser Frequenz Fa , die gleich der Abtastfrequenz der Ultraschallsignale ist und ist jeweils über einen Adreßbus 20 mit den beiden RAM-Speichern 4 verbunden. Außerdem ist der Adreß-Generator 6 über einen Adreßbus 22 mit einem Vergleicher 8 verbunden. Dieser Vergleicher 8 vergleicht die momentane Speicheradresse mit einem vorher bestimmten Binärwort /Jv, das proportional der gewünschten Verzögerungszeit Zv ist D. h., wenn man eine maximale Verzögerungszeit t_max verwirklichen möchte, benötigt man bei einer Abtastfrequenz f_A eine Speicherlänge

Umax

Bei Übereinstimmung der momentanen Speicheradresse und dem vorbestimmten Binärwort nv wird mit Hilfe der Signalleitungen 24 und 26 das Umschalt-Flip-Flop 10 und die Rücksetzlogik 12 aktiviert. Die Rücksetzlogik 12 setzt somit den Adreß-Generator 6 auf seinen Ausgangswert zurück und das Umschalt-Flip-Flop 10 vertauscht mit Hilfe der Umschalter 14 und 16 die Schreib- und Lesefunktion der beiden RAM-Speicher 4.

Die Abtastwerte der Echosignale werden mit Hilfe eines Datenbus 28 und des Umschalters 14 mit fortlaufender Adressierung synchron zur Abtastfrequenz /* in den auf Schreiben eingestellten RAM-Speicher 4 eingelesen. Gleichzeitig wird aus dem anderen RAM-Speicher 4 bei gleicher fortlaufender Adressierung über einen Datenbus 30 synchron zur Abtastfrequenz /λ ausgelesen.

Mit Hilfe dieser Vorrichtung kann man annähernd jede beliebige Verzögerungszeit digital verwirklichen bei gleichzeitiger Verminderung der Speicher pro Wandlerelement. Außerdem ist der Aufwand zur Speicherung und zur Steuerung gering, und die Steuerung benötigt keine Information von den Nachbarwandlerelementen.

In einer bevorzugten Ausführungsform der Verzögerungseinrichtung 2 ist für jedes Wandlerelement ein Taktgenerator und ein Digital-Analog-Wandler mit Glättungsfilter vorgesehen.

Durch die Verwendung jeweils eines Taktgenerators für ein Wandlerelement wird die Vorrichtung unsynchronisiert betrieben. Das Summensignal eines Wandlerelementes muß somit nicht in digitaler Form vorliegen. Außerdem wird durch diese Gestaltung verhindert, daß Phasenverschiebungen innerhalb des Taktsignals auftreten können, wie beispielsweise bei einem zentralen Taktgenerator mit verhältnismäßig langer Taktsignalleitung 18 und sehr hoher Abtastfrequenz U-

In einer besonders vorteilhaften Ausführungsform der Verzögerungseinrichtung 2 nach F i g. 2 sind für die beiden RAM-Speicher zwei ECL-RAM-Speicher 32 (emitter-Coupled-logic) vorgesehen, die mit open-emitter-Ausgängen versehen sind. Außerdem sind jeweils die Ein- und Ausgänge der beiden ECL-RAM-Speicher 32 parallelgeschaltet. Die Eingänge CS (chip-select-input) sind mit Hilfe der Signalleitungen 34 mit einer Impulsformung 36 verbunden, welche über die Taktsignalleitung 18 mit einem in der Figur nicht dargestellten Taktgenerator verbunden ist. Über die Signalleitung 34 ist die Impulsformung 36 mit dem Umschalt-Flip-Flop 10 verbunden, dessen Ausgänge 38 jeweils mit Hilfe eines Gatters 40 an eine Signalleitung 42 angeschlossen sind. Die Ausgänge der Gatter 40 sind über Signalleitungen 44 mit Eingängen WE (write-enable-input) der ECL-RAM-Speicher 32 verbunden Die Abtastwerte

der Echosignale jeweils eines der Wandlerelemente werden über den Datenbus 28 in denjenigen ECL-RAM-Speicher 32 eingelesen, der auf Schreiben gesetzt ist. Die Datenlänge des Datenbusses 28 beträgt beispielsweise 8 bit und richtet sich nach der Signaldyna- 5 mik. Da die ECL-RAM-Speicher 32 mit open-emitter-Ausgänge versehen sind, kann man diese Ausgänge mit Hilfe des Datenbus 30 parallelschalten. Die Datenlänge des Datenbus 30 beträgt ebenfalls beispielsweise 8 bit. Demgegenüber ist die Adreßlänge des Adreßbus 22 bei- io spielsweise 6 bit bis 10 bit, vorzugsweise 8 bit, lang und richtet sich nach der gewünschten zu verwirklichenden Verzögerungszeit tv· Die Verzögerungszeit tν wird vorzugsweise über einen Rechner mittels eines Binärwortes η ν ermittelt, das proportional der Verzögerungszeit 15 tv ist und über den Adreßbus 22 dem Vergleicher 8 zugeführt ist.

Durch die Verwendung von ECL-RAM-Speichern 32 können die Funktionen der Umschalter 14 und 16 durch die Steuereingänge ~CS und WE der ECL-RAM-Speieher 32 übernommen werden. Wenn man am Steuereingang CS des einen ECL-RAM-Speichers 32 ein L-Signal (low) anlegt und gleichzeitig am Steuereingang WE ein Η-Signal (high) anliegt, so werden die Daten auf den Datenbus 30 synchron zur Abtastfrequenz Λ ausgelesen. Wenn aber am Steuereingang Ü5 und W£des einen ECL-RAM-Speicher 32 jeweils gleichzeitig ein L-Signal anliegt, so werden die Daten vom Datenbus 28 in den RAM-Speicher eingelesen. Die ECL-Schaltungen haben die kleinsten Schaitzeiten aller Logikfamilien. Da die ECL-RAM-Speicher 32 mit open-emitter-Ausgängen versehen sind, kann man sie mit Hilfe des Datenbus 30 parallelschalten. Durch diese Maßnahme erreicht man eine ODER-Verknüpfung jeweils der Ausgänge der beiden ECL-RAM-Speicher 32. Da diese Verknüpfung durch die äußere Verdrahtung erreicht wird, spricht man von »wired-or-Verknüpfung« der open-emitter-Ausgänge.

Hierzu 1 Blatt Zeichnungen

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Claims

Patentansprüche:

1. Vorrichtung zur Ultraschallabtastung nach dem Impuls-Echoverfahren mit einem Ultraschall-Applikator, der eine Vielzahl von Wandlerelementen zum Aussenden und zum Empfang von Ultraschallsignalen enthält, und mit einer Verzögerungseinrichtung, die eine Vielzahl von RAM-Speichern (random-access-memory) enthält, deren Speicherkapazität wenigstens der maximalen Verzögerungszeit (t_max) der Wandleranordnung entspricht, und bei der die Verzögerungseinrichtung die Echosignale für jedes Wandlerelement zeitlich so verzögert, daß sich in der Reihenfolge der Echosignale an den einzelnen Wandlerelementen am Ausgang der Verzögerungseinrichtung Phasengleichheit der Einzelsignale ergibt, dadurch gekennzeichnet, daß den Wandlerelementen jeweils zwei RAM-Speicher (4) zugeordnet sind und daß die Abtastwerte der Echosignale jeweils eines der Wandlerelemente in einen der beiden RAM-Speicher (4) eingeschrieben werden, während jeweils aus dem anderen RAM-Speicher (4) bei gleicher von einem Adress-Generator (6) erzeugten Adresse ausgelesen wird, und daß jeweils ein Vergleicher (8) vorgesehen ist, der die momentane Adresse mit einem vorbestimmten Binärwort (nv) vergleicht und der bei Übereinstimmung ein Umschalt-Flip-Flop (10), das die Schreib- und Lesefunktion der beiden RAM-Speicher (4) vertauscht, sowie eine Rücksetzlogik (12) aktiviert, die den Adress-Generator (6) auf seinen Ausgangswert zurücksetzt.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß den Wandlerelementen ein gemeinsamer Taktgenerator zugeordnet ist.

3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß für die Wandlerelemente jeweils ein Taktgenerator vorgesehen ist.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß für die Wandlerelemente jeweils ein Digital-Analog-Wandler mit Glättungsfilter vorgesehen ist.

5. Vorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß als Adress-Generator (6) ein Zähler vorgesehen ist.

6. Vorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß den Eingängen und den Ausgängen der beiden RAM-Speicher (4) jeweils ein gemeinsamer Umschalter (14,16) zugeordnet ist.

7. Vorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß als RAM-Speicher (4) ein ECL-RAM-Speicher (32) (emitter-coupled-logic) vorgesehen ist, der mit open-emitter-Ausgängen versehen ist.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß jeweils die Eingänge und jeweils die Ausgänge der beiden ECL-RAM-Speicher (32) parallelgeschaltet sind.