DE3141471A1

DE3141471A1 - Anti-short-circuit device for transistors

Info

Publication number: DE3141471A1
Application number: DE19813141471
Authority: DE
Inventors: Hans Dr.-Ing. Dr. 6940 Weinheim-Sulzbach Kahlen; Rainer 6140 Bensheim Schmitt
Original assignee: Brown Boveri und Cie AG Germany; BBC Brown Boveri AG Germany
Current assignee: ABB AG Germany
Priority date: 1981-10-20
Filing date: 1981-10-20
Publication date: 1983-05-05

Abstract

The invention relates to an anti-short-circuit device for transistors, in particular power field-effect transistors, in which activation signals (A) for the transistor (2) are fed to a first NAND element (6) via its first input and output signals of a second NAND element (10) are fed via its second input. The activation signals (A) for the transistor (2) are supplied to the first input of the second NAND element (10) via a delay circuit (8, 9). A signal voltage (US) dependent on the voltage (UDS) of the transistor (2) is applied to the second input of the second NAND element (10). The output of the first NAND element (6) is connected via an inverter (7) to the control connection (G) of the transistor (2). In the event of a short circuit or overload of the transistor (2), the voltage on the transistor (2) rises and the connection signals (A) are suppressed due to through-connection of the second NAND element (10). <IMAGE>

Description

Kurzschlußschutzeinrichtung für Transistoren.Short-circuit protection device for transistors.

Die Erfindung betrifft eine Kurzschlußschutzeinrichtung für Transistoren gemäß dem Oberbegriff des Anspruches 1.The invention relates to a short-circuit protection device for transistors according to the preamble of claim 1.

Aus der Patentanmeldung P 31 16 341¢6 ist für ein Elektrospeicher-Straßenfahrzeug der Einsatz von Lei.-stungs-Feldeffekttransistoren sowohl fir das Bord-Batterieladegerät als auch für die dem Gleichstrom-Ana triebsmotor zugeordnete Feldstromstellerschaltung bekannt. Dabei ist es unbedingt notwendig, die Leistungs-Feldeffekttransistoren während des Betriebes vor Kurzschlüssen und Uberlastungen zu schützen.From the patent application P 31 16 341 ¢ 6 is for an electric storage road vehicle the use of power field effect transistors both for the on-board battery charger as well as for the field current controller circuit assigned to the DC drive motor known. It is absolutely necessary to use the power field effect transistors to protect against short circuits and overloads during operation.

Der Erfindung liegt die Aufgabe zugrunde, eine Kurzschlußschutzeinrichtung für Transistoren, insbesondere Leistungs-Feldeffekttransistoren zu schaffen, die eine Uberlastung und nachfolgende Zerstörung der Transistoren in einfacher Weise ermöglicht.The invention is based on the object of a short-circuit protection device for transistors, especially power field effect transistors to create the overloading and subsequent destruction of the transistors in a simple manner enables.

Diese Aufgabe wird durch die im Anspruch 1 gekennzeichneten Merkmale gelöst.This object is achieved by the features characterized in claim 1 solved.

Die mit der Erfindung erzielbaren Vorteile sind insbesondere durch den einfachen und robusten Aufbau der Kurzschlußschutzeinrichtung gegeben, die zudem preiswert herstellbar ist, beispielsweise in C-MOS-Technik. Es ist eine einfache Anpassung der Kurzschlußschutzeinrichtung an Transistoren mit unterschiedlichen Kenndaten möglich.The advantages that can be achieved with the invention are in particular due to given the simple and robust structure of the short-circuit protection device, which also can be produced inexpensively, for example in C-MOS technology. It's a simple one Adaptation of the short-circuit protection device to transistors with different Characteristics possible.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.Advantageous refinements of the invention are set out in the subclaims marked.

Die Erfindung wird nachfolgend anhand der in der Zeichnung dargestellten Ausführungsbeispiele erläutert.The invention is illustrated below with reference to the in the drawing Embodiments explained.

Es zeigen: Fig. 1 die Kurzschlußschutzeinrichtung, Fig. 2 die zeitlichen Verläufe der Ansteuersignale und den resultierenden Transistorstrom, Fig. 3, 4, 5 die Signalzustände der einzelnen Bauteile bei Normalbetrieb, Fig. 6 die Signalzustände im Störungsfall, Fig. 7, 8 eine Schaltung zur Anpassung der Ansprechschwelle der Kurzschlußschutzeinrichtung an Transistorkenndaten.They show: FIG. 1 the short-circuit protection device, FIG. 2 the temporal Course of the control signals and the resulting transistor current, Fig. 3, 4, 5 the signal states of the individual components during normal operation, FIG. 6 the signal states in the event of a fault, Fig. 7, 8 a circuit for adapting the response threshold of the Short-circuit protection device on transistor characteristics.

In Fig. 1 ist die erfindungsgemäße Kurzschlußschutzeinrichtung für Transistoren, vorzugsweise Leistungs-Feldeffekttransistoren dargestellt. Eine Last 1, insbesondere ein Motor, wird über ihre erste Klemme mit einer Eingangsgleichspannung UE (z.B. 150 V) beaufschlagt. Der über die erste Klemme der Last 1 fließende Laststrom ist mit 1L bezeichnet. Die zweite Klemme der Last 1 ist über die Drain-Source-Strecke eines Feldeffekttransistors 2 mit Masse verbunden (D = Drain, S = Source, G = Gate des Feldeffekttransistors 2). Der Last 1 ist eine Freilaufdiode 20 parallel geschaltet. Der über den Drain-Anschluß fließende Strom ist mit ID und die Spannung zwischen Drain D und Source S ist mit UDS bezeichnet.In Fig. 1, the short-circuit protection device according to the invention is for Transistors, preferably power field effect transistors shown. A burden 1, in particular a motor, is supplied with a DC input voltage via its first terminal UE (e.g. 150 V) applied. The load current flowing through the first terminal of load 1 is labeled 1L. The second terminal of load 1 is across the drain-source path of a field effect transistor 2 connected to ground (D = drain, S = source, G = gate of Field effect transistor 2). The load 1 is a freewheeling diode 20 connected in parallel. The current flowing through the drain connection is denoted by ID and the voltage between drain D and source S is denoted by UDS.

Der Gate-Anschluß G des Feldeffekttranslstors 2 wird über eine Treiberstufe 3 angesteuert. Die leistungsmäßige Versorgung der Treiberstufe 3 erfolgt über einen Vorwiderstand 4, der über seine erste Klemme mit der Eingangsgleichspannung UE beaufschlagt wird. An der zweiten Klemme des Vorwiderstandes 4 ist die Versorgungsspannung UV (z.B. 15 V) abgreifbar, die von einer Zenerdiode 19 stabilisiert wird. Die Zenerdiode 19 ist zwischen den Vorwiderstand LI und Masse geschaltet.The gate connection G of the field effect translator 2 is via a driver stage 3 controlled. The power supply of driver stage 3 takes place via a Series resistor 4, which has the DC input voltage UE applied to it via its first terminal will. The supply voltage UV is at the second terminal of the series resistor 4 (e.g. 15 V), which is stabilized by a Zener diode 19. The zener diode 19 is connected between the series resistor LI and ground.

Ein erster Inverter 5 (NICHT Glied 5) der Kurzschluß einrichtung wird eingangsseitig mit einem Eingangssignal A zur Ansteuerung des Feldeffekttransistors 2 beaufschlagt. Ausgangsseltig ist der Inverter 5 mit dem ersten Eingang eines ersten NAND-Gliedes 6 (UND-Glied mit negiertem Ausgang 6) verbunden. Der Ausgang des NAND-Gliedes 6 ist silber einen zweiten Inv-erter 7 (NICHT-Clied 7) mit dem Steuereingang der Treiberstufe 3 verbunden. An den Ausgang des Inverters 5 ist desweiteren ein Widerstand 8 angeschlossen. Die weitere Anschlußklemme des Widerstandes 8 ist zum einen über einen Kondensator 9 mit Masse verbunden und liegt zum anderen an einem ersten Eingang eines zweiten NAND-Giedes 10 (UND-Glied mit negiertem Ausgang 10). Widerstand 8 und Kondensator 9 bilden ein Verzögerungsglied. Der Ausgang des NAND-Gliedes 10 ist mit dem zweiten Eingang des NAND-Gliedes 6 verbunden.A first inverter 5 (NOT member 5) of the short-circuit device is on the input side with an input signal A for controlling the field effect transistor 2 applied. The inverter 5 is output with the first input of a first NAND gate 6 (AND gate with negated output 6) connected. The output of the NAND gate 6 is a second investor 7 (NOT-Clied 7) with the control input of the silver Driver stage 3 connected. There is also a resistor at the output of the inverter 5 8 connected. The other terminal of the resistor 8 is on the one hand a capacitor 9 is connected to ground and is also connected to a first input a second NAND gate 10 (AND gate with negated output 10). Resistance 8 and capacitor 9 form a delay element. The output of the NAND gate 10 is connected to the second input of the NAND gate 6.

Zwischen der zweiten Klemme des Vorwiderstandes 4 und Masse ist ein Spannungsteiler, bestehend aus zwei Widerständen 11 und 12 geschaltet. Dabei. liegt die Versorgungsspannung UV am Widerstand 11, während Widerstand 12 an Masse angeschlossen ist. Der gemeinsame Verbindungspunkt beider Widerstände 11 und 12 ist zum einen mit dem zweiten Eingang des NAND-Gliedes 10 verbunden und liegt zum anderen über einer Entkopplungsdiode 13 am Drain-Anschluß D des-Feldeffekttransistors 2. Dabei ist die Kathode der Diode 13 an den Drain-Anschluß D und die Anode an den gemeinsamen Verbindungspunkt beider Widerstände 11 und 12 angeschlossen, d.h. an der Kathode der Diode 13 liegt die Spannung UDS an. Die am gemeinsamen Verbindungspunkt der Widerstände 11, 12 anstehende Spannung ist mit US (Sperrspannung) bezeichnet.Between the second terminal of the series resistor 4 and ground is a Voltage divider, consisting of two resistors 11 and 12 connected. Included. lies the supply voltage UV at resistor 11, while resistor 12 is connected to ground. The common connection point of both resistors 11 and 12 is on the one hand connected to the second input of the NAND gate 10 and is on the other hand via a decoupling diode 13 at the drain terminal D of the field effect transistor 2. The cathode of the diode 13 is connected to the drain terminal D and the anode to the common connection point of both resistors 11 and 12 connected, i.e. to voltage UDS is applied to the cathode of diode 13. The one at the common connection point the voltage present in the resistors 11, 12 is denoted by US (reverse voltage).

Die Treiberstufe 3 dient lediglich zur Erhöhung der leistungsmaßigen Ansteuerung des Feldeffekttransistors 2 und kann gegebenenfalls entfallen. In diesem Fall ist der Ausgang des Inverters 7 direkt mit dem Gate-Anschluß des Feldeffekttransistors 2 verbunden.The driver stage 3 is only used to increase the performance Control of the field effect transistor 2 and can optionally be omitted. In this The case is the output of the inverter 7 directly to the gate terminal of the field effect transistor 2 connected.

In Fig. 2 ist der zeitliche Verlauf des Eingangssignales A zur Ansteuerung des Feldeffekttransistors 2 dargestellt. Dabei ist angenommen, daß die Drain-Source-Strecke des Feldeffekttransistors 2 sperren soll, falls A = H" (High)) und leiten soll, falls A (Low). Im Zeitraum t1C t t2 beträgt A = L, im Zeitraum t2ct z t3 beträgt A = H, im Zeitraum t34 t C beträgt A = L, im Zeitraum t44 tZ t5 beträgt A = H usw.In Fig. 2 is the time course of the input signal A for control of the field effect transistor 2 shown. It is assumed that the drain-source path of field effect transistor 2 should block if A = H "(High)) and should conduct, if A (Low). In the period t1C t t2 is A = L, in the period t2ct z is t3 A = H, in the period t34 t C is A = L, in the period t44 tZ t5 is A = H etc.

In Fig. 2 ist desweiteren der Strom IL des Feldeffekttransistors 2 dargestellt. Der Strom IL steigt in den Zeiträumen, in denen A = L gilt, jeweils an und fällt in den Zeiträumen, in denen A = H gilt, jeweils ab. Der Strom fließt in letzterem Fall durch die Freilaufdiode 20. Durch Variation von Leitdauer (eine Leitdauer tritt z.B. im Zeitraum t34 t ( t4 auf) und Sperrzeit (eine Sperrzeit tritt z.B. im Zeitraum t4 C t ( t5 auf) läßt sich ein vorgebbarer Mittelwert des Stromes TIJ mit Hufe dieser Pulsbreitenmodulation einstellen.Furthermore, the current IL of the field effect transistor 2 is shown in FIG. 2 shown. The current IL increases in the time periods in which A = L applies in each case and falls in the periods in which A = H applies. The power is on in the latter case by the freewheeling diode 20. By varying the conduction time (one Conducting time occurs e.g. in the period t34 t (t4) and blocking time (a blocking time occurs e.g. in the period t4 C t (t5 open) a specifiable mean value of the current TIJ using this pulse width modulation.

Anhand der Figuren 3 bis 6 wird nachfolgend die Funktionsweise der Kurzschlußschutzeinrichtung beschrieben.With reference to Figures 3 to 6, the functioning of the Short-circuit protection device described.

In den Figuren 3 bis 6 sind zu diesem Zweck jeweils die logischen Symbole "L" und 'EI" der einzelnen Signalleltungen elngezeichnet.In FIGS. 3 to 6, the logical ones are in each case for this purpose Symbols "L" and 'EI "of the individual signal lines are drawn.

In Fig. 3 sind die Signalzustände für den Zeitpunkt t = t1 eingetragen, d.h. für den Elnschaltzeitpunkt des Feldeffekttransistors 2. Das Eingangssignal beträgt A = L. Am Ausgang des Inverters 5 und folglich an der mit dem Inverter 5 verbundenen Klemme des Widerstandes 8 weist das Signal den Wert H auf. Durch die aus dem Kondensator 9 und dem Widerstand 8 gebildete Verzögert rungsschaltung ergibt sich eine zeitliche Verzögerung bei der Durchschaltung des Signals H zum ersten Eingang des NAND-Gliedes 10, d.h. im Einschaltaugenblick des Feldeffekttransistors 2 und während eines durch die Kapazität des Kondensators 9 und den ohmschen Widerstandswert des Widerstandes 8 bestimmten, vorwählbaren Zeitraum Tv danach hat das Signal am ersten Eingang des NAND-Gliedes 10 den Wert L. Der Signalwert am zweiten Eingang des NAND-Gliedes 10 beträgt H, da die Drain-Source-Spannung UDS im Einschaltaugenbllck des Transistors 2 zum Zeitpunkt t = t1 ungefähr gleich ist dem Wert der Eingangsgleichspannung UE, und damit einen verhältnismäßig hohen Spannungswert aufweist. Im Einschaltaugenblick des Feldeffekttransistors 2 fließt noch kein Strom durch den Transistor und es tritt somit kein Spannungsabfall an der Last 1 auf. Für die Sperrspannung U5 des NAND-Gliedes 10 wird dabei für das Ausführungsbeispiel angenommen: US >7,5V bedeutet ein H-Signal und U5 ( 7,5V bedeutet ein L-Signal für den zweiten Eingang des NAND-Gliedes 10. Zum Zeitpunkt t = t1 beträgt U5 > 7,5V.In Fig. 3, the signal states for the time t = t1 are entered, i.e. for the moment when the field effect transistor 2 is switched on. The input signal is A = L. At the output of the inverter 5 and consequently at that with the inverter 5 connected terminal of the resistor 8, the signal has the value H. Through the Delayed circuit formed from the capacitor 9 and the resistor 8 results there is a time delay in switching the signal H through to the first Input of the NAND gate 10, i.e. when the field effect transistor is switched on 2 and during one by the capacitance of the capacitor 9 and the ohmic resistance value of the resistor 8 certain, preselectable period Tv thereafter the signal has on first input of the NAND gate 10 has the value L. The signal value at the second input of the NAND element 10 is H, since the drain-source voltage UDS is switched on of transistor 2 at time t = t1 is approximately equal to the value of the DC input voltage UE, and thus has a relatively high voltage value. At the moment of switch-on of the field effect transistor 2 no current flows through the transistor and it occurs thus no voltage drop across load 1. For the reverse voltage U5 of the NAND element 10 is assumed for the exemplary embodiment: US> 7.5V means an H signal and U5 (7.5V means an L signal for the second input of NAND gate 10. At time t = t1, U5 is> 7.5V.

Der Signalwert am Ausgang des NAND-Gliedes 10 beträgt somit H. Folglich schaltet das NAND-Glied 6 durch und gibt ein L-Signal an den Inverter 7 ab. Der Treiberstufe 3 liegt somit ein H-Signal an, was ein Durchschalten der Treiberstufe 3 und damit ein Leitendwerden des Feldeffekttransistors 2 nach sich zieht.The signal value at the output of the NAND element 10 is thus H. Consequently switches the NAND gate 6 through and outputs an L signal to the inverter 7. Of the Driver stage 3 therefore has an H signal, which means that the driver stage is switched through 3 and thus the field effect transistor 2 becomes conductive.

In Fig. LI sind die Signalzustände für den Zeitraum t1 4 t C t2 nach Ablauf der Verzögerungszeit Tv eingetragen, wobei die Drain-Source-Spannung UDS - ID .RDS (RDS = Drain-Source-Widerstand des Feldeffekttransistors 2) auf einem vom Strom ID abhängigen zulässigen Wert gesunken ist, d.h. UDS tA UE. Als zulässigen Wert für die Spannung UDS wird für das Ausführungsbeispiel der Bereich 5....10V angesehen.In Fig. LI, the signal states for the period t1 are 4 t C t2 after The expiry of the delay time Tv is entered, the drain-source voltage UDS - ID .RDS (RDS = drain-source resistance of field effect transistor 2) on one permissible value dependent on the current ID has decreased, i.e. UDS tA UE. As permissible The value for the voltage UDS is the range 5 ... 10V for the exemplary embodiment viewed.

Der Signalwert am zweiten Eingang des NAND-Gliedes 10 beträgt L, da Us C 7,5V und damit sperrt das NAND-Glied 10.The signal value at the second input of the NAND gate 10 is L, da Us C 7.5V and thus the NAND element 10 blocks.

Das am Ausgang des Inverters 5 anstehende H-Signal wird nach Ablauf der Verzögerungszeit Tv vom Verzögerungswerk 8/9 durchgeschaltet (Kondensator 9 ist aufgeladen) und liegt am ersten Eingang des NAND-Gliedes 10 an. Da der zweite Eingang des NAND-Gliedes 10 jedoch mit dem Signalwert L tveaufschlagt wird, bleiben die Ausgangssignale des zweiten NAND-Gliedes 10, des ersten NAND-Gliedes 6 und des Inverters 7 unverändert.The H signal present at the output of inverter 5 becomes after expiry the delay time Tv is switched through by the delay mechanism 8/9 (capacitor 9 is charged) and is applied to the first input of the NAND element 10. Because the second However, the input of the NAND element 10 is subjected to the signal value L tv the output signals of the second NAND gate 10, the first NAND gate 6 and the Inverters 7 unchanged.

In Fig. 5 sind die Signalzustände für den Zeitraum t2 < t < t3 dargestellt. Das Eingangssignal A zur Ansteuerung des Feldeffekttransistors 2 weist den Wert H auf, folglich steht am Ausgang des Inverters 5 und damit am ersten Eingang des NAND-(,liedes 10 ein L-Signal an.In FIG. 5, the signal states for the period t2 <t < t3 shown. The input signal A for controlling the field effect transistor 2 assigns the value H on, consequently there is 5 at the output of the inverter and thus at the first input of the NAND - (, song 10 an L signal.

Der zweite Eingang des NAND-Gliedes 10 wird ebenfalls mit einem L-Signal beaufschlagt, da UDS UF, und folglich U57,5V. Am zweiten Eingang des NAND-Gliedes 6 liegt folglich ein H-Signal an. Am Ausgang des NAND-Gliedes 6 wird ein H-Signal abgegeben, somit wird der Treiberstufe 3 ein L-Signal zugeführt, was ein Sperren der Treiberstufe 3 und ein Sperren des Felder fekttransistors 2 zur Folge hat.The second input of the NAND gate 10 is also with an L signal applied, as UDS UF, and consequently U57.5V. At the second input of the NAND gate 6 there is consequently an H signal. At the output of the NAND gate 6 is an H signal output, so the driver stage 3 is supplied with an L signal, which is a blocking the driver stage 3 and blocking the fields fekttransistor 2 has the consequence.

Die in den weiteren Zeiträumen ablaufenden Vorgänge sind analog zu den in Figuren 3, 4, 5 beschriebenen Vor gängen, solange sie die Spannung UDS im vorgeschriebenen Bereich bis maximal 10V bewegt. Falls die Spannung UDS = ID UDS den Maximalwert 10V überschreitet, so wird dies als Kurzschluß bzw. tiberlastung interpretiert und die Ansteuersignale A fiir den Transistor 2 werden unterdrückt.The processes taking place in the other periods are analogous to the processes described in Figures 3, 4, 5, as long as the voltage UDS im specified range moves up to a maximum of 10V. If the voltage UDS = ID UDS If the maximum value exceeds 10V, this is a short circuit or overload interpreted and the control signals A for the transistor 2 are suppressed.

In Fig. 6 sind für diesen Störungsfall die Signalzustande eingetragen. Das Eingangssignal A am Eingang des Inverters 5 betragt L, folglich weist das Ausgangssignal des Inverters 5 den Wert H auf. Am ersten Eingang des NAND-Gliedes 10 steht somit nach Ablauf der Verzögerungszeit Tv ein H-Signal an. Am zweiten Eingang des NAND-Cliedes 10 steht ebenfalls ein H-Signal an, da U5>7,5V infolge der erhöhten Spannung UDS ist, Das NAND-Glied 10 schaltet folglich durch und gibt ein L-Signal an den zweiten Eingang des NAND-Gliedes 6 ab.The signal states for this malfunction are entered in FIG. 6. The input signal A at the input of the inverter 5 is L, consequently the output signal of the inverter 5 has the value H. At the first input of the NAND gate 10 is thus after the delay time Tv has elapsed, an H signal is on. At the second entrance of the NAND-Cliedes 10 there is also an H signal, since U5> 7.5V due to the increased voltage UDS is, the NAND gate 10 consequently switches through and outputs an L signal to the second input of the NAND gate 6 from.

Am Ausgang des NAND-Gliedes 6 erscheint ein H-Slgnal, folglich wird der Treiberstufe 3 ein L-Signal zugeleitet, was ein Sperren des Feldeffekttransistors 2 nach sich zieht. Der hohe Kurzschlußstrom durch den Transistor 2 wird somit unterdruck.An H signal appears at the output of the NAND element 6, and consequently becomes the driver stage 3 is supplied with an L signal, which blocks the field effect transistor 2 entails. The high short-circuit current through the transistor 2 is thus underpressure.

Die Spannungsschwelle für das Ansprechen der Kurzschlußschutzeinrichtung ab einer Maximalspannung von UDS ist mit Rücksicht auf den Durchlaßwiderstand RDS des Transistors (je nach Transistortvp verschieden) durch geeignete Kombination der ohmschen Widerstandswerte der Widerstände 11 und 12 einstellbar.The voltage threshold for the response of the short-circuit protection device from a maximum voltage of UDS, the forward resistance is RDS of the transistor (different depending on the transistor type) through a suitable combination the ohmic resistance values of the resistors 11 and 12 are adjustable.

Eine weitere, universell einsetzbae Möglichkeit zur Anpassung der Ansprechschwelle der Kurzschlußschutzeinrichtung unter Berücksichtigung des Durchlaßwiderstandes RDS ist in den Figuren 7 und 8 dargestellt. Die Widerstände 11 und 12 sind dabei ersetzt durch drei in Serie geschaltete Widerstände 14, 15 und 16. Der gemeinsame Anschlußpunkt der Widerstände 14 und 15 ist dabei mit 17 sowie der gemeinsame Anschlußpunkt der Widerstände 15 und 16 mit 18 bezeichnet. Widerstand 14 wird anderersefts mit der Versorgungsspannung Uv beaufschlagt, während Widerstand 16 andererseits an Masse liegt. Mit dieser Widerstandskombination sind drei Anschlußvarianten möglich, je nach vorliegendem Durchlaßwiderstand RDS des Transistors. Gemäß einer ersten Variante werden der zweite Eingang des NAND-Gliedes 10 mit Anschlußpunkt 17 sowie die Diode 13 mit Anschlußpunkt 18 verbunden, wie in Fig. 7 dargestellt.Another, universally applicable option for adapting the Response threshold of the short-circuit protection device taking into account the forward resistance RDS is shown in FIGS. 7 and 8. The resistors 11 and 12 are included replaced by three resistors 14, 15 and 16 connected in series. The common one The connection point of the resistors 14 and 15 is 17 and the common connection point of the resistors 15 and 16 are denoted by 18. Resistor 14 is differently with the supply voltage Uv applied, while resistor 16 on the other hand to ground lies. With this resistor combination, three connection variants are possible, each according to the present forward resistance RDS of the transistor. According to a first variant become the second input of the NAND gate 10 with connection point 17 and the diode 13 connected to connection point 18, as shown in FIG.

Eine zweite Anschlußvariante ist in Fig. 8 dargestellt.A second connection variant is shown in FIG.

Hierbei werden der zweite Eingang des NAND-Gliedes 10 mit Anschlußpunkt 8 sowie die Diode 13 mit Anschlußpunkt 17 verbunden. Eine dritte (nicht dargestellte) Anschlußvariante ergibt sich, wenn sowohl der zweite Eingang des NAND-Gliedes 10 als auch die Diode 13 mit dem AnschluB-punkt 17 verbunden werden.Here, the second input of the NAND gate 10 is connected to the connection point 8 and the diode 13 are connected to connection point 17. A third (not shown) Connection variant results when both the second input of the NAND element 10 as well as the diode 13 are connected to the connection point 17.

Die Verzögerungszeit Tv ist, wie bereits erwähnt, durch entsprechende Variation der elektrischen Werte der Bauteile Widerstand 8/Kondensator 9 einstellbar. Bei parallelem Anschluß mehrerer Feldeffekttransistoren 2 ist beispielsweise eine verlrngerte Verzögerungszeit Tv einzustellen.As already mentioned, the delay time Tv is through appropriate Variation of the electrical values of the components resistor 8 / capacitor 9 adjustable. When several field effect transistors 2 are connected in parallel, one is for example set extended delay time Tv.

Claims

A n p r ü c h e. Short-circuit protection device for transistors, into the other power field effect translators, characterized by the following features: - A first NAND element (6) is controlled via its first input (A) for the Trans 1 stor (2) as well as output signals via its second input second NAMD element (10) - the first input of the second NAND element (10) are the control signals (A) for the transistor (2) via a delay circuit (8, 9) - the second input of the second NAND gate (10) is one of the Voltage (UDS) of the transistor (2) dependent signal voltage (Us), the output of the first NAND element (6) is connected to the control terminal (G) of the transistor (2).

2. Short-circuit protection device according to claim 1, characterized in that that the output of the first NAND element (6) via an inverter (7) to the control terminal (G) of the transistor (2) is connected.

3. Short-circuit protection device according to at least one of the preceding Claims, characterized in that the inverter (7) via a driver stage (3) is connected to the transistor (2).

Li. Short-circuit protection device according to at least one of the preceding Claims, characterized in that the delay circuit consists of a resistor (8th) with a downstream capacitor (9).

5. Short-circuit protection device according to at least one of the preceding Claims, characterized in that the second input of the second NAND gate (10) is connected to the common connection point of two resistors (11, 12), a supply voltage (Uv) being applied to one resistor (11), the other resistor (12) is connected to ground, and the common connection point is connected to a decoupling diode (13) has the voltage (UDS) of the transistor (2) applied to it will.

6. Short-circuit protection device according to at least one of the claims 1 to 3, characterized in that a series connection of three resistors (14, 15, 16) is provided, the second input of the second NAND gate (10) as well as an optional diode (13) to which the voltage (UDS) of the transistor (2) is applied can be connected to the common connection points (17, 18) of the resistors (14, 15, 16) and the one external resistor (14) has a supply voltage (Uv) applied to it and the other external resistor (16) is connected to ground.