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Verwendung einer Schaltungsanordnung zum potential-
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freien Ansteuern für in Reihe geschaltete Leistuhgs-FET Zusatz zum
Patent .. . .... .. (Patentanmeldung P 30 45 7/1.7) Die Erfindung bezieht sich auf
die Verwendung einer Schaltungsanordnung zum Ansteuern eines Lei stungs-FET, mit
einem Ubertrager, dessen Primärwicklung über ein Differenzierglied mit einem Steuereingang
verbunden ist, dessen Sekundärwicklung an einer Klemme über einen Schalter mit dem
Gateanschluß und dessen-andere Klemme mit dem Sourceanschluß des FET verbunden ist,
mit einem im Schalter vorgesehenen, der Gate-Sourcestrecke des FET parailelgeschalteten
Transistor, der durch eine den FET leitend steuernden Spannung gesperrt wird und
durch eine Spannung entgegengesetzter Polarität leitend gesteuert wird, nach Patent
.. . .... ..
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(P 30 45 7/1.7) für in Reihe geschaltete Leistungs-FET.
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Mit der Schaltungsanordnung gemäß Hauptpatent läßt-sich ein Leistungs-FET
potentialfrei ansteuern, d. h. öffnen und sperren. Damit ist es möglich, die Last
wahlweise sourceseitig, drainseitig oder zu beiden Seiten des Leistungs-FET verteilt
anzuordnen.
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Ziel der Erfindung ist, mindestens zwei in Reihe geschaltete Leistungs-FET
potentialfrei anzusteuern.
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Dieses Ziel wird erreicht durch eine der Anzahl der FET entsprechende
Anzahl von gleichsinnig gewickelten Sekundärwicklungen, deren eine Klemme über je
einen Schalter mit dem Gateanschluß und deren andere Klemme mit dem Sourceanschluß
einer der FET verbunden ist.
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Die Erfindung wird an Hand eines Ausführungsbeispiels in Verbindung
mit den Fig. 1 und 2 näher erläutert: In Fig. 1 ist die Schaltungsanordnung gemäß
Hauptpatent zum potential'freien Ansteuern eines einzigen Le&stungs-FET dargestellt.
Sie besteht aus einem Ubertrager 7 mit einer Primärwicklung 8 und einer Sekundärwicklung
9, einem primärseitigen Differenzierglied und einem sekundärseitigen Schalter 10.
Das primärseitige Differenzierglied besteht im einfachsten Fall aus einem im Strompfad
-liegenden Kondensator 5 und einem Widerstand 6, der der Primärwicklung 8 parallelgeschaltet
ist. Eine Klemme 3 der Sekundärwicklung ist über eine Diode 11 des Schalters 10
mit dem Gateanschluß G eines n-Kanal-Leistungs-FET 12 verbunden. Die andere Klemme
4 der Sekundärwicklung ist mit dem Sourceanschluß S verbunden. Der FET 12 liegt
über eine Last 13 an einer Spannung Ug. Die Eingangskapazität CG des FET 12 ist
durch einen Kondensator mit gestrichelten Zuleitungen symbolisiert. Zwischen dem
Gateanschluß G und dem Sourceanschluß S bzw. parallel zur Eingangskapazität CG liegt
die Laststrecke (Emitter-Kollektorstrecke) eines bipolaren Transistors 14. Der Basis-Kollektorstrecke
des Transistors 14 ist ein Kondensator 15 parallelgeschaltet, dessen einer Anschluß
an der Klemme 4 der Sekundärwicklung 9 bzw. am Sourceanschluß S liegt. Der andere,
mit dem Basisanschluß des Transistors 14 verbundene Anschluß des Kondensators 15
ist über eine Zenerdiode 17 mit der einen Klemme 13 verbunden. Die Zenerdiode ist
so gepolt, daß sie bei einer
die Eingangskapazität aufladenden Spannung
ebenfalls leitet. Ferner ist noch ein Widerstand 16 vorgesehen, der zwischen dem
Gateanschluß G und dem Basisanschluß des Transistors 14 liegt. Der Bipolartransistor
14 kann auch durch einen p-Kanal-FET ersetzt werden. Bei diesem ist die Laststrecke
durch die Strecke Sourcezone-Drainzone gebildet.
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Bei Anlegen einer Eingangsspannung Ue, z. B. eines Rechteckimpulses
an die Eingangsklemmen 1, 2 wird dieser differenziert und erscheint sekundärseitig
an den Klemmen 3, 4 als Ausgangsspannung Ua in Form eines positiven und eines negativen
Impulses. Der positive Impuls gelangt über die Diode zum Gateanschluß G und lädt
die Eingangskapazität CG auf. Der FET 12 wird damit eingeschaltet. Gleichzeitig
wird der Kondensator 15 über die Zenerdiode 17 aufgeladen. Dann nimmt die Spannung
an der Sekundärwicklung 9 ab und wird wegen des Abbaus der magnetischen'Energie
im Übertrager negativ. Diese negative Spannung treibt einen Strom durch den Widerstand
18. Sie ist wesentlich kleiner als die Spannung Ua Erreicht das Potential an der
Klemme 3 jedoch einen Wert, -bei dem die Differenz zwischen der Spannung UG an der
Kapazität CG und der erwähnten negativen Spannung größer als die Zenerspannung der
Zenerdiode 17 ist, so bricht diese durch und entlädt die Eingangskapazität CG so
lange, bis die Spannungsdifferenz kleiner als die Zenerspannung .geworden ist. Bei
entsprechender Wahl der Zenerspannung entlädt sich die Eingangskapazität CG aber
nur so-weit, daß der FET 12 leitend bleibt.
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Bei der rückwärtigen Flanke des Steuerimpulses erscheint an den Ausgangsklemmen
3, 4 ein negativer Impuls. Dieser hat die Größe ~usa, so daß nun an den Klemmen
3, 4 eine Spannung liegt, die der Summe der Spannungen a + UG entspricht. Hierbei
bricht die Zenerdiode durch, der
Kondensator 15 entlädt sich und
der Transistor wird geöffnet. Dadurch wird die Eingangskapazität CG entladen und
der FET 12 wird gesperrt. Nach dem Abklingen des negativen Impulses an den Klemmen
3, 4 entsteht'ein positiver Impuls, der wieder auf dem Abbau der magnetischen Energie
im Übertrager 7-zurückzuführen ist. Dieser.
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Impuls hat geringe Amplitude und wird durch den Widerstand 18 bedämpft.
Durch entsprechende Dimensionierung kann erreicht werden, daß er kleiner als die
Schwellspannungen von Diode 11 und Zenerdiode 17 ist. Damit kann die Eingangskapazität
nicht mehr aufgeladen werden und ein erneutes Einschalten des FET 12 ist ausgeschlosen.
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In Fig. 2 ist nun die auf der Schaltungsanordnung nach Fig. 1 basierende
Schaltungsanordnung zum potentialfreien Ansteuern für in Reihe geschaltete Leistungs-FET
gezeigt. Der übertrager 7 ist hier entsprechend. der Anzahl zweier in Reihe geschalteter
Leistungs-FET 12 und 20 mit zwei gleichsinnig gewickelten Sekundärwicklungen 9 und
19 versehen. Bei Anlegen eines positiven Steuerimpulses an die Klemmen 1, 2 werden
in den Sekundärwicklungen 9 und 19 zunächst positive Steuerimpulse erzeugt, die
über die Schalter 10 auf die in Verbindung mit Fig. 1 beschriebene Weise die Leistungs-FET
12 und 20 gleichzeitig leitend: steuern. Damit liegt die Last 13 an Spannung. Mit
der negativen Flanke des Eingangsimpulses werden in beiden Sekundärwicklungen negative
Impulse erzeugt, die gleichzeitig die Eingangskapazitäten der Leistungs-FET 12 und
20 entladen und die FET damit sperren.
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Eine Erweiterung der Schaltungsanordnung nach Fig. 2 auf mehr als
zwei hintereinandergeschaltete FET ist möglich.
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Dazu ist der Ifbertrager'7 mit weiteren Sekundärwicklungen zu versehen,
die über je einen separaten Schalter 10
auf die in Verbindung mit
Fig. 1 beschriebene Weise mit dem Gateanschluß und dem Sourceanschluß der weiteren
Leistungs-FET verbunden werden. Damit ist eine potentialfreie, gleichzeitige Ansteuerung
aller FET möglich.
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Der Vorteil der Reihenschaltung von Leistungs-FET liegt darin, daß
sich die maximale Sperrspannung gegenüber einem einzigen Leistungs-FET vervielfacht.
Es ist zwar möglich, Leistungs-FET für hohe Sperrspannungen VDS zu konzipieren.
Diese FET haben jedoch einen hohen Durchlaßwiderstand im eingeschalteten Zustand
(RDS ON), da dieser proportional zu VDs steigt. Mit der Schaltung DS gemäß der Erfindung
läßt sich also eine Vervielfachung der Sperrspannung bei einer der Anzahl der FET
lediglich proportionalen Erhöhung des Durchlaßwiderstands erreichen.
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2 Figuren 1 Patentanspruch.