DE3003009A1

DE3003009A1 - Logic circuit for coupling functions - has four-transistor input stage and processing amplifier

Info

Publication number: DE3003009A1
Application number: DE19803003009
Authority: DE
Inventors: Franz-Joachim 5300 Bonn Kauffels; Otto Prof. Dr. Spaniol
Original assignee: KAUFFELS FRANZ JOACHIM; SPANIOL OTTO
Current assignee: KAUFFELS FRANZ JOACHIM; SPANIOL OTTO
Priority date: 1980-01-29
Filing date: 1980-01-29
Publication date: 1981-07-30
Also published as: DE3003009C2

Abstract

The logic circuit has the operation it performs determined by which of its inputs are employed. The circuit has four inputs and two outputs and accomplishes 74 different switching operations. The circuit has an input stage (1) containing at least four npn transistors (T1-T4) and a processing amplifier (2) with five diodes, two pnp transistors and two npn transistors. The four input transistors are connected in a specified manner via resistors to the supply poles and to one another. The output of the input stage is connected to the input of the processing amplifier, whose components are likewise connected in a specified manner.

Description

Logische Schaltung zur Realisierung von Verknüp- Logical circuit for the implementation of linked

fungsfunktionen Die Erfindung betrifft eine logische Schaltung nach dem Oberbegriff des Anspruches 1. Function functions The invention relates to a logic circuit according to the preamble of claim 1.

In der Schaltungstechnik ist es möglich, jede gegebene Schaltfunktion durch geeignete Zusammenschaltung von Basisschaltelementen zu realisieren. Man kommt dabei immer mit einer endlichen Menge von Gattern aus, die durch ihre internen elektrischen Eigenschaften in der Lage sind, die Funktionen einer Basis der Schaltfunktionen zu verwirklichen. Basen sind z. B.In circuit technology, it is possible to use any given switching function to be implemented by suitable interconnection of basic switching elements. One comes doing so always with a finite set of gates that are characterized by their internal electrical Properties are able to provide the functions of a basis of the switching functions to realize. Bases are e.g. B.

(UND, ODER, NICHT), (EXOR, UND), (NAND) oder (NOR). Realisierungen dieser Art sind jedoch, falls sie nicht gerade eine Basisfunktion betreffen logisch mehrstufig, das heißt, daß ein Signal vom Eingang bis zum Ausgang des Schaltkreises mehrere Gatter, die intern aus mehreren elektronischen Schaltstufen zusammengesetzt sind, durchlaufen muß.(AND, OR, NOT), (EXOR, AND), (NAND) or (NOR). Realizations of this kind, however, are logical unless they concern a basic function multi-stage, that is, a signal from the input to the output of the circuit several Gate that internally consists of several electronic switching stages are composed, must go through.

Bei solchen Realisationen können dynamische Hazards, falsche Reaktionen des Ausgangs auf Änderuna eines oder mehrerer Eingangswerte, auftreten, wie es aus Giloi-Liebiq, Logischer Entwurf digitaler Systeme", Springer-Verlag, Berlin, 1973, bekannt ist.With such realizations dynamic hazards, wrong reactions of the output on changes of one or more input values, occur as it is from Giloi-Liebiq, Logical Design of Digital Systems ", Springer-Verlag, Berlin, 1973, is known.

Dieser Nachteil kann vermieden werden durch Schaltelemente, die in der Laqe sind, möglichst viele verschiedene Funktionen ohne wesentlich erhöhten schalttechnischen Aufwand logisch einstufig, das heißt als einzelnes Gatter, zu realisieren. Die Auswahl der Funktionen kann dabei durch zusätzliche programmierbare Eingänge, was ungünstig in Bezuq auf eine Ausführung des Bausteins in integrierter Technik ist, durch Herausbrennen von Brücken in PLAs, wie es aus Timm, "Im Blickpunkt ROMs, PROMs und PLAs", Elektronik Sonderheft Mikroprozessoren, Seiten 17 bis 27, Franzis-Verlag, München, 1977, bekannt ist, oder durch spezielle Belegung der logischen Eingänge mit Schaltvariablen oder eventuell Konstanten geschehen.This disadvantage can be avoided by switching elements that are shown in are able to have as many different functions as possible without significantly increasing them switching effort logically single-stage, i.e. as a single gate realize. The selection of the functions can be done by additional programmable Inputs, which is unfavorable in relation to an implementation of the block in integrated Technology is, by burning out bridges in PLAs, like it from Timm, "In the spotlight ROMs, PROMs and PLAs ", electronics special issue microprocessors, pages 17 to 27, Franzis-Verlag, Munich, 1977, is known, or by special assignment of the logical Inputs with switching variables or possibly constants happen.

Letztere ist die weitaus günstigste Alternative, da sie flexibel gegenüber Änderungen des Schaltungsentwurfs und günstig in Bezug auf das Verhältnis von Anzahl der Funktionsvariablen zu Gesamtanzahl der Eingänge ist.The latter is by far the cheapest alternative as it is flexible compared to Changes in the design of the circuit and favorable in terms of the ratio of numbers of the function variables to the total number of inputs.

Die Schaltung soll dabei kompatibel zu TTL-Gattern sein, das heißt Eingangssignale in positiver Logik (Logisch "0" entspricht OV=UBO, loqisch "1" entspricht 3,5-7 V = +UB) annehmen und Ausgangssignale in ebensolcher Art abgeben.The circuit should be compatible with TTL gates, that is Input signals in positive logic (logic "0" corresponds to OV = UBO, logic "1" corresponds to 3.5-7 V = + UB) and emit output signals in the same way.

Der Erfindung liegt daher die Aufgabe zuqrunde, logisch einstufige universelle Schaltelemente so auszubilden, daß die Auswahl der Funktionen über die Belegung der funktionalen Eingänge geschieht und daß ein einzelnes Schaltelement möglichst viele verschiedene Schaltfunktionen logisch einstufig realisieren kann.The invention is therefore based on the task of logically single-stage to train universal switching elements so that the Selection of functions happens via the assignment of the functional inputs and that a single switching element can logically implement as many different switching functions as possible in one step.

Diese Aufgabe wird durch das Kennzeichen des Anspruches 1 gelöst.This object is achieved by the characterizing part of claim 1.

Um mit der Erfindung 74 verschiedene Schaltfunktionen von bis zu vier Variablen logisch einstufig zu realisieren, können die vier Eingänge verschieden mit Variablen, negierten Variablen oder Konstanten belegt werden, indem die Leitungen, deren Zustand jeweils durch die Variable oder Konstante beschrieben wird, mit einem oder mehreren Eingängen der Erfindung verbunden werden, so daß in Abhängigkeit von der Belegung der Eingänge mit Schaltvariablen, die durch elektrische Potentiale repräsentiert werden, die genannten 74 verschiedenen Schaltfunktionen von bis zu vier Schaltvariablen, unter ihnen alle 16 von zwei Variablen, logisch einstufig erhalten werden.In order to use the invention 74 different switching functions of up to four The four inputs can be different to implement variables logically in one stage can be assigned variables, negated variables or constants by connecting the lines, whose state is described by the variable or constant, with a or several inputs of the invention are connected so that depending on the assignment of the inputs with switching variables that are generated by electrical potentials are represented, the mentioned 74 different switching functions of up to four switching variables, among them all 16 of two variables, logically single-stage can be obtained.

Besonders vorteilhafte Weiterbildungen der Erfindung sind in den Ansprüchen 2 bis 5 gekennzeichnet. So kann durch Rückkopplunq des inversen Ausgangs auf einen der Eingänge ein RS-Kippslied realisiert werden, indem der invertierte Ausgang (o) mit demEinvang (El) und eine der Konstanten "1" entsprechende Leitung mit dem Eingang (E4) derart verbunden wird, daß der Eingang (E2) der SET- und der Eingana (E3) der RESET-Eingang ist.Particularly advantageous developments of the invention are set out in the claims 2 to 5 marked. So by feedback of the inverse output to a of the inputs an RS flip-flop can be implemented by using the inverted output (o) with the input (El) and a line corresponding to the constant "1" with the input (E4) is connected in such a way that the input (E2) of the SET and the input (E3) of the RESET input is.

Um noch mehr verschiedene Schaltfunktionen mit der Erfindung realisieren zu können, können nach Anspruch 3 der Eingangsstufe noch zwei weitere npn-Transistoren und zwei Widerstände mit dem Wert des Widerstandes (R7) derart hinzugefügt werden, daß einer der beiden weiteren Transistoren so geschaltet ist wie Transistor (T1) und der andere wie Transistor (T3), womit die Schaltung sechs Eingägne besitzt und ca. 250 verschiedene Schaltfunktionen logisch einstufig realisiert, darunter alle von zwei Variablen und 106 von drei Variablen.To realize even more different switching functions with the invention to be able to, according to claim 3 of the input stage, two further npn transistors and two resistors with the value of the resistor (R7) are added in such a way that that one of the two other transistors is connected in this way how Transistor (T1) and the other like transistor (T3), giving the circuit six inputs has and implemented approx. 250 different switching functions logically in one step, including all of two variables and 106 of three variables.

Um noch weitere Schaltfunktionen mit der Erfindunq realisieren zu können, kann die loqisc}l( Schaltung s(m.iß Anspruch 4 Ln der oben beschriebenen Weise noch um zwei Jinqänqe mit zwei weiteren Transistoren und zwei weiteren Widerständen erweitert werden, wobei die gesamten Widerstände der Eingang stufe eine Toleranz von 2 % nicht überschreiten dürfen.In order to realize even more switching functions with the invention can, the loqisc} l (circuit s (according to claim 4 Ln of the above-described Way by two more Jinqänqe with two more transistors and two more resistors can be expanded, whereby the total resistances of the input stage a tolerance of 2%.

Im Anspruch 5 ist eine besonders einfache und vorteilhafte Reihenstabilisieruns zur Entkopplung der Eingangsstufe von toleranten Spannunssquellen in der Schaltung gekennzeichnet.In claim 5 is a particularly simple and advantageous series stabilization for decoupling the input stage from tolerant voltage sources in the circuit marked.

Die mit der Erfindung erzielbaren Vorteile bestehen insbesondere darin, daß statt einer Vielzahl von unterschiedlichen logischen Schaltelementen in mehreren logischen Stufen und einer verschieden aufwendigen Verschaltunq der Schaltelemente unten einander ein einheitliches, einzelnes, logisch einstufiges universelles Schaltelement für viele verschiedene Funktionen verwandt werden kann, wobei lediglich eine Änderung der Eingangsbelegung erforderlich ist. Die speziellen Einqangsbelequnqen können Tafeln entnommen werden oder nach einem mathematischen Verfahren berechnet werden.The advantages that can be achieved with the invention are, in particular, that instead of a multitude of different logic switching elements in several logical stages and a differently complex interconnection of the switching elements below each other a uniform, single, logically single-stage universal switching element Can be used for many different functions with just one change the input assignment is required. The special entrance fees can Tables can be taken or calculated using a mathematical method.

Ein Ausführunqsbeispiel der Erfindung wird im folgenden anhand der Zeichnung näher erläutert. Es zeiaen Fig. 1 einen Schaltplan einer logischen Schaltung gemäß einer bevorzugten Ausführungsform der Erfindung, Fig. 2 Beispiele zur Schreibweise der Schaltfunktionen der logischen Schaltung mittels natürlicher Zahlen, Fig. 3 die Belegungen zur Realisierung aller zweistelligen Schaltfunktionen mit Hilfe der Ausführungsform von Fig. 1, Fig. 4 die Belegungen zur Realisierung einiger dreistelliger Schaltfunktionen mit Hilfe der Ausführungsform von Fig. 1 und Fig. 5 die Belegungen zur Realisierung einiger vierstelliger Schaltfunktionen mit Hilfe der Ausführungsform von Fiq. 1.An exemplary embodiment of the invention is described below with reference to FIG Drawing explained in more detail. 1 shows a circuit diagram of a logic circuit according to a preferred embodiment of the invention, FIG. 2 examples of notation the switching functions of the logic circuit using natural numbers, Fig. 3 the assignments for realizing all two-digit switching functions with the help the embodiment of Fig. 1, Fig. 4, the assignments for the implementation of some three-digit Switching functions with the aid of the embodiment of FIGS. 1 and 5 show the assignments for the implementation of some four-digit switching functions with the aid of the embodiment from Fiq. 1.

Die in Fig. 1 gezeigte logische Schaltung besteht aus einer Eingangsstufe 1 mit vier Eingängen El, E2, E3, E4 und aus einem Verarbeitungsverstärker 2 mit zwei Ausgängen Q und Q. Der Verarbeitungsverstärker 2 ist mit der Einaangsstufe 1 durch eine Leitung A verbunden und wird durch eine nicht gezeigte Spannungsquelle mit den Spannungen +UB, UBO und -UB versorgt, wobei die Spannungen +UB und -UB gegenüber der symmetrischen Masse UBO jeweils betragsgleich sind; es handelt sich also um eine symmetrische Spannungsversorgung.The logic circuit shown in Fig. 1 consists of an input stage 1 with four inputs El, E2, E3, E4 and from a processing amplifier 2 with two outputs Q and Q. The processing amplifier 2 is connected to the input stage 1 is connected by a line A and is powered by a voltage source, not shown supplied with the voltages + UB, UBO and -UB, with the voltages + UB and -UB opposite the symmetrical mass UBO are each equal in amount; so it is about a symmetrical power supply.

Die Eingangsstufe 1 hat vier npn-Transistoren T1, T2, T3, T4 der Type BC 109, die bezüglich der Versorgungsspannung +UB, UBO, -UB jeweils paarweise derart in Reihe geschaltet sind, daß zwei Transistoren T1, T2 der Eingangsstufe 1 mit ihren Kollektoren über einen Kollektorstrombegrenzunqswiderstand R11 an den positiven Pol +UB der Spannungsquelle angeschlossen sind und deren Emitter über je gleiche Widerstände R7, R8 mit der Leitung A verbunden sind, während die anderen TransistorenT3, T4 der Einaangsstufe 1 über je gleiche Widerstände R9, R10 mit ihren Kollektoren an der Leitung A liegen und mit ihrem Emitter über einen Emitter-Strombegrenzungswiderstand R12 direkt mit dem negativen Pol -UB der Spannungsquelle verbunden sind, so daß sie in Abhängigkeit von positiven Eingangssignalen an ihren Basisanschlüssen die logische Verknüpfung mittels Differenzbildung realisieren, sofern die Spannungsquelle eine symmetrische Spannungsversorgung darstellt, und dem Verarbeitunasverstärker 2 über die Leitung A zuführen.The input stage 1 has four npn transistors T1, T2, T3, T4 of the type BC 109, each paired in such a way with regard to the supply voltage + UB, UBO, -UB are connected in series that two transistors T1, T2 of the input stage 1 with their Collectors via a collector current limiting resistor R11 to the positive Pole + UB of the voltage source are connected and their emitters are always the same Resistors R7, R8 are connected to line A, while the other transistors T3, T4 of the input stage 1 via the same resistors R9, R10 with their collectors on line A and with its emitter via an emitter current limiting resistor R12 are connected directly to the negative pole -UB of the voltage source, so that depending on positive input signals to theirs Base connections realize the logical link by forming the difference, provided the voltage source represents a balanced power supply, and the processing amplifier Feed 2 via line A.

Die Transistoren T1, T2 sind mit den Eingängen El, E2 über Basisvorwiderstände R1, R2 verbunden, während den Transistoren T3, T4 Basisspannungsteiler-Strombeqrenzer mit Widerständen R3, R5 bzw. R4, R6 vorgeschaltet sind. Die Widerstände R1 R2,- R3, R4 haben einen Widerstandswert von 4 700 Ohm und die Widerstände R5, R6 einen solchen von 2 200 Ohm, während die Widerstände R7, R8, R9, R10 einen Widerstandswert von 10 000 Ohm und die Widerstände R11, R12 einen solchen von 470 Ohm haben.The transistors T1, T2 are connected to the inputs El, E2 via base resistors R1, R2 connected, while the transistors T3, T4 base voltage divider current limiter with resistors R3, R5 or R4, R6 are connected upstream. The resistors R1 R2, - R3, R4 have a resistance of 4,700 ohms and resistors R5, R6 have one those of 2 200 ohms, while the resistors R7, R8, R9, R10 have a resistance value of 10,000 ohms and the resistors R11, R12 have one of 470 ohms.

Der Verarbeitungsverstärker 2 besteht im wesentlichen aus fünf Dioden D1, D2, D3, D4, D5 der Type 1 N 914 sowie zwei npn-Transistoren T5, T8 der Type BC 109 und zwei pnp-Transistoren T6, T7 der Type BC 179. Die Leitung A, die den Eingang des Verarbeitungsverstärkers 2 bildet ist direkt mit dem Basisanschluß des pnp-Transistors T6 und über die Entkopplungsdiode D1 mit der Basis des npn-Transistors T5 verbunden, wobei die Basisanschlüsse der Transistoren T5, T6 über Widerstände R13, R14 mit einem Widerstandswert von 20 000 Ohm bzw. 100 000 Ohm mit dem po-sitiven Pol +UB der Spannunqsquelle bzw. mit der symmetrischen Masse UBO verbunden sind und der Emitter des Transistors T5 ebenso wie der Kollektor des Transistors T6 mit der symmetrischen Masse UBO verbunden ist. Der Kollektor des Transistors T5 ist über einen Arbeitswiderstand R15 mit einem Widerstandswert von 1 000 Ohm mit dem positiven Pol +UB der Spannungsquelle und über die Diode D2 mit der Basis des pnp-Transistors 7 verbunden, der als verstärkender Inverter geschaltet ist und am Emitter den Ausaanq Q bildet. Der npn-Transistor T5 ist ferner über eine weitere Diode D3 mit der Basis des ebenfalls als Inverter gehaltenen npn-Transistors T8 verbunden, dessen Kollektoranschluß den Ausgang Q bildet, während der Emitter des Transistors T6 über die Dioden D4, D5 auch mit den Basisanschlüssen der als Inverter geschalteten Transistoren T7, T8 verbunden ist, wobei zwischen der Basis des Transistors T7 und dem negativen Pol -UB der Spannungsquelle ein Widerstand R17 von 22 000Ohm angeordnet ist und dem Transistor T8 ein Längswiderstand R 18 von 10 000Ohm vorgeschaltet ist. Mit dem positiven Pol +UB der Spannungsquelle sind beide Transistoren T7 und T8 durch Arbeitswiderstände R19 bzw. R20 von je 470 Ohm einmal am Emitter beim Transistor 7 und zum anderen am Kollektor beim Transistor 8 verbunden.The processing amplifier 2 consists essentially of five diodes D1, D2, D3, D4, D5 of type 1 N 914 and two npn transistors T5, T8 of type BC 109 and two pnp transistors T6, T7 of the type BC 179. The line A, the The input of the processing amplifier 2 forms is directly to the base terminal of the pnp transistor T6 and via the decoupling diode D1 to the base of the npn transistor T5 connected, the base connections of the transistors T5, T6 via resistors R13, R14 with a resistance value of 20,000 ohms or 100,000 ohms with the positive one Pol + UB of the voltage source or with the symmetrical ground UBO are connected and the emitter of transistor T5 as well as the collector of transistor T6 with the symmetrical ground UBO is connected. The collector of transistor T5 is via a working resistor R15 with a resistance value of 1,000 ohms with the positive pole + UB of the voltage source and via the diode D2 to the base of the pnp transistor 7 connected, which is connected as an amplifying inverter and at the emitter the Ausaanq Q forms. The npn transistor T5 is also connected to the via a further diode D3 Base of the npn transistor T8, also held as an inverter, is connected to its collector terminal forms the output Q, while the emitter of the transistor T6 via the diodes D4, D5 also with the base connections of the transistors T7 connected as inverters, T8 is connected, with between the base of transistor T7 and the negative Pole -UB of the voltage source is a resistor R17 of 22,000 ohms and arranged the transistor T8 is preceded by a series resistor R 18 of 10,000 ohms. With the positive pole + UB of the voltage source, both transistors T7 and T8 are through Working resistances R19 or R20 of 470 ohms each at the emitter at the transistor 7 and connected to the other at the collector at transistor 8.

Zwischen der Eingangsstufe 1 und dem Verarbeitungsverstärker 2 liegt eine Reihenstabilisierung 3, die der Entkopplung der Eingangsstufe 1 von toleranten Spannungsquellen in der Schaltung dient. Sie besteht aus zwei Zenerdioden Z1, Z2 mit einer Sperrspannung von je 3,3 Volt, von denen die eine Zenerdiode Z1 mit der Kathode mit dem positiven Pol +UB der Spannungsquelle über den Kollektorstrombegrenzungswiderstand R11 der Transistoren T1, T2 der Eingangsstufe 1, die mit der Spannung +UB verbunden sind, verbunden ist und mit der Anode an der symmetrischen Masse UBO liegt, während die andere Zenerdiode Z2 mit der Kathode mit der symmetrischen Masse UBO verbunden ist und mit der Anode über den Emitterstrombegrenzungswiderstand R12 der Transistoren T3, T4 der Eingangsstufe 1, die mit dem negativen Pol -UB der Spannungsquelle verbunden sind, an dem negativen Pol -UB liegt.Between the input stage 1 and the processing amplifier 2 lies a series stabilization 3, the decoupling of the input stage 1 from tolerant Voltage sources in the circuit are used. It consists of two Zener diodes Z1, Z2 with a reverse voltage of 3.3 volts each, one of which is a Zener diode Z1 with the Cathode with the positive pole + UB of the voltage source via the collector current limiting resistor R11 of the transistors T1, T2 of the input stage 1, which are connected to the voltage + UB are connected and connected to the anode at the symmetrical ground UBO, while the other Zener diode Z2 is connected to the cathode with the symmetrical ground UBO and to the anode via the emitter current limiting resistor R12 of the transistors T3, T4 of the input stage 1 connected to the negative pole -UB of the voltage source are, at the negative pole -UB lies.

Die vorstehend beschriebene logische Schaltung arbeitet folgendermaßen, wobei als Beispiel für die Spannungen gelten kann: +UB = +5V, UBO = OV, -UB = -5V. Weiterhin entspricht +UB dem logischen "l-Potential, UBO dem logischen "O"-Potential, womit bei einer entsprechenden Wahl von +UB Kompatibilität zu den üblichen Logikschaltkreisen hergestellt wird.The logic circuit described above works as follows: where the following can apply as an example for the voltages: + UB = + 5V, UBO = OV, -UB = -5V. Furthermore, + UB corresponds to that logical "l-potential, UBO the logical "O" potential, which means compatibility with the common logic circuits.

Bei dieser Ausführungsform dienen die Stabilisierungen R11, Z1 und Z2, R12 zum genauen Abgleich der Eingangsstufe 1 bei Spannungsschwankungen.In this embodiment, the stabilizers R11, Z1 and are used Z2, R12 for precise adjustment of input stage 1 in the event of voltage fluctuations.

Die Funktion der Eingangsstufe 1 kann wie folgt charakterisiert werden: An den Eingängen Ei, E2, E3 und E4 können jeweils zwei verschiedne Signale auftreten, und zwar eine Spannung nahe UB9, welche logisch "0" repräsentiert, und eine Spannung nahe +UB, die logisch "1" repräsentiert.The function of input stage 1 can be characterized as follows: Two different signals can occur at inputs Ei, E2, E3 and E4, namely a voltage close to UB9, which logically represents "0", and a voltage near + UB, which represents logic "1".

Tritt am Eingang El eine Spannung nahe UBO auf, schaltet der Transistor T1 nicht durch, so daß, falls kein anderer Transistor T2, T3 oder T4 durchschaltet, über die Leitung bzw.If a voltage close to UBO occurs at input El, the transistor switches T1 does not go through, so that if no other transistor T2, T3 or T4 switches through, over the line or

Punkt A kein Strom fließen kann. Tritt am Eingang El jedoch eine Spannung nahe +UB auf, so schaltet der Transistor T1 durch und die Leitung A wird über den Widerstand R7 nahe an +UB gelegt. Analog arbeitet der Transistor T2 mit den entsprechenden Spannungen am Eingang E2.Point A no current can flow. However, if a voltage occurs at the input El near + UB, the transistor T1 turns on and the line A is via the Resistor R7 placed close to + UB. The transistor T2 works analogously with the corresponding ones Voltages at input E2.

Liegt am Eingang E3 eine Spannung nahe UBO an, so wird sie durch den starken Basisspannungsteiler-Strombegrenzer R3, R5 derart beeinflußt, daß der Transistor T3 nicht durchschaltet und somit über die Leitung bzw. Punkt A kein Strom fließt, falls alle anderen Transistoren der Eingangsstufe 1 auch sperren. Liegt jedoch eine Spannung nahe +UB am Eingang E3 an, schaltet der Transistor T3 durch, so daß über den Widerstand R9 die Leitung bzw. der Punkt A auf ein Potential nahe -UB gelegt wird. Analog arbeitet der Transistor T4 bei den entsprechenden Spannungen am Eingang E4.If there is a voltage close to UBO at input E3, it is determined by the strong base voltage divider current limiter R3, R5 influenced in such a way that the transistor T3 does not switch through and therefore no current flows via the line or point A, if all other transistors of input stage 1 also block. However, there is one Voltage close to + UB at the input E3, the transistor T3 turns on, so that over the resistor R9, the line or the point A is placed at a potential close to -UB will. The transistor T4 works analogously with the corresponding voltages at the input E4.

Es sollen nun noch die Fälle betrachtet werden, bei denen mehrere Transistoren der Eingangs stufe 1 gleichzeitig durch schalten.The cases in which several Switch the transistors of input level 1 through at the same time.

Sind die Transistoren T1 und T2 durchgeschaltet, die Transistoren T3 und T4 aber nicht, so liegt über die Widerstände R7 und R8 eine positive Spannung am Punkt A. Sind die Transistoren T3 und T4 durchgeschaltet, Transistor T1 und Transistor T2 aber nicht, so wird Punkt A über die Widerstände R10 und R9 mit dem negativen Pol -UB der Spannungsquelle verbunden.If the transistors T1 and T2 are switched on, the transistors But if T3 and T4 are not, there is a positive voltage across the resistors R7 and R8 at point A. The transistors T3 and T4 are switched on, transistor T1 and transistor T2 but not, point A becomes negative via resistors R10 and R9 Pole -UB connected to the voltage source.

Schalten die Transistoren T1 und T3 und die Transistoren T2 und T4 nicht, so bilden die Widerstände R7 und R9 einen 1:1-Spannungsteiler für die Spannung zwischen +UB und -UB, so daß der Punkt A auf das Potential entsprechend UBO gebracht wird, da UBO definitionsgemäß genau mitten zwischen +UB und -UB liegt (symmetrische Spannungsversorgung).Switch the transistors T1 and T3 and the transistors T2 and T4 not, the resistors R7 and R9 form a 1: 1 voltage divider for the voltage between + UB and -UB, so that point A is brought to the potential corresponding to UBO because UBO is by definition exactly in the middle between + UB and -UB (symmetrical Power supply).

Das Analoye geschieht, wenn die Transistoren T1 und T4 leiten und die Transistoren T2 und T3 nicht leiten oder die Transistoren T2 und T3 leiten, aber Transistor T1 und Transistor T4 nicht leiten bzw. die Transistoren T2 und T4 leiten, Transistor T1 und Transistor T3 aber nicht.The analogy happens when the transistors T1 and T4 conduct and the transistors T2 and T3 do not conduct or the transistors T2 and T3 conduct, but transistor T1 and transistor T4 do not conduct or transistors T2 and T4 conduct, but transistor T1 and transistor T3 do not.

Leiten nun die Transistoren T1, T2 und T3, während der Transistor T4 nicht leitet, dann bilden die Widerstände R7 parallel zum Widerstand R8 in Reihe zum Widerstand R9 einen 1:2-Spannungsteiler, so daß am Punkt A eine gegenüber UBO positive Spannung entsteht. Analog ist die Schaltung, falls die Transistoren T1, T2 und T4 leiten, jedoch der Transistor T3 nicht leitet.Now conduct the transistors T1, T2 and T3, while the transistor T4 does not conduct, then the resistors R7 form parallel to the resistor R8 in series a 1: 2 voltage divider to resistor R9, so that at point A there is an opposite UBO positive tension arises. The circuit is analogous if the transistors T1, T2 and T4 conduct, but transistor T3 does not conduct.

Leiten jedoch die Transistoren T1, T3 und T4, so bilden die Widerstände R10 parallel zum Widerstand R9 in Reihe zum Widerstand R7 einen 2:1-Spannungsteiler, so daß am Punkt A eine gegenüber UBO negative Spannung entsteht, sofern Transistor T2 nicht leitet. Analoges geschieht, wenn die Transistoren T2, T3 und T4 leiten, aber Transistor T1 nicht leitet.However, if the transistors T1, T3 and T4 conduct, the resistors form R10 in parallel with resistor R9 in series with the resistor R7 one 2: 1 voltage divider, so that at point A there is a negative voltage compared to UBO, provided that transistor T2 does not conduct. The same happens when the transistors T2, T3 and T4 conduct, but transistor T1 does not.

Leiten alle Transistoren der Eingangsstufe 1, so bilden die Widerstände R7 parallel zum Widerstand R8 in Reihe zum Widerstand R9 parallel zum Widerstand R10 wiederum einen 1:1-Spannungsteiler, so daß UBO am Punkt A anliegt.If all transistors of the input stage 1 conduct, the resistors form R7 in parallel with resistor R8 in series with resistor R9 in parallel with resistor R10 is in turn a 1: 1 voltage divider, so that UBO is present at point A.

Anhand von Fig. 1 soll nunmehr auch die Arbeitsweise des Verarbeitungsverstärkers 2 erläutert werden. Es werden folgende funktionale Forderungen an ihn gestellt: 1. Liegt an der Leitung A, welche den Eingang des Verarbeitungsverstärkers 2 und gleichzeitig den Ausgang der Eingangsstufe 1 darstellt und in diesem Zusammenhang auch als Punkt A bezeichnet wurde, ein Signal an, welches sich nur geringfügig von UBO unterscheidet (UBO + 0,3 V), so soll der Ausgang Q ein Potential nahe UBO annehmen (entsprechend logisch "0") und der Ausgang Q ein Potential nahe +UB (entsprechend logisch "1"); 2. Liegt an der Leitung A ein gegenüber UBO + 0,3 V positives Potential an, so soll der Ausgang Q ein Protokoll nahe UB annehmen, während der Ausgang Q ein Potential nahe UBO führen soll; 3. Liegt an der Leitung A ein gegenüber UBO - 0,3 V negatives Potential an, so sollen die Ausgänge Q und Q Potentiale wie unter 2. führen. Mathematisch gesehen führt der Verarbeitungsverstärker 2 eine Normierung der Art Q = sign A durch, falls unter 1. statt der geringfügigen wegen Bauelementetoleranzen zu treffenden Unterscheidung nur exakte Gleichheit mit UBO zugelassen wird.The mode of operation of the processing amplifier will now also be described with reference to FIG 2 will be explained. The following functional requirements are made of him: 1. Is on the line A, which is the input of the processing amplifier 2 and at the same time represents the output of the input stage 1 and in this context also referred to as point A, a signal that differs only slightly from UBO differs (UBO + 0.3 V), output Q should assume a potential close to UBO (corresponding to logic "0") and the output Q has a potential close to + UB (corresponding to logical "1"); 2. If line A has a positive potential of + 0.3 V compared to UBO on, output Q should adopt a protocol close to UB, while output Q a potential near UBO should lead; 3. Is on line A opposite UBO - 0.3 V negative potential, the outputs Q and Q should have potentials as below 2. lead. From a mathematical point of view, the processing amplifier 2 carries out a normalization of the type Q = sign A through, if under 1. instead of the minor ones due to component tolerances distinction to be made only exact equality with UBO is allowed.

Im ersten Falle ist der Transistor T5 über den Basiswiderstand R13 durchgeschaltet, da über die Diode D1 und den Widerstand R14 kein nennenswerter Spannungsabfall an der Basis des Transistors T5 entsteht. Der durchgeschaltete Transistor T5 legt also ein Potential nahe UBO an die Anoden der Dioden D2 und D3. Die Diode D2 läßt also nicht genug Strom durch, daß das Potential an der Basis des Transistors T7 wesentlich über UBO ansteigt, da der Widerstand R17 den Transistor T7 negativ vorspannt. Der Transistor 7 leitet also, womit der Ausgang Q ein Potential nahe UBO erhält. Die Diode D3 leitet auch nicht, wodurch der Transistor T8 sperrt, was zur Folge hat, daß der Ausgang Q über den Arbeitswiderstand R20 mit dem positiven Pol +UB der Spannungsquelle verbunden ist und somit, da kein nennenswerter Spannungsabfall stattfindet, auf einem Potential entsprechend logisch "1" ist. Der Transistor T6 ist über den Widerstand R14 mit der symmetrischen Masse UBO verbunden und leitet, da die Diode D1 entkoppelnd wirkt. Somit besteht auch an den Anoden der Dioden D4 und D5 eine Spannung nahe UBO, so daß sie ähnlich wie die Dioden D2 und D3 nicht leiten und sich am Durchschaltverhalten der Transistoren T7 und T8 nichts ändert.In the first case, the transistor T5 is across the base resistor R13 switched through, since there is no significant via the diode D1 and the resistor R14 Voltage drop occurs at the base of transistor T5. The transistor switched through T5 therefore applies a potential close to UBO to the anodes of diodes D2 and D3. The diode So D2 does not let enough current through that the potential at the base of the transistor T7 rises significantly above UBO, since resistor R17 negative transistor T7 pretensioned. The transistor 7 thus conducts, whereby the output Q approaches a potential UBO receives. The diode D3 does not conduct either, which means that the transistor T8 blocks what has the consequence that the output Q via the load resistor R20 with the positive Pole + UB of the voltage source is connected and therefore there is no significant voltage drop takes place, is at a potential corresponding to logic "1". The transistor T6 is connected to the symmetrical ground UBO via the resistor R14 and conducts, because the diode D1 has a decoupling effect. Thus there is also at the anodes of the diodes D4 and D5 have a voltage close to UBO, so they are not similar to diodes D2 and D3 conduct and nothing changes in the switching behavior of the transistors T7 and T8.

Im zweiten Falle (gegenüber UBO + 0,3 V positives Potential an der Leitung A) ändert sich am Verhalten des Transistors T5 nichts, da die Diode D1 in diesem Falle in Sperrichtung geschaltet ist. Dafür entsteht an der Basis des Transistors T6 ein positives Potential, welches den Transistor sperrt.In the second case (compared to UBO + 0.3 V positive potential at the Line A) does not change the behavior of the transistor T5, since the diode D1 in this case is switched in the reverse direction. For this is created at the base of the transistor T6 a positive potential, which blocks the transistor.

Dadurch sind die Anoden der Dioden D4 und D5 über den Widerstand R16 mit dem positiven Pol +UB der Spannungsquelle verbunden, so daß die Dioden leiten. Dies hat zur Folge, daß an der Basis des Transistors T7 ein gegenüber UBO positives Potential entsteht (Spannungsteiler R16, R17), weswegen der Transistor T7 sperrt. Dadurch wird der Ausgang Q mit +UB über den Arbeitswiderstand R19 verbunden und führt ein Potential entsprechend logisch "1". Uber die Diode D5 und den Längswiderstand R 18 wird auch dem als Inverter geschalteten Transistor T8 ein positives Potential an die Basis geführt, so daß er leitet, womit der Ausgang Q ein Potential nahe UBO erhält.This puts the anodes of diodes D4 and D5 through resistor R16 connected to the positive pole + UB of the voltage source, so that the diodes conduct. This has the consequence that at the base of the transistor T7 a positive with respect to UBO Potential arises (voltage divider R16, R17), which is why transistor T7 blocks. As a result, the output Q is connected to + UB via the load resistor R19 and carries a potential corresponding to logic "1". Via the diode D5 and the series resistance R. 18, transistor T8, which is connected as an inverter, also has a positive potential led to the base so that it conducts, whereby the output Q has a potential close to UBO receives.

Im dritten Falle (negatives Potential gegenüber UBO -0,3 V am Punkt A) wird der Transistor T5 dadurch, daß sein Basispotential absinkt, weil die Diode D1 nun in Durchlasßrichtung geschaltet ist, gesperrt, was dazu führt, daß die Dioden D2 und D3 an ihre Anoden über den Widerstand R15 ein positives Potential nahe +UB bekommen und leiten. Durch das Leiten der Diode D2 wird der Transistor T7 gesperrt, da er jetzt eine gegenüber der symmetrischen Masse UBO positive Spannung an seiner Basis hat, wodurch der Ausgang Q über den Arbeitswiderstand R19 +UB entsprechend logisch "1" führt. Durch das Leiten der Diode D3 wird über den Längswiderstand R18 der als Inverter geschaltete Transistor T8 geöffnet, so daß er den Ausgang Q mit der symmetrischen Masse UBO entsprechend logisch "0" verbindet. Durch eine negative Spannung am Punkt A wird der Transistor T6 gesperrt, so daß die Dioden D4 und D5 nicht leiten und somit kein Einfluß auf das Verhalten der Transistoren T7 und T8 durch den Transistor T6 ausgeübt wird.In the third case (negative potential compared to UBO -0.3 V at the point A) the transistor T5 is characterized by the fact that its base potential drops because the diode D1 is now switched in the forward direction, blocked, which means that the diodes D2 and D3 have a positive potential close to + UB to their anodes via the resistor R15 get and manage. By conducting the diode D2, the transistor T7 is blocked, since he now has a positive voltage on his compared to the symmetrical ground UBO Has basis, whereby the output Q via the load resistance R19 + UB accordingly logic "1" leads. By conducting the diode D3, the series resistor R18 the transistor T8, which is connected as an inverter, is opened, so that it has the output Q with the symmetrical ground UBO connects logically "0" accordingly. By a negative Voltage at point A, the transistor T6 is blocked, so that the diodes D4 and D5 do not conduct and therefore no influence on the behavior of transistors T7 and T8 is exercised by the transistor T6.

Die möglichen Belegungen der Eingänge El bis E4 zur Realisierung von Schaltfunktionen können den Tafeln von Fig. 2 bis 5 entnommen werden. Dabei ist jede Funktion durch diejenige natürliche Zahl repräsentiert, deren Binärdarstellung der Funktionsverlauf in einer Wertetabelle der Eingangsvariablen ist. Eine Schaltfunktion von n-Variablen ist über alle 2n möglichen Wertekombinationen der n Eingangs-Variablen definiert.The possible assignments of the inputs El to E4 for the implementation of Switching functions can be found in the tables in FIGS. 2 to 5. It is each function is represented by the natural number whose binary representation the function sequence is in a value table of the input variables. A switching function of n variables is about all 2n possible value combinations of the n input variables Are defined.

Da die Funktion an jeder Stelle die Werte 0 oder 1 annehmen kann, je nachdem, wie sie definiert ist, gibt es also 22 verschiedene Schalt funktionen von n Variablen. Jede Funktion kann daher eindeutig durch ein k # #0,1,...22n-1# charakterisiert werden. wobei fj(x1,x2,..xn) . 22n-1-j mit f(x1,...xn) für # xi2n-i=j fj(x1,x2,...xn) :=# i=1 undefiniert sonst wobei x1,x2,..xn die n Variablen und f deren Funktion sind Beispiele für Zuordnungen: (Funktionen zweicr Variablen) x1 x2 J 22n-1-j # k: OR k: NOR k: NAND k: 0 0 0 8 0 0.8 0 0.8 1 1.8 1 1.8 0 1 1 4 1 +1-4 1 +1.4 0 +0.4 1 +14 1 0 2 2 1 +1.2 1 +1.2 0 +0.2 1 +1.2 1 1 3 1 0 +0*1 1 +1.1 0 +0.1 0 +0.1 6 7 8 14 Beispiele für Funktionen dreier Variablen: x1 x2 x3 J 223-1-j AND3 k: EXOR3 k: 0 0 0 0 128 0 0.128 0 0.128 O 0 1 1 64 0 +0 64 1 +1. 64 0 1 0 2 32 0 +0. 32 1 +1. 32 0 1 1 3 16 0 +0 16 0 +0. 16 1 0 0 4 8 0 +0 8 1 +1 8 1 0 1 5 4 0 +0 4 0 +0 4 1 1 0 6 2 0 +0 2 0 +0 2 1 1 1 7 1 1 +1. 1 1 +1 1 1 105 Umgekehrt kann leicht aus der Nummer k der Funktion nach der Methode der Konvertierung von dezimalen Zahlen in duale Zahlen der Werteverlauf dieser Funktion erhalten werden.Since the function can take the values 0 or 1 at any point, depending on how it is defined, there are 22 different switching functions of n variables. Each function can therefore be uniquely characterized by a k # # 0,1, ... 22n-1 #. whereby fj (x1, x2, .. xn). 22n-1-j with f (x1, ... xn) for # xi2n-i = j fj (x1, x2, ... xn): = # i = 1 otherwise undefined where x1, x2, .. xn are the n variables and f their function are examples of assignments: (functions two variables) x1 x2 J 22n-1-j # k: OR k: NOR k: NAND k: 0 0 0 8 0 0.8 0 0.8 1 1.8 1 1.8 0 1 1 4 1 + 1-4 1 +1.4 0 +0.4 1 +14 1 0 2 2 1 +1.2 1 +1.2 0 +0.2 1 +1.2 1 1 3 1 0 + 0 * 1 1 +1.1 0 +0.1 0 +0.1 6 7 8 14 Examples for functions of three variables: x1 x2 x3 J 223-1-j AND3 k: EXOR3 k: 0 0 0 0 128 0 0.128 0 0.128 O 0 1 1 64 0 + 0 64 1 +1. 64 0 1 0 2 32 0 +0. 32 1 +1. 32 0 1 1 3 16 0 +0 16 0 +0. 16 1 0 0 4 8 0 +0 8 1 +1 8 1 0 1 5 4 0 +0 4 0 +0 4 1 1 0 6 2 0 +0 2 0 +0 2 1 1 1 7 1 1 +1. 1 1 +1 1 1 105 Conversely, the value curve of this function can easily be obtained from the number k of the function using the method of converting decimal numbers into dual numbers.

Beispiele: x1 x2 x3 k=219. Rest: ~ f k=97 Rest: f O 0 0 219-128 91 1 97-128 <0 0 O 0 1 91-64 27 1 97-64 33 1 0 1 0 27-32 <0 0 33-32 1 1 0 1 1 27-16 11 1 1-16 <0 0 1 0 0 11-8 3 1 1-8 (0 0 1 0 1 3-4 <0 0 1-4 <0 0 1 1 0 3-2 1 1 1-2 <0 0 1 1 1 1-1 =0 1 1-1 =0 1 Bei dieser sehr platzsparenden Codierung wird der logische 0-1-Wert einer Variablen oder Funktion oft einem arithçmetischen Wert gleichgesetzt. Dies ist jedoch nicht schädlich, da cs sich bei der Gleichsetzung um einen Isomorphismus handelt.Examples: x1 x2 x3 k = 219. Remainder: ~ f k = 97 remainder: f O 0 0 219-128 91 1 97-128 <0 0 O 0 1 91-64 27 1 97-64 33 1 0 1 0 27-32 <0 0 33-32 1 1 0 1 1 27-16 11 1 1-16 <0 0 1 0 0 11-8 3 1 1-8 (0 0 1 0 1 3-4 <0 0 1-4 <0 0 1 1 0 3-2 1 1 1-2 <0 0 1 1 1 1-1 = 0 1 1-1 = 0 1 With this very space-saving coding the logical 0-1 value of a variable or function often becomes an arithmetic one Equated value. However, this is not harmful, as cs is when equating is an isomorphism.

Das Schaltelement realisiert ein RS-Kippglied dadurch, daß El mit Q, E2 mit S, dem SET-Impuls, E3 mit R, dem RESET-Impuls, und E4 mit der Konstante log."1" belegt werden.The switching element realizes an RS flip-flop element in that El with Q, E2 with S, the SET pulse, E3 with R, the RESET pulse, and E4 with the constant logical "1" must be assigned.

Noch mehr verschiedene Schaltfunktionen können mit der Erfindung realisiert werden, indem der Eingangs stufe 1 noch zwei weitere npn-Transistoren und zwei Widerstände derart hinzugefügt werden, daß ein Transistor geschaltet ist wie der Transistor T1 und der andere wie der Transistor T3, womit die Schaltung sechs Eingänge besitzt und ca. 250 verschiedene Schaltfunktionen logisch einstufig realisiert, darunter alle von zwei Variablen und 106 von drei Variablen.Even more different switching functions can be implemented with the invention by adding two more npn transistors and two resistors to the input stage 1 can be added so that a transistor is connected like the transistor T1 and the other like transistor T3, which means that the circuit has six inputs and around 250 different switching functions logically implemented in one step, including all of two variables and 106 of three variables.

Um noch weitere Schaltfunktionen mit der Erfindung realisieren zu können, wird die Schaltung in der oben beschriebenen Weise um noch zwei Eingänge erweitert, wobei die Toleranz der Widerstände in der Eingangsstufe 2 % nicht überschreiten darf.To realize even more switching functions with the invention can, the circuit is in the manner described above to add two more inputs extended, whereby the tolerance of the resistors in the input stage does not exceed 2% allowed.

Bezugszeichenliste und Typenbezeichnungen zu Fig. 1 Transistor T1 = BC 109 Widerstand R4 = 4 700 Ohm Transistor T2 = BC 109 Widerstand R5 = 2 200 Ohm Transistor T3 = BC 109 Widerstand R6 = 2 200 Ohm Transis-tor T4 = BC 109 Widerstand R7 = 10 000 Ohm Transistor T5 = BC 109 Widerstand R8 = 10 000 Ohm Transistor T6 = BC 179 Widerstand R9 = 10 000 Ohm Transistor T7 = BC 179 Widerstand R10 = 10 000 Ohm Transistor T8 = BC 109 Widerstand R11 = 470 Ohm Diode D1 = 1 N 914 Widerstand R12 = 470 Ohm Diode D2 = 1 N 914 Widerstand R13 20 000 Ohm Diode D3 = 1 N 914 Widerstand R14 = 100 000 Ohm Diode D4 = 1 N 914 Widerstand R15 = 1 000 Ohm Diode D5 = 1 N 914 Widerstand R16 = 2 200 Ohm Zenerdiode Z1 = 3,3 VOLT Widerstand R17 = 22 000 Ohm Zenerdiode Z2 = 3,3 VOLT Widerstand R78 = 10 000 Ohm Widerstand R1 = 4 700 Ohm Widerstand R19 = 470 Ohm Widerstand R2 = 4 700 Ohm Widerstand R20 = 470 Ohm Widerstand R3 = 4 700 Ohm Widerstände R1 ... R20 : 10 % x1 0 0 1 1 x2 0 1 0 1 Name der Funktion Nummer f1 0 0 0 1 UND x1x2 1 f6 0 1 1 0 EXOR x1 # x2 6 f14 1 1 1 0 NAND x1 x2 14 Fig. 2 Beispiele für die Numerierung der Schaltfunktionen mit natürlichen Zahlen n G 1 3 rl 17 1- 1? II 1 Y, gX K, 11X CrXi I < -I C2X1IXX,X,x, X, r,X. rC, L Ii: 0 1 1 ~ 1 . 1z 1C , cv , S 1z 1C 1 . 1~ 1 1 c f ( c C 0 1 1 1 5 1 s C 1 1 t 1 > 1 5 1 t 1 C S c: 1 t 1 C ~ > H 2 1 1 l I f 1 i 0 I 11tj:241L: 15~ o iE CISILIO 1L111%---fco 1 1 - li OIE1-1-CLS1SICII 121C 141=li C71f If O .P1 :11r c 1 C1 1 x1 1 tS 1 t 1 1 7 S 9121 1 i?lo 5 1 4 1 g 1 2 1 c c l 1 1 S 311 3 C --C , I15II -r7 51315 C 71 jl2 Ic lt12 cil'i - E C] Ci T;lc 51110 4 o iL 11F' Iclo x! x" ç 1 >?1 5 3151 g 1115 (> o 15 15 1 L 7 T z T xl 1=i 1 , 1 Ti lA 1 2141511 1) 715 c ~ f 15 1' c ~ 1' 15 x 2 x2 1 15 11151 1C 1, 7 7 f 7 -, C x X2 7 5 14 3 3 1> 1( 1t 1 l31 C E E x 7 7 x x2 11 ~ ~ ~ ~ 7 5 5 71 ~ 91515 15 0 6 5 CL1 1131c14 Tjj3 lo CJ151-jlot TF X2 1111112 -1. 715 9 1 67 X1 X2 - 7 3liE X1X2 15ibC g c o 2 X2 15 c 1 zu 1o 3 5 3 5121o151515- 5 9 9 0 0 Fig. 3 Belegungen zur Realisierung zweistelliger Funktionen am Ausgang Q (an Q kann jeweils die Funktion (15 - i) abgegriffen werden) Ei Ii 1 X 1 1 1 1 1 1 1 x1 x1 x1 2 E3 a X2 X2 X2 X2 3 X3 o x 107 158 182 233 O x 151 109 121 214 ~~~ 1 x 214 121 1o2 151 1 x 233 182 158 1o7 X1 xh 1o2 153 189 231 ~~~ Go x1 153 102 126 219 --- 219 X2 x 9o 189 1(j5 219 60 x x 165 126 90 231 ~~~ x x 219 126 102 153 ~~~ 195 1 1 1 231 9o 126 165 195 Xi 231 189 1o2 1o2 ~~~ 1R9 X2 xs 219 165 189 90 126 x3 X3 126 219 231 189 ~~~ an Q an Q 60 195 9o 165 102 153 107 148 109 146 121 134 126 129 151 104 153 102 158 97 165 90 182 73 189 66 195 60 214 41 219 36 231 24 233 22 Fig. 4 Dreistelliger Funktionen mit dazugehöriger Eingangsbelegung Mögliche Belegung Funktion an Q Funktion an Q E1 E2 E3 E4 x1 x2 x3 x4 27606 37929 x1 x2 x3 x4 28086 37449 x1 x2 x3 x4 31134 34401 x1 x2 x3 x4 38889 26646 x1 x2 x3 x4 40569 24966 x1 x2 x3 x4 46701 18834 x1 x2 x3 x4 54891 10644 x1 x2 x3 x4 59799 5736 Fig. 5 Realisierung vierstelliger FunktionenList of reference symbols and type designations for FIG. 1 transistor T1 = BC 109 resistor R4 = 4 700 Ohm transistor T2 = BC 109 resistor R5 = 2 200 Ohm transistor T3 = BC 109 resistor R6 = 2 200 Ohm transistor T4 = BC 109 resistor R7 = 10 000 Ohm transistor T5 = BC 109 resistor R8 = 10 000 Ohm transistor T6 = BC 179 resistor R9 = 10 000 Ohm transistor T7 = BC 179 resistor R10 = 10 000 Ohm transistor T8 = BC 109 resistor R11 = 470 Ohm diode D1 = 1 N 914 resistor R12 = 470 Ohm diode D2 = 1 N 914 resistor R13 20,000 Ohm diode D3 = 1 N 914 resistor R14 = 100,000 Ohm diode D4 = 1 N 914 resistor R15 = 1,000 Ohm diode D5 = 1 N 914 resistor R16 = 2 200 Ohm Zener diode Z1 = 3.3 VOLT resistor R17 = 22 000 Ohm Zener diode Z2 = 3.3 VOLT resistor R78 = 10 000 Ohm resistor R1 = 4 700 Ohm resistor R19 = 470 Ohm resistor R2 = 4 700 Ohm resistor R20 = 470 Ohm resistor R3 = 4 700 Ohm resistors R1 ... R20: 10% x1 0 0 1 1 x2 0 1 0 1 Name of the function number f1 0 0 0 1 AND x1x2 1 f6 0 1 1 0 EXOR x1 # x2 6 f14 1 1 1 0 NAND x1 x2 14 2 examples of the numbering of the switching functions with natural numbers n G 1 3 rl 17 1- 1? II 1 Y, gX K, 11X CrXi I < -I C2X1IXX, X, x, X, r, X. rC, L Ii: 0 1 1 ~ 1. 1z 1C, cv, S 1z 1C 1. 1 ~ 1 1 cf (c C 0 1 1 1 5 1 s C 1 1 t 1> 1 5 1 t 1 CS c: 1 t 1 C ~> H 2 1 1 l I f 1 i 0 I 11tj: 241L: 15 ~ o iE CISILIO 1L111% --- fco 1 1 - li OIE1-1-CLS1SICII 121C 141 = li C71f If O .P1: 11r c 1 C1 1 x1 1 tS 1 t 1 1 7 S 9121 1 i? Lo 5 1 4 1 g 1 2 1 ccl 1 1 S 311 3 C-C, I15II-r7 51315 C 71 jl2 Ic lt12 cil'i - EC] Ci T; lc 51110 4o iL 11F 'Iclo x! x "ç 1>? 1 5 3151 g 1115 (> o 15 15 1 L 7 T z T xl 1 = i 1, 1 Ti lA 1 2141511 1) 715 c ~ f 15 1 'c ~ 1' 15 x 2 x2 1 15 11 151 1C 1, 7 7 f 7 -, C x X2 7 5 14 3 3 1> 1 (1t 1 l31 CEE x 7 7 x x2 11 ~ ~ ~ ~ 7 5 5 71 ~ 91 515 15 0 6 5 CL1 1131c14 Tjj3 lo CJ151-jlot TF X2 1111 112 -1. 715 9 1 67 X1 X2 - 7 3liE X1X2 15ibC gco 2 X2 15 c 1 to 1o 3 5 3 5121o151515- 5 9 9 0 0 Fig. 3 Assignments for implementing two-digit functions at output Q (the function (15 - i) can be tapped at Q) Ei Ii 1 X 1 1 1 1 1 1 1 x1 x1 x1 2 E3 a X2 X2 X2 X2 3 X3 ox 107 158 182 233 O x 151 109 121 214 ~~~ 1 x 214 121 1o2 151 1 x 233 182 158 1o7 X1 xh 1o2 153 189 231 ~~~ Go x1 153 102 126 219 --- 219 X2 x 9o 189 1 (j5 219 60 xx 165 126 90 231 ~~~ xx 219 126 102 153 ~~~ 195 1 1 1 231 9o 126 165 195 Xi 231 189 1o2 1o2 ~~~ 1R9 X2 xs 219 165 189 90 126 x3 X3 126 219 231 189 ~~~ to Q to Q 60 195 9o 165 102 153 107 148 109 146 121 134 126 129 151 104 153 102 158 97 165 90 182 73 189 66 195 60 214 41 219 36 231 24 233 22 Fig. 4 Three-digit functions with the associated input assignment Possible assignment Function on Q Function on Q E1 E2 E3 E4 x1 x2 x3 x4 27606 37929 x1 x2 x3 x4 28086 37449 x1 x2 x3 x4 31134 34401 x1 x2 x3 x4 38889 26646 x1 x2 x3 x4 40569 24966 x1 x2 x3 x4 46701 18834 x1 x2 x3 x4 54891 10644 x1 x2 x3 x4 59799 5736 Fig. 5 Realization of four-digit functions

Claims

Claims Logical circuit for the implementation of linking functions with a logic switching element with at least four inputs and two outputs, consisting of an input stage with at least four npn transistors and one Processing amplifier with five diodes, two pnp transistors and two npn transistors, characterized in that the transistors (T1, T2, T3, T4) of the input stage (1) in pairs with regard to the supply voltage (+ UB, UBO, -UB) as in Are connected in series that two transistors (T1, T2) of the input stage (1) with their collectors to the positive pole via a current limiting resistor (R11) (+ UB) of the voltage source are connected and their emitter via the same resistors (R7, R8) are connected to a line (A), while the other transistors (T3, T4) of the input stage (1) via the same resistors (R9, R10) with their collectors on the line (A) and with its emitter over a current limiting resistor (R12) are connected directly to the negative pole (-UB) of the voltage source, see above that they are dependent on positive input signals at their base connections realize the logical link by forming the difference, provided the voltage source represents a balanced power supply, and a processing amplifier (2), the input of which is line (A) forms that directly with the base connection of pnp transistor (T6) and via a decoupling diode (D1) is connected to the base of npn transistor (T5), the base terminals of the Transistors (T5, T6) via resistors (R13, R14) to the positive pole (+ UB) of the Voltage source or

the symmetrical ground (UBO) are connected and the emitter-of Transistor (T5) as well as the collector of transistor (T6) with the symmetrical one Ground (UBO) is connected and the collector of transistor (T5) via a working resistor (R15) with the positive pole (+ UB) and via a diode (D2) with the base of pnp transistor (T7), which is connected as an amplifying inverter and at the emitter the output (Q) forms, and via another diode (D3) with the base of the also as an inverter switched npn transistor (T8), whose collector connection forms the output (Q), while the emitter of transistor (T6) via the diodes (D4, D5) also to the base connections of the transistors (T7, T8) connected as inverters, so that the processing amplifier Signals on line (A) that are positive with respect to symmetrical ground (UBO) or negative, amplified and, if negative, also converted and thus a standardized signal for the logic state is generated at the output (Q), while the inverse signal is provided at output (Q).

2. Logic circuit according to claim 1, characterized in that by feeding back the inverse output (Q) to one of the inputs (El, E2, E3, E4) an RS flip-flop is implemented by connecting the inverted output (O) to the input (El) and a line corresponding to the constant 1 "with the input (E4) in this way connected is that input (E2) is the SET input and input (E3) is the RESET input is.

3. Logical circuit according to claim 1, characterized in that two more npn transistors and two more resistors with the value of the resistor (R7) in the input stage (1) are arranged in such a way that one of the two other npn transistors is connected like the transistor (T1) and the other like transistor (T3), so that the circuit has six inputs (El, ... E6).

4. Logic circuit according to claim 3, characterized in that the input stage (1) by two more transistors and two more resistors is expanded, with the entire resistances of the input stage (1) except for the Base resistors (R1, R2, R3 ...) only have a tolerance of max.

2%, so that the circuit has eight inputs (El1. E8).

5. Logic circuit according to Claim 1 to 4, characterized in that that for the purpose of decoupling the input stage (1) from tolerant voltage sources in the circuit has a simple series stabilization (3) consisting of two Zener diodes (Z1 Z2), one of which (Z1) with the cathode with the positive pole (+ UB) of the Voltage source via the collector current limiting resistor (R11) of the transistors (T1, T2) of the input stage (1), which are connected to the positive pole (+ UB), is connected and is connected with the anode to the symmetrical ground (UBO), while the other Zener diode (Z2) with the cathode with the symmetrical ground (UBO) connected to the anode via the emitter current limiting resistor (R12) of the transistors (T3, T4) of the input stage (1), which are connected to the negative pole (-UB) connected to the voltage source, connected to the negative pole (-UB) is present is.