DE2935847A1

DE2935847A1 - Mikrokomputer

Info

Publication number: DE2935847A1
Application number: DE19792935847
Authority: DE
Inventors: Stanley Edward Groves
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1978-09-05
Filing date: 1979-09-05
Publication date: 1980-03-13
Also published as: FR2435758A1; SG16684G; GB2029172B; MY8500476A; FR2435758B1; GB2029172A; DE2935847C2

Description

Dipl.-Phys. O.E. Weber Patentanwalt

D-8 München 71 HofbrunnstraBe 47

Telefon: (089)7 9150

Telegramm: monopolweber münchen

Telex:

05-21 28 77

M 1192

Motorola Inc. T-50⁷ East aljronquin Hoeä Schaumburr, IH. 60196

U 3 A

Hikrolcomputer

03.00 1 1/09 19

"ö -

Die Erfindung betrifft allgemein das Gebiet der Datenverarbeitung und insbesondere auf eine serielle Eingabe/Ausgabe-Verbindungslogik eines Mikrokomputers, der auf einem einzigen Chip angeordnet ist.

Mikrokomputer sind hochentwickelte und für allgemeine Zwecke dienende Logikeinrichtungen, welche derart programmiert werden können, daß sie eine große Vielfalt von Steuerfunktionen ausführen können, beispielsweise in der Industrie, in der Nachrichtentechnik, bi großen und mittleren peripheren Komputereinrichtungen, bei Datenendstellen, in Kraftfahrzeugen oder anderen Verkehrsmitteln, bei Unterhaltungsgeräten, bei Unterrichtsgeräten usw.

Mikrokomputer werden in zunehmendem Maß dazu verwendet, serielle Datenverbindungen zwischen Datenverarbeitungseinrichtungen, -Endstellen, -Modems und -Prozessoren zu steuern. Serielle Datenverbindungen zwischen einzelnen Anschlüssen oder Modems verwenden hauptsächlich eine NRZ-Kodierung (einen Kode, bei welchem keine Rückkehr auf null erfolgt), während serielle Verbindungen zwischen verschiedenen Prozessoren vorwiegend eine Zweiphasenkodierung verwendet. In dem Maß, in wachem verteilte Verarbeitungssysteme immer wichtiger werden, beispielsweise bei Kraftfahrzeugen, ist es auch immer bedeutsamer, einen Mikrokomputer zur Verfügung zu haben, der die Fähigkeit hat, das mit hoher Zuverlässigkeit ausgestattete Zweiphasenformat zu verarbeiten, bei welchem eine viel größere Pehlanpaseung zwischen den Takt Signalen des Senders und des Empfängers auftreten kann.

Der Erfindung liegt die Aufgabe zugrunde, eine serielle Eingabe/Ausgabe-Logik für einen Mikrokomputer zu schaffen, der auf einem einzigen Chip angeordnet ist, so daß eine NRZ -Information und eine Zweg>haeeninformation in gleicher Weise mit besonders guter Effektivität verarbeitet werden können.

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~ 6-

Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren niedergeht en Merkmale.

Gemäß der Erfindung ist der wesentliche Vorteil erreichbar, daß verschiedene Mikrokomputer, die in einem Mehrfach-Prozeseorsystem gemeinsam arbeiten, in selektiver Weise serielle Nachrichten ignorieren können, wenn solche Nachrichten für einen bestimmten Komputer nicht von Interesse sind.

Gemäß der Erfindung ist auch der Vorteil erreichbar, daß eine serielle Datenwiedergewinnungsschaltung ermöglicht wird, die automatisch veränderbare Datenübertragungsgeschwindigkeiten bei Daten zuläßt, welche im Zweiphasen-Kode verschlüsselt sind.

Gemäß einer besonders bevorzugten Ausführungsform ist vorgesehen, daß eine Einrichtung vorgesehen ist, welche dazu dient, eine serielle Information im NRZ-Format zu übertragen und zu empfangen, und daß eine Einrichtung vorhanden ist, welche dazu dient, die serielle Information im Zweiphasenformat zu übertragen und zu empfangen.

Vorteilhafterweise ist weiterhin vorgesehen, daß eine Einrichtung vorgesehen ist, welche dazu dient, eine serielle Information im NRZ-Format zu übertragen und zu empfangen, daß eine Einrichtung vorhanden ist, welche dazu dient, die serielle Information im Zweiphasenformat zu übertragen und zu empfangen, daß weiterhin eine bistabile Speichereinrichtung vorgesehen ist, daß weiterhin eine Einrichtung vorhanden ist, welche dasu dient, die bistabile Speichereinrichtung in einen ersten Statue zu bringen, wenn von dem Mikrokomputer das NRZ-Format verwendet wird, und daß eine Einrichtung vorgesehen ist, um die bistabile Speichereinrichtung in einen zweiten vorgegebenen Status zu bringen, wenn von dem Mikrokomputer das Zweipteenformat verwendet wird.

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Schließlich kann vorzugswi.se auch vorgesehen sein, daß eine bistabile Speichereinrichtung vorgesehen ist, daß weiterhin eine Einrichtung vorhanden ist, welche dazu dient, die bistabile Speichereinrichtung in einen vorgegebenen Status zu bringen, wenn die Adresseneäennungseinrichtung den Adressenteil der seriellen Information nicht erkennt, welche auf der ersten Eingabe/Ausgabe-Leitung empfangen wurde, und daß eine Einrichtung vorgesehen ist, welche auf dem vorgegebenen Status der bistabilen Speichereinrichtung anspricht, um die Nachrichtenempfangseinrichtung daran zu hindern, daß der Nachrichtenteil der seriellen Infamation aufgenommen wird, die auf der ersten Eingabe/Ausgabe-Leitung ankommt.

Eine vorteilhafte Weiterbildung der Erfindung sieht weiterhin vor, daß eine Einrichtung vorhanden ist, welche dazu dient, ein zusätzliches Taktsignal der Frequenz Nf zu erzeugen, wobei N eine positive ganze Zahl ist, die größer als 2 ist, daß weiterhin ein Schieberegister vorgesehen ist, welches wenigstens N + 1 Stufen aufweist, wobei die erste Stufe des Schieberegisters auf die Datenfolge anspricht, und daß eine digitale Logikeinrichtung vorgesehen ist, welche auf das Ausgangssignal der einzelnen Stufen des Schieberegisters anspricht, um die Daten- und die Taktsignale zu trennen.

O 3 C O 1 1 / O 9 1 9

Sie Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:

Fig. 1 ein Blockdiagramm eines auf einem einzigen Chip

angeordneten Mikrokomputers, in welchem die Erfindung verkörpert ist,

Fig. 2 die Anordnung der Ausgänge des auf einem einzigen Chip angeordneten Mikrokomputers, in welchem die Erfindung verkörpert ist,

Fig* 3 ein allgemeines Blockdiagramm der seriellen Eingabe/ Ausgabe-Logik, welche die Erfindung verkörpert,

Fig. 4 ein Detailblockdiagramm der seriellen Eingabe/Auegabe -Logik gemäß der Erfindung,

Fig. 5 die durch ein Programm ansprechbaren Register der seriellen Eingabe/Ausgabe-Logik,

Fig. 6 eine Multiprozessorkonfiguration, welche eine bevorzugte Ausführungsform der Erfindung darstellt,

Fig. 7A Daten im NRZ-Kode,

Fig. 7B Daten in einem Zweiphasen-Kode, der auch als Biphasen -Kode bezeichnet werden kann,

Fig. ΘΑ

bis 8J ein Detaillogikdiagramm für die serielle Eingabe/Ausgabe-Logik gemäß der Erfindung,

Fig. 9 die Anschlüsse der einzelnen Darstellungen in den Figuren 8A bis 8J,

Fig. 10 ein zusätzliches Logikdiagramm für die Erzeugung derjenigen Signale, welche in den in den Figuren 8A bis 8J dargestellten Diagrammen verwendet werden,

0 3 0 0 1 1 / ü 9 1 9

Fig. 11 eine schematische Sarstellung der Erzeugung der

Taktsignal 01 und 02, die als interne Mikrokomputer -Taktsignale von dem Haupttaktsignaleingang £ kommen,

Fig. 12 ein Blockdiagramm, welches eine bevorzugte Ausführungsform der Taktsignalerzeugung veranschaulicht,

Fig. 13 die Beziehung zwischen den internen Taktsignalen 01

und 02 einerseits und dem Haupttaktsignal £ andererseits,

Fig. 14 ein Flußdiagramm des Rückstellvorgangs der seriellen Eingabe/Ausgabe-Logik,

Fig. 15 ein Flußdiagramm der seriellen Eingabe/Ausgabe-Logik, und zwar bei der Arbeitsweise in einer Halbduplex-Übertragung ,

Fig. 16 ein Flußdiagramm der seriellen Eingabe/Ausgabe-Logik, und zwar bei der Arbeitsweise in einem HaIbduplex -Empfang, und

Fig. 17

bis 22 jeweils ein Detailschaltschema der Flip-Flops und

Verriegelungen, die bei der Logikschaltung der Figuren

8A bis 8J verwendet werden.

In der Figur 1 ist ein Blockdiagramm eines auf einem einzigen Chip angeordneten Mikrokomputers gemäß der Erfindung veranschaulicht. Es ist zu bemerken, daß die Erfindung auch bei einem Mikrokomputer gerätetechnisch verwirklicht werden kann, der acht auf einem einzigen Chip angeordnet ist. Eine bevorzugte Ausführungsform der Erfindung ist in dem in der Figur 1 dargestellten Mikrokomputer verkörpert, der von der Anmelderin unter der Bezeichnung MC6801 hergestellt und vertrieben wird.

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Der in der Figur 1 dargestellte Mikrokomputer weist eine Zentralprozessoreinheit (ZFE) 1 auf, hat weiterhin einen Speicher 2 mit Direktzugriff oder mit statistischem Zugriff (RAIl), einen Festspeicher 3, der auch als ein Speicher bezeichnet werden kann, aus dem nur ausgelesen werden kann (R(Xf), eine Zeitgeberschaltung 4 und einen seriellen Eingabe/Ausgabe-Teil 5. Die oben genannten Teile des Mikekomputers stellen die Hauptfunktionsblöcke dar. Der in der Figur 1 dargestellte Mikrokomputer hat auch einen Multiplexer 6 (MDX), eine interne Adressenschiene 7« eine interne Datenschiene 8 und vier Eingabe/Ausgabe-Anschlüsse 11 bis Die Zentralprozessoreinheit 1 empfängt als Eingangssignal ein Haupt takt signal E über die Leitung 20, weiterhin Steuersignale CC1 und CC2 über Leitungen 21 bzw. 22, ein Signal Rückstellen über die Leitung 23, ein Unterbrechungsanforderungssignal (IHQ1) über die Leitung 24, ein nicht maskierbares Unterbrechungssignal (MMI) über die Leitung 25, ein Energieversorgungssignal (V₀₀) über die Leitung 26 und ein Massesignal (Vg_ß) über die Leitung 27. Der Direktspeicher empfängt ein Reserveversorgungssignal V₀₀ über die Leitung 28, um Daten in dem Direkt speicher bei einem Ausfall der Versorgungsspannung zu sichern.

Die Anschlüsse 1, 3 und 4 sind 8-Bit-Anschlüsse, und der Anschluß 2 ist ein ^-Bit-Anschluß. Die acht Leitungen PIO bis P17, die am Anschluß 1 münden, sind nur den parallelen Eingabe/Ausgabe-Operationen gewidmet; Die mit den Anschlüssen 2 bis 4 verbundenen Leitungen können in verschiedener Weis· angeordnet werden, was von den drei möglichen Arbeitsweisen des in der Figur 1 dargestellten Miknkomputers abhängt. Der Anschluß 2 hat fünf Leitungen F20 bis F24. Der Anschluß 3 hat acht Leitungen P30 bis P37 und zwei Steuerleitungen SC1 und SC2. Die Steuerleitungen SC1 und SC2, welche an den Anschluß 3 angeschlossen sind, dienen für Eingangs- und Ausgangsinpulae. Der Anschluß 4 hat acht Leitungen P40 bis P47. Bei der Arbeitsweise, bei welcher die gesamte Anordnugn auf einem einzigen Chip untergebracht ist, können

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alle Eingabe/Auegabe-Leitungen der Anschlüsse 2 bis 4 derart programmiert sein, daß sie entweder als Eingang oder als Ausgang dienen, und zwar in Abhängigkeit von dem jedem Anschluß zugeordneten Sichtungsregister. In dem expandierten Mcht-Multiplex-Modus arbeiten die Leitungen P30 bis P37 des Anschlusses 3 als externe Datenschiene (DO bis D7). In dem expandierten Nicht-MuItipiex-Modus arbeiten die Leitungen P4O bis P4-7 des Anschlusses 4 als Adressenleitungen (AO bis A7) geringer Ordnung. Venn einige der acht Adressenleitungen bei diesem Modus nicht benötigt werden, können die übrigen Leitungen als Eingabe/Ausgabe-Leitungen verwendet werden. In dem expandierten Multiplex-Modus arbeiten die Leitungen P30 bis P37 des Anschlusses 3 sowohl als externe Datenschiene (DO bis D7) als auch als Adressenschiene (AO bis A7) geringer Ordnung. In diesem Modus arbeiten die Leitungen P4O bis P4-7 des Anschlusses 4 als Adressenleitungen (A8 bis A15) hoher Ordnung. Wenn einige der acht Adressenleitungen für Adressen hoher Ordnung nicht benötigt werden, können in diesem Modus die übrigen Leitungen als Eingabe/Ausgabe-Leitungen verwendet werden.

In allen drei Betriebsarten können die Leitungen P20 bis P24 des Anschlusses 2 entweder als Eingabe- oder als Ausgabeleitungen verwendet werden, und zwar in Abhängigkeit von dem diesem Anschluß zugeordneten Datenrichtungsregister. Der Anschluß 2 gewährt auch Zugang zu den seriellen Eingabe/Ausgabe-Anschlüssen und zu dem programmierbaren Zeitgeber des in der Figur 1 dargestellten Mikrokaputers, wie es unten im einzelnen näher erläutert wird.

Die obige Beschreibung des in der Figur 1 dargestellten Mikrokomputers einschließlich der verschiedenen Betriebsarten, ist nur als allgemeine Grundlage angeführt, und die Arbeitsweise der Merkmale der seriellen Eingabe/Ausgabe gemäß der Erfindung ist unabhängig von dieser Beschreibung verständlich.

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Die serielle Eingabe/Ausgabe gemäß der Erfindung erfolgt nur über die Klemmen P22, P23 und P24-. Die Funktion dieser Klemmen wird durch die spezielle Arbeitsweise des oben beschriebenen Mikrokomputers nicht beeinflußt.

Die Figur 2 gibt eine in ihrer Gesamtheit mit 15 bezeichnete schttatische Darstellung der Anordnung der Ausgangsklemmen des in der Figur 1 dargestellten Mikrokomputers.

Der serielle Eingabe/Ausgabe-Teil des in der Figur 1 dargestellten Mikrokomputers ist dazu in der Lage, serielle Verbindungen entweder im Voll-Duplex-Betrieb oder im Halb-Duplex -Betrieb mit verschiedenen TaktSignalen auszuführen. Weiterhin ist die serielle Eingabe/Ausgabe-Logik dazu in der Lage« serielle Operationen wahlweise in einem der folgenden zwei Formate durchzuführen: Es kann einerseis das sogenannte NRZ -Format verwendet werden, bei welchem Impulse und deren Abstände ausgewertet werden, wie es zwischen einzelnen Klemmen oder Modems üblich ist, und es kann andererseits ein zweiphaäges Signal oder ein biphasiges Signal mit einem Eigentakt verwendet werden, wie es für Verbindungen zwischen verschiedenen Prozessoren üblich ist. Das NRZ-Format ist in der Figur 7A dargestellt, und das Zweiphasenformat ist in der Figur 7B veranschaulicht. Beide Formate beginnen mit einem Start-Bit (immer gleich 0) und enden mit einem Stop_rBit (immer gleich 1). Das NRZ-Format liefert einen Signalpegel, welcher zu Jeder Bit-Zeit einem bestimmten Bit-Wert entspricht. Der Pegel wird dann in der Mitte der Bit-Zeit beim Dekodieren abgetastet. Das in der Figur 7A dargestellte Beispiel veranschaulicht die Binärzahl 01001101 im NRZ-Kode. Es ist zu bemerken, daß die Zahl derart kodiert ist, daß mit dem Bit mit dem gerinsten Stellenwert (LSB) begonnen ist. Zu der Bit-Zeit 0 ist der Signalpegel hoch, so daß eine binäre "1" dargestellt ist. Zu der Bit-Zeit "1", ist der Signalpegel tief, so daß eine binäre "0" dargestellt ist, usw., bis das Stop-Bit-Si§al das Ende eines Bytes anzeigt.

C$0M/7 ^ff/f

Das NRZ-Format kann nur eine Fehlanpassung von etwa 3,75 % tolerieren, und zwar zwischen den Taktsignalen des Senders und des Empfängers, ohne zu fehlerhaften Ergebnissen zu führen.

Die Figur 7B veranschaulicht die Kodierung der Binärzahl 01001101 in dem Zweiphasenformat. Dieses Format liefert einen Übergang im Signalpegel zu jeder Bit-Zeit und einen Übergang in der Mitte jedes Bits mit dem Wert 1. Für das Zweiphasenformat sind auch die Kurzbezeichnungen Biphasen -M, FM-, F/2F- und Manchester-Format bekannt. Dieses Format kann einen Untersdied von etwa 25 % zwischen den Taktsignalen des Senders und des Empfängers noch ordnungsgemäß verarbeiten. Es ist zu bemerken, daß eine Führungslinie im NRZ-Format auf der Leitung 1 durch eine konstante Markierung (1) dargestellt ist. Diese Führungelinie könnte auch als Null-Linie bezeichnet werden. Im Zweiphasenformat wird eine derartige Linie tei jeder Halb-Bit-Zeit umgeschaltet.

Es ist besondes vorteilhaft, die Möglichkeit vorzusehen, Signale bei einem Mikrokomputer im Zweiphasenformat auszusenden und zu emp&qpn. Weil das Zweiphasenformat eine wesentlich größere Fehlanpassung bei den Takt Signalen zwischen verschiedenen Prozessoren noch ordnungsgemäß verarbeiten kann, ist die Verwendung dieses Formats insbesondere bei einer Anordnung vorteilhaft, bei welcher mehrere Prozessoren gemeinsam arbeiten, wie es beispielsweise bei eisen Kaftfahreeug der Fall sein kann.

In der Figur 3 ist in einem allgemeinen Blockdiagramm die serielle Eingabe/Ausgabe-Logik gemäß der Erfindung dargestellt. Die serielle Eingabe/Ausgabe-Schaltung weist einen Senderteil mit einem Datensenderegister 37« ein Übertragungsschieberegister 38, ein Flip-Flop 39« ein weiteres Register

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und eine Zähler- und St euer logik 41 auf. Die serielle Eingabe/ Ausgabe-Logik hat auch einen Empfangsteil mit einem Flip-Flop 33» einem Empfangsschieberegister 34, einem Flip-Flop 35, einem Register 31« einer Zähler- und Steuerlogik 32 und einem Empfangsdatenregister 36. Sovchl der Senderteil als auch der Empfängerteil stehen mit dem Mikrokomputer über die periphere Datenschiene 30 und mit den externen Einrichtungen über die Klemmen P22, P23 und P24 des Anschlusses 2 in Verbindung.

Bei der Datenübertragung wird ein 8-Bit-Datenwort, welches zu übertragen ist, in das Übertragungsdatenregister 37 aus der peripheren Da t anschiene 30 einge sehr üben. Die acht Bits werden dann parallel von dem Register 37 in das Übertragungsschieberegister 38 übertragen, welches die Bits aus der Klemme 4 des Anschlusses 2 über das Flip-Flop 39 ausgibt. Das Flip-Flop 39 formatiert die Datenfolge und addiert das Start- und das Stop-Bit zu jedem übertragenen Wort.

Beim Datenempfang wird eine ankommende Datenfolge über die Klemme 3 des Anschlusses 2 aufgenommen und gelangt durch das Flip-Flop 33 zu dem Empfangsschieberegister 34, wo das Datenwort so lange verschoben wird, bis das Start-Bit im Flip-Flop 35 angekommen ist. Die acht Daten-Bits sind im Empfangs schieberegister 34, und das Stop-Bit ist im Flip-Flop 33· Venn kein Rahmenfehler oder überlauf aufgetreten ist, werden die acht DatenBits parallel vom Empfangsschieberegister 34 in das Empfangsdatenregister 36 übertragen. Das Wort wird dann durch Einschreiben in das Empfangsdatenregister 36 und die anschließende übertragung zu der peripheren Datenschiene 30 für den Mikrokomputer verfügbar.

Die serielle Eingabe/Ausgabe-Logik gemäß der Erfindung ist im Hinblick auf verschiedene wichtige Merkmale programmierbar. Das Datenübertragungsformat kann derart programmiert werden, daß entweder eine NRZ-Kodierung oder eine Zweiphasenkodierung verwendet wird. Der Takt kann derart programmiert werden, daß entweder interne oder externe Taktsignale ver-

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wandet werden. Weiterhin ist die Baud-Rate auf eine von vier vorgegebenen internen oder externen Taktfrequenzen programmierbar. Die Ansprechmöglichkeit kann aktiviert oder abgeschaltet sein. Eine Unterbrechungsanforderung kann entweder aktiviert oder maskiert sein, so daß in individueller Weise das Datenübertragungsregister 37 und das Datenempfangsregister 36 entsprechend programmiert werden können. Der Taktausgang an der Klemme 2 des Anschlusses 2 kann entweder aktiviert oder abschaltet sein. Schließlich können die Klemmen 3 und des Anschlusses 2 entweder individuell seriellen Eingabe/ Ausgabe-Operationen bei dem Sender oder bei dem Empfänger zugeordnet werden.

Die Tabelle I gibt vier mögliche Datenübertragungsgeschwindigkeiten für jede der Mikroprozessor-Taktfrequenzen 02 oder die externen Taktfrequenzen. Die verschiedenen Datenübertragungsgeschwindigkeiten und Taktfrequenzen werden unten im einzelnen näher erläutert.

Die Datenverbindung, welche bei der seriellen Eingabe/Ausgabe-Logik gemäß der Erfindung verwendet wird, kann entweder im Halbduplex- oder im Vollduplex-Betrieb arbeiten und kann entweder einen separaten Takt verwenden oder nicht. Sowiil das Zweiphasenformat als auch das NRZ-Format kann ohne eine getrennte Taktleitung verwendet werden, während jedoch nur das NRZ-Format mit einer separaten Taktleitung verwendet werden kann (entweder Eingabe oder Ausgabe). Weiterhin ist es möglich, nur ein Taktsignal zu einer peripheren Einheit zu übertragen. Die verschiedenen Datenverbindungskonfigurationen sind in der Tabelle II zusammengefaßt .

Die Erfindung liefert auch eine Weck-Fähigkeit bei Konfigurationen, in denen mehrere Prozessoren gemeinsam arbeiten, und zwar unter Verwendung des in der Figur 1 dargestellten Mikrokomputers. Die Weck-Fähigkeit dient dazu,

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den Durchsatz durch den Komputer dadurch zu erhöhen, daß an eine gemeinsame Leitung angeschlossene Prozessoren den Rest einer bestimmten Nachricht ignorieren, wenn die Bestimmungsadresse von der Adresse eines bestimmten Prozessors verschieden ist. Wenn der Prozessor feststellt, daß der übrige Teil der Nachricht für ihn licht bestimmt ist, setzt er ein Veck-Bit in dem Steuer- und Statusregister. Wenn das Weck-Bit gesetzt ist, wird der Empfogeteil ohne Unterbrechung weiter überwacht. Wenn elf aufeinander folgende logische Signale "1" von dem Empfangsteil erkannt wurden, löscht der Empfangsteil das Weck-Bit, um die Unterbrechungsverarbeitung für die nächste Nadricht zu wecken. Die elf aufeinander folgenden Sgnale "1" zeigen den Freistatus auf der Übertragungsleitung an. Die Weck-ihigkeit wird unten im einzelnen näher erläutert.

In der Figur 4- ist ein Detail-Blockdiagramm der seriellen Eingabe/Ausgabe-Logik gemäß der Erfindung dargestellt. Es können von der periphereη Datenschiene 30 über eine 8-Bit-Schiene 4-7 Daten aufgenommen werden, die zu dem Übertragungdatenregister 37 gelangen, von dem sie in das Übertragungsschieberegister 38 übertragen werden. Aus dem Übertragungsschieberegister 38 werden die Daten seriell über ein logisches Verknüpfungsglied 4-2 ausgegeben, welches durch den Übertragungsaktivierungsimpuls eingeschaltet wird. Die Klemme 4- des Anschlusses 2 dient als serielle Übertragungsleitung.

Serielle Daten werden an der Klemme 3 des Anschlusses 2 über das logische Verknüpfungsglied 4-3 empfangen, welches durch das Empfangsaktivierungssignal eingeschaltet wird. Die seriellen Eingangsdaten werden in das Empfangsschieberegister 34- eingegeben und dann parallel in das Empfangsdatenregister 36 übertragen. Der Inhalt des Empfangsdatenregisters 36 wird über die 8-Bit-SchJmie 44- zu der peripheren Datenschiene 30 übertragen, von welcher aus die Daten in

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anderen Teilen dee Mikrokomputers verwendet werdtn können.

Die serielle Eingabe/Ausgabe-Logik gemäß der Erfindung verwendet vier durch das Programm adressierbare Register, die in der Figur 5 dargestellt sind. Es handelt sich um das Steuer- und Statusregister 46, das Geschwindigkeit8- und Modus- Steuerregister 45, das Empfangsdatenregister 36 und das Übertragungsdatenregister 37·

Das Steuer- und Statusregister 46 besteht aus einem 8-Bit -Register, bei dam alle acht Bits gelesen werden können, während nur die Bits 0 bis 4 eingeschrieben werden. Das Register wird durch ein Signal Rückstellen nach S20 aktiviert. Die einzelnen Bits im Register sind folgendermaßen definiert:

Oj Adresse: S0011 Bit 0: Weck-Bit

Wenn das Weck-Bit gesetzt ist, wird auf diese Weise die Weck-Punktion aktiviert; dies fuhrt zu einer Weck-Operation bei der nächsten Nachricht. Das Weck-Bit wird durch die gerätβtechnische Einrichtung gelöscht, wenn elf aufeinander folgede Signale "1" empfangen werden. Das Weck-Bit wird nicht gesetzt, wenn die Leitung frei ist.

Bit 1: Übertragungsaktivierung

Wenn dieses Bit gesetzt ist, wird ein Vorspann von neun aufeinander folgenden Signalen "1" geliefert, und es wird die logische Verknüpfung für das Übertragungsausgangssignal an der Bemme 4 des Ausgangs 2 aktiviert. Dadurch wird der Wert an der Klemme 4 des Ausgangs 2 auf eine "1^H verändert.

Bit 2: Übertragungsunterbrechungsaktivierung

Wenn dieses Bit gesetzt ist, wird ein Unterbrechungssignal IRQ2 ermöglicht, welches auftritt, wenn das Bit 5 gesetzt ist. Wenn gelöscht wird, wird der Wert des Bits 5 von der Schiene maskiert.

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Bit 3: Empfangeaktivierung

Venn dieses Bit gesetzt wird, wird die Klemme 3 des Anschlusses 2 an den Eingang des Empfängers gelegt. Dadurch wird der Wert an der Klemme 3 des Anschlusses 2 auf null gesetzt.

Bit 4: Empfangeunterbrechungsaktivierung

Venn dieses Bit gesetzt ist, ermöglicht es, daß eine Unterbrechung UtQ2 auftritt, wenn das Bit 7 oder das Bit 6 gesetzt ist. Beim Löschen wird die Unterbrechung maskiert.

Bit 5i Übertragungsdatenregister leer

Dieses Bit wird durch die gerätetechnische Einrichtung gesetzt, wenn eine übertragung von dem übertraguqadatenregieter zu dem Übertragungeschieberegister erf41gt. Diese übertragung ist mit der Bit-Taktfrequenz synchronisiert. Das Bit 5 wird durch das Lesen des Statusregisters gelöscht, wonach ein neues Byte in das übertagungsdatenregister eingeschrieben wird. Es werden keine Daten übertragen, wenn das Bit 5 nicht gelöscht ist. Das Bit 5 wird durch das Signal Huckst eilen auf 1 gebracht.

Bit 6: überlauf-Rahmen-Fehler

Dieses Bit wird durch die gerätetechnische Einichtung gesetzt, wenn ein überlauf- oder ein Rahmen-fehler (beim Empfänger) auftritt. Ein überlauf ist als ein neues Byte definiert, welches bei einer gesetzten Markierung im Bit 7 an das Empfangsdatenregister übertragen wird. Ein Rahmen-fehler ist aufgetreten, wenn die Byte-Grenzen in der Bit-Folge nicht mit dem Bit-Zähler synchronisiert sind. Ein Überlauf kann von einem Rahmen-Fehler durch den entsprechenden Vert des Bits 7 unterschieden werden. Venn das Bit 6 und das Bit 7 gleich 1 sind, dann ist ein Überlauf aufgetreten. Wenn das Bit 7 gleich 0 ist und das Bit 6 gleich 1 ist, wurde ein Rahmen -Fehler erkannt. Das Bit 6 wird durch das erste Lesen des Statusregisters gelöscht, wonach das Empfangsdatenregister gelesen wird, oder durch ein Signal nachstellen.

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Bit 7: Empfangedatenregister besetzt

it

Dieses Bit wird durch, die gerät et eohni sehe Einrichtung gesetzt, wenn eine Übertragung von dem Empfangsschieberegister zu dem Empfangsdatenregister durchgeführt wird. Bas Bit 7 wird dadurch gelöscht, daß zuerst das Statusregister gelesen wird \nd dann das Eapfangsdatenregister gelesen wird, oder durch ein Signal Rückstellen.

Das Geschwindigkeits- und Modus-Steuerregister 4-5 steuert die folgenden seriellen Eingabe/Ausgabe-Veränderlichen: Baud, Format, Taktsignalquelle und die Konfiguration von Klemme 2, Anschluß 2.

Das Register besteht aus vier Bits, von denen alle nur zum Schreiben dienen und durch das Signal Rückstellen gelöscht werden. Sie vier Bits im Register können als ein Paar von 2-Bit-Feldern angesehen werden. Die zwei Bits mit dem geringeren Stellenwert steuern die Bit-Geschwindigkeit für die interene Taktsignalgebung, und die übrigen zwei Bits steuern die Format- und Taktauswahllogik. Es gilt folgende Definition für das Register:

76543210

Adresse: S0010

χ Ix

X

"x

001 JvCCO

S1

so

Bit 0 und Bit 1: Geschwindigkeitsauswahlsignal S1, SO

Diese Bits wählen die Datenübertragungsgeschwindigkeit (Baud) für den internen Takt. Die vier Geschwindigkeiten, welche eingestellt werden können, sind eine Funktion der Taktfrequenz 02 der Zentralprozessoreinheit. Die folgende Tabelle glt die zur Verfugung stehenden Datenübertragungsgeschwindigkeiten in Baud wieder. Wenn eine externe Taktgebung ausgewählt wird (CC1-CO0-1), werden die Geschwindigkeit sauarahl-Bi|s ignoriert.

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- yr- -XO-

Tabelle 1

81, SO	extern 02 T	4,0 MHz 1,0	4,9152 MHz 1,2288	2,5^76 MHz 0,6144 38,4 kBaud 4800 Baud 600 Baud 150 Baud —M»-
00 01 10 11	16 128 1024 4096	62,5 kBaud 7812,5 Baud 976,6 Baud 244,1 Baud	76,8 kBaud 9600 Baud 1200 Baud 3OO Baud

Bit 2 und Bit 3*. Taktsteuer- und Format au swahlsignal CC1 und CCO

Dieses 2-Bit-Feld steuert die Takt- und Formatauswahllogik. Die folgende Tabelle definiert das Bit-Feld. Wenn CCI=O, wird der entsprechende Wert für die Klemme 2 am Anschluß 2 nicht betroffen. Wenn CC1=1 wird der Wert für die Klemme 2 am Anschluß 2 auf das Komplement von CC0 geändert.

CC1	Format	Taktquelle	Anschluß 2	Bit 2	Bit 3**	Bit 4**
CCO		intern intern intern extern	nicht ver wendet nicht ver wendet Ausgang Eingang I	serieller Ein gang serieller Ein gang serieller Ein gang serieller Ein gang » - — ■ ■ — -■ ■ —	serieller Aus gang serieller Aus gang serieller Aue- gang serieller Aus gang
00 01 10 11	Bi-Phase NRZ NBZ NRZ

* Der Taktausgang steht unabhängig davon zur Verfügung, welchen Wert die Bits haben.

♦•Das Bit 3 wird für den seriellen Eingang verwendet, wenn RE - "1" im Steuer- und Statusregister 46. Das Bit 4 wird für den seriellen Auegang verwendet, wenn TE - "1^M im Steuer- und Stausregister 46.

0 3 C 0 1 1 / .0 9 1 9

Das RB-Register 31 ist eine e-Bit-Verzögerungsleitung, welche daxu dient, das in der Eingangsdatenfolge eingebettete Taktsignal daraus zu entnehmen und die Empfängersynchronisation herzustellen. Sie Bezugnahme auf die unten angegebenen Booleschen Gleichungen und das detaillierte Logilcdiagramm der Figuren 81 bis 8J zeigt, daß in dem NHZ-Pormat das Null-Start-Bit in das BB-Register 31 im Takt eingegeben wird und daß danach der Eingang die Bit-Geschwindigkeit so lange umschaltet, wie RE gesetzt bleibt. Es werden etwa zwei RT-Taktfyklen benötigt, wobei durch das Setzen von RE der RB-Eingang eingeschaltet wird, bevor das RB-Register 31 auf ein "Null"-Start-Bit antworten kann. Oa der Wert "Null" sich weiter ausbsreitet, wird die RB-Synchronisation aufgebaut, wenn RSE am Ende des dritten RT-Taktes zum Setzen kommt. Der erste RSD-Takt (RBO φ RBE) wird ebenfalls am Ende des dritten RT-Taktes erzeugt, und der erste RO-Takt wird am Ende des fünften RT-Taktes erzeugt. Oer Takt RSD_Q und der Takt RO werden so lange weiterhin bei 3/8 Bit-Zeit und bei 5/8 Bit-Zeit erzeugt, bis das RB-Register 31 arbeitet.

Oer Bit-Zähler RC geht auf "eins¹¹ und zwar am Ende von R9 und inkrementiert bei jedem folgenden RO. Oas Stari-Bit wird im Takt durch RBO + RBE in RSO eingegeben. Normalerweise tritt ein Verlust der Synchronisation nach dem Datenübergang auf, wobei die Synchronisation während des folgenden Start-Bits wiedergewonnen wird.

Oie Wirkung der Rückstellung RE besteht darin, daß RB das Umschalten anhält; es tritt ein Verlust der Synchronisation und er Signale RO sowie RBO + RBE auf. Oer Bit-Zähler RC wird zurückgestellt, und RSO, das ROS-SMeberegister 34 und ROST werden angehalten. Beim Zweiphasenformat wird der gesamte Oatenstrom im Takt in das Register eingegeben.

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Nachdem den Mikrokomputer gemäß Figur 1 rückgeeteilt wurde und bevor RE gesetzt ist, beginnt das RB-Regiater, mit den Ziffern "eine" gefüllt zu werden, und es werden deshalb keine Bit-Geschwindigkeits-Taktsignale erzeugt, und der Empfänger arbeitet nicht. Es sind drei Voraussetzungen erforderlich, um einen Empfang vorzubereiten: a) RE muß gesetzt sein, damit die seriellen Eingangsdaten in das RB-Register eingegeben werden können, b) die seriellen Eingabedaten müssen auf einer freileitung vorhanden sein, und swar müssen alle entsprechenden Bits gleich "eins¹¹ sein, damit das RB-Register damit beginnen kann, die Bit-Geschwindigkeits -Taktsignale zu erzeugen, c) das erste Start-Bit in der seriellen Eingangsdatenfolge kann nicht auftreten, bis die Leitung für wenigstens eine Bit-Zeit frei fcb (andernfalls ]ann eine Synchronisation nicht aufgebaut werden.) Deshalb ist die minimale Freizeit für die Leitung, nachdem RE gesetzt ist, eine Bit-Zeit.

Nach dem Setzen von RE wird die Synchronisation aufgebaut, wenn RSE gesetzt ist, was dann auftritt, wenn die erste "null" in dem RB-Register ausgebreitet wird. Das erste Signal R6 wird durch die Vorderflanke von RSH bei 1/4 Bit-Zeit erzeugt,und RSE wird durch die Vorderflanke von RLG bei 3/4 Bit-Zeit erzeugt. Das Separations-Flip-Plop RSD wird durch RSH und RLG getrieben und erzeugt ein Signal SEP, welches für "Null"-Eingangsdaten gleich null ist und für 1/2 Bit-Zeit gleich 5 Volt ist, wenn die Eingangsdaten gleich "eins" sind. Die Zeitsteuerung von SEP ist derart gewählt, daß dann, wenn dieses Signal im Takt in das Empfangsschieberegister 34 durch ΗΘ eingegeben wird, schließlich eine vollständige Umwandlung in das NRZ-Format erreicht ist.

Durch das Setzen von RSE wird der Bit-Zähler RO gestartet. Da RSE 1/2 Bit-Zeit später gesetzt wird und RO 1/8 Bit-Zeit später bei dem Zweiphasen signal als bei dem NRZ-Signal auf-

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tritt, eilt die Anordnung jedes Bit-Zählerstatus für das Zweiphaeenformat dem entsprechenden Bit-Zählerstatue für das NRZ-Format um 1-1/8 Bit-Zeiten nach. Somit erfolgt die Datenübertragung von dem Empfangeschieberegister RDS JA-in das Empfangedatenregister RDH 36» was am Ende der 9-Zählung RC in beiden Formaten auftritt, um 1-1/8 Bit-Zeiten später im Zweiphasenformat als im HRZ-Format, d. h., am Ende des Stop-Bits für NRZ und am Ende des folgenden Start-Bits für das Zweiphasenformat.

Die Auswirkung des RückstellSignaIs RE besteht darin, daß das RB-Register 31 nicht weiter umgeschaltet wird (wodurch ein Verlust an Synchronisation und des Bit-TaktSignaIs RO auftritt), wobei weiterhin der Bit-Zähler RC zurückgestellt wird und RDS 34 zusammen mit RSD und RDST angehalten werden. Im Zweiphasenempfang werden alle internen Funktionen .seitlich durch Signale gesteuert, welche von der ankommenden Datenfolge abgeleitet werden. Folgich arbeitet, solange RSH und RLf beide erzeugt werden das Separations-Flip—Flop SEP 101 (Figur 8J) normal und erzeugt R6.

Eine Zweiphasensynchronisation wird aufgebaut, wenn von RSE das erste Start-Bit gesetzt wird, und zwar nach wenigstens einem freien Bit. Elf freie Bits stellen RSE zurück, die Synchronisation geht jedoch so lange nicht verloren, wie Datenworte durch nicht mehr als zehn freie Bits voneinander getrennt sind.

Die interne NRZ-Empfangsoperati& wird durch das Start-Bit ausgelöst und durch das Stop-Bit jedes Datenwortes beendet. Alle zwischenzeitlich durchgeführten Operationen laufen unter der Taktsteuerung eines unabhängigen internen Taktes. Die Operation beginnt, wenn RSE 102 in der Mitte von "null" ein Start-Bit setzt und zwar nach einem freizustand von wenigstens zwei Bit-Zeiten. RSE 102 bewirkt dann eine Rückstellung, und zwar sofort nach der Datenübertragung von dem RDS-Register 34 zu dem Empfangsdatenregister 36.

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Für den Fall, daß eine Datengeschwindigkeit von höher als Rö auftritt, wird das Start-Bit im Takt in das RB -Register 31 eingegeben, welches dann für die nächsten acht Bit-Zeiten umgeschaltet wird, so daß R6 bei der internen Taktgabe der seriellen Eingabe/Ausgabe-Steuerung erzeugt wird. Wenn eine höhere Datengeschwindigkeit als RO auftritt, werden das Stop-Bit und das folgende Start -Bit mit Erfolg im Takt in das RB-Register 31 eingegeben, und zwar früher als normal. Die entsprechenden Perioden der Taktzeiten für R6 und RBD 9 sowie RBE werden folglich um eine oder zwei RT-Zeiten geküzrt. Bei dieser hohen Datenübertragungegeachwindigkeit (für einen ordnungsgemäßen Betrieb) wird RSE rückgestellt , und es erfolgen Datenübertragungen um eine RT-Zeit früher und eine Synchronisation während des folgenden Start-Bits um zwei RT-Zeiten früher.

Wenn die Datengeschwindigkeit geringer ist als R6,iet die Arbeitsweise für das Start-Bit und die ersten sieben Daten mit der Arbeitsweise bei der hohen Geschwindigkeit identisch. Die Arbeitsweise während des achten Datenbitβ und des Stop-Bits unterscheidet sich in Abhängigkeit davon, ob das letzte Daten-Bit eine "lull" ist, werden die Erzeugung von ΗΘ das Rcüketellea von RSE und die Übertragung aller Daten so lange verzögert, bis die Mitte dea Stop-Bits erreicht ist. Das folgende Start-Bit löst dann erneut die Operationsfolge aus, welche notwendig ist, um ein Datenwort aufzunehmen.

Wenn das letzte Daten-Bit eine ;"eins" ist, erfolgen die Erzeugung von R©i das Rückstellen von RSE und die Datenübertragung insgesamt bei ihren normalen Positionen, und während des St op¹-Bi te geschieht nichts. Das dann folgende Start-Bit löst erneut den Empfaigszyklus aus. Somit wirkt für langsame Daten eine "eins" als letztes Daten-Bit ähnlich wie ein Stop-Bit, und es wird jeglicher

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Vorgang während des tatsächlichen Stop-Bits angehalten, bis der Zyklus durch das nächste Start-Bit erneut ausgelöst wird.

Das TB-Register 40 ist ein 4-Bit-Zähler, der kontinuierlich von 1 bis 8 zählt, und zwar mit der Geschwindigkeit BT, wobei am Ende des Befehls Eückstellen begonnen wird. Sas externe Taktsignal TEX ist eine Wellenform mit einem Impulstaktverhältnis von 30 %, welches bei TBD zur Verfugung steht und folgich mit der übertragenen Datenfolge in Phase ist. TSX ist ein Taktsignal 2X, welches am Ende jedes Bits auftritt. Der einzige Unterschied zwischen dem Zweiphasenformat und dem NRZ-Format besteht in der Arbeitsweise des Formatierungs-Flip-Flops TDST.

Im Hinblick auf die Arbeitsweise des Senders oder Übertragers ist zu bemerken, daß der Freileitungszustand aufgebaut wird, nachdem das Setzen von TE und die Datenübertragung in der Mitte des Start-Bits auftreten. Venn TDE nicht bedient wird, vor die Mitte des Stop-Bits erreicht ist, bleibt es gesetzt und bewirkt, daß der TC-Zähler die Zählung 9 festhält, so daß auf diese Weise die Datenübertragung gesperrt wird. Wenn TDE rückgestellt wird, wird die übertragung bei dem nächsten Start-Bit wieder aufgenommen.

TSH · TO eteuert im Takt die Daten von TSH0 nach TDST, und zwar am Ende jeder Bit-Grenze für jedes Format und nur wählend der Zweiphasenübertragung; TSH · ΨΒ steuert im Takt ein Umschaltsignal für TDS0-1 oder dann, wenn die Leitung frei ist oder auch während jedes Stop-Bits.

Entweder im Zweiphasenformat oder im NEZ-Format arbeitet der Sender im NRZ-Format, mit der Ausnahme des Formatierungs -Flip-Flops TDST, welches im wesentlichen die Senderausgang sstufe darstellt. TDST wird durch RSH zeitlich gesteuert,(welches mit der doppelten Häufigkeit von RO auftritt), und jedes zweite Signal RSH fällt mit R6 zusammen.

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Der Sender sendet das Signal eins, solange TSl nicht gesetzt ist. TSE wird gesetzt, wenn der Zähler TO die Zählung 10 erreichtund bleibt gesetzt, so lange TE-1. Polglich wird ein Vorspann von zehn Signalen eins gesendet, wenn TE eingeschaltet ist. Zu einer beliebigen Zeit nach dem Beginn des Vorspanns von zehn Signalen "eins", was dann auftritt, wenn ein Wort nicht in das Ubertragungsdatenregieter 37 eingeschrieben ist, hält der Zähler TO bei der Zählung 9 an, und TDST gibt kontinuierlich das Signal "eins" aus.

Die serielle Eingabe/Ausgabe-Steuerung tritt mit der Zentralprozessoreinheit über die Unterbrechungen 0RQ2 in Verbindung. Wenn Empfängerunterbrechungen durch RIE und durch Bückstellen von VU aktiviert sind, wird eine Unterbrechung IRQ2 jedesmal dann erzeugt, wenn ein Überlauf oder ein Rahmenfehler das ODER-Bit setzt oder wenn ein gültiges Wort von dem Empfangsschieberegister 34 in das Empfangsdatenregister 36 übergegangen ist und daß Bit RDP setzt. Wenn Send er Unterbrechungen durch das Setzen von TIE aktiviert sind, wird ein Unterbrechungesignal IRQ2 jedesmal dannerzeugt, wenn eine Datenübertragung von dem Übertragungsdatenregister 37 in das Übertragungsschieberegister 38 erfolgt und das Bit TDE setzt.

Die Verwendung von VU, dem Weck-Bit wird durch das Datenverbindungaprotokoll festgelegt. Wenn nach der Prüfung des ersten Teils einer Nachricht die Zentralprozessoreinheit bestätigt, daß sie kein weiteres Interesse an dem übrigen Teil der Nachlcht hat und VU setzt, bleiben alle weiteren Unterbrechungen gesperrt, bis die Leitung frei wird. Das Bit VU wird durch die geräteteohnisehe Einrichtung rückgestellt, sobald elf aufeinanderfolgende Signale "eins" empfangen werden, oder es kann dieses Bit auch durch daa Programm rückgestellt werden.

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Jedes der drei Ünterbrechungs-Bits RDP, OR und TDE hat ein Folge-Bit, welches gesetzt wird, sobald das Steuer- und Statusregister 46 ausgelesen wird, während sein zugehöriges Bit ebenfalls gesetzt ist. Die Unterbreehungs-Bite REF und QR und ihre Folge-Bits werden rückgestellt, sobald das Empfangsdatenregister 36 ausgelesen wird, während sein zugehöriges Folge-Bit ebenfalls gesetzt ist. Das Unterbreohungs-Bit TDE und sein Folge-Bit werden rückgeetellt, sobald das Übertragungsdatenregister 37 gefüllt wird, während sein Folge-Bit gesetzt ist.

Im Hinblick auf die Steuerung des Anschlusses 2 ist festzustellen, daß am Ende des Signals Rückstellen die serielle Eingabe/Ausgabe-Steuerung die Steuerung der Zentralprasssoreinheit überspielt, und zwar von der Klemme 1 bis zur Klemme 3 am Anschluß 2, in Abhängigkeit von dem Betriebemodus, wischer durch die Steuer-Bits RE, TE, CC1 und CC0 festgelegt ist. RE und TE bestimmen die Duplexkonfiguration, während GC1 und CC0 die externe Taktkonfiguration festlegen.

Die Klemme 2 des Anschlusses 2 kann entweder zur Eingabe eines extern erzeugten TaktSignaIs oder zur Ausgabe eines TakteigneIe verwendet werden, welches durch die Eingabe/Ausgabe-Steuereinheit erzeugt wurde. Venn CCI-¹¹O", wird diese Klemme durch die Zentralprozessoreinheit gesteuert, wenn Jedoch COI-¹¹I", wird diese Klemme dazu verwendet, entweder ein externes Taktsignal einzugeben oder ein internes Taktsignal auszugeben.

Venn COI-¹¹O", verwendet die Eingabe/Ausgabe-Steuerung die Klemme 2 nichts und demgemäß ermöglicht der CC1.DDR2-Koppler, daß das Zentralprozessoreinheiten-Steuersignal VP2*DDR2 den Satus der Datenrichtungsverriegelung an der Klemme 2 festlegt, wozu die übertragungsglieder 86 und 87, der Inverter 88 und die NOR-Glieder 83 und 89 gehören. Venn CCI-¹¹I",

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bestimmt das CC0-Steuer-Bit den Status der Datenrichtungsverriegelung.

Das Klemmendatenausgangsregister, zu welchem die NOR-Glieder 90 und 91* die Inverter 92 bis 94- und das übertragungsglied 95 gehören, überträgt oder bearbeitet Zentralprozessoreinhe it endeten, wenn 0C1«"0^M, und es gibt das Signal ΨΕΖ aus, ilhlich das intern erzeugte Taktsignal, wenn CO1.OC0«"1". Venn OC1«OC0»"1^W, wird über die Klemme 2 ein extern erzeugtes Taktsignal eingegeben, unddaβ Datenausgaberegister ist in einem Status, in welchem es dies nicht zur Kenntnis nimmt, weil der Ausgangstreiber in einem Dreierstatus ist (d.h. in einem Status mit einer sehr lohen Impedanz).

Der Dateneingangspuffer 96 gibt das externe Signal über die Klemme 2 bei allen Betriebsbedingungen ein. Sie wird jedoch von der Modussteuer logik nur passiert, wenn tatsächlich ein externes Taktsignal vorliegt, d. h. wenn OC1.CC0-ⁿ1ⁿ.

Die Klemme 3 des Anschlusses 2 wird dazu verwendet, serielle Daten einzugeben, wenn die £ingabe/Ausgabe-Steuerung im Yoll-Duplex-oder im Halb-Duplex-Empfangsmodus arbeitet. Solange das Steuer-Bit HE-¹¹I", hält die Klemme 3 die Datenriehtungsverriegelung DDR23, zu welcher das NOE-Glied 98, die Inverter 99 und 106 und die Übertragungsglieder 97 und 100 gehören, den Auegangstreiber in dem Dreierstatus. Die Zentralprozessorminheit steuert DDR23, wenn RE-"0". Der Dateneingabepuffer 104 gibt das externe Signal an der Klemme 3 unter allen Umständen ein.

Die Klemme 4 des Anschlusses 2 wird dazu verwendet, serielle Datenauszugeben, wenn die Eingabe/Ausgabe-Steuerung im Voll -Duplex- oder im Halb-DuplexHodus überträgt. So lange TB-"1" wird die Datenrichtungsverriegelung, zu welcher der Inverter 107, das NOR-Glied 108 und das übertragungsglied 105 gehören, im Ausgabestatus gehalten, und die seriellen Daten TDBT

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werden an die Klemme 4 geführt, wobei das Datenausgaberegister, das NOR-Glied 110, die Inverter 113 und 114 sowie die übertragungsglieder 111, 112, und 115 enthält. Sie Zentralprozesoreinheit ist in der Steuerung, wenn TE-¹¹O".

Die Gesamttaktsteuerung wird in der Figur 12 dargestellt.

Die vier Bits in dem Geschwindigkeitβ- und Modussteuerregister 45 (Figur 4- und 5 bestimmen die Quelle und die Frequenz des Hochgeschwindigkeits-Taktsignals BT (über die Leitung 110 in der Figur ÖL· erzeugt). RT ist ein Taktsignal mit einem Pulstastverhältnis von 50 % und ent spricht jn dieser Hinsicht der achtfachen Datensendegeschwindigkeit und etwa der achtfachen Datenempfangsgesohwindigkeit.

Die Übertragunge- oder Sende-TaktSignaIe sind folgende:

TSH: Ein Impuslzug mit dir zweifachen Daten übertragungsgeschwindigkeit, die zur Taktsteuerung des Formatierungs-Flip-Flops TDST venmdet wird.

ΤΘ: Das Bit-Geschwindigkeits-Taktsignal, welches den Bit-Zähler TO treibt.

Τ8Θ: Das Übertragungssohieberegister-Taktsignal, welches dasselbe ist wie TO, wobei Jeder zehnte Impuls entfällt.

^Taus^: ^-ⁿ Taktsignal mit einem Impulstastverhältnis von

50 % bei der Daten-Bit-Geschwindigkeit, welches zur Übertragung an entfernte Einheiten zur Verfugung steht

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- aer- ~W- 2935S47

Die Empfangs-Taktsignale sind folgende: RSH: Zwei Impulse, welche bei jeder "eins" in Zweiphaaen-

format in der Empfangedatenfolge erzeugt werden. Dieaea Taktsignal ist im NRZ-Format nicht vorhanden.

RLG: Ein Impuls, welcher für jede "Null" im Zweiphasenformat in der Empfangedatenfolge erzeugt wird. Im NRZ-Format ist RLG mit ΕΘ identisch.

RO: Ein eingebettetes Taktsigal, welches aus der Empfangedatenfolge entnommen wird und den RC-Zähler 32, das Empfangssohieberegiater JA und das Start-Bit-Flip-Flop RBST 35 steuert.

RBD 9'- Daa Taktsignal, welches dieselbe Geschwindigkeit oder Signalfolge hat wie Rd.

RBE: Näher beim Mittel-Bit, welches das Separations- (oder Deformatierungs-)Flip-Flop RDS 33 treibt.

Von den fünf Hoohgeschwindigkeits-Taktsignalen werden vier an dem Mikrokomputer-Zeitgeber 4- abgegriffen und da fünfte Taktsignal kann von einer externen Quelle eingegeben werden. Alle TaktsigmLe haben ein Pulstestverhältnie von 50 % und entsprechen der achtfachen Datengesohwindigkeit oder Datenfolge. Die vier Taktgeber oder Zeitgeber sind mit T0, T3, T6 und f8 bezeichnet und entapreohen 02 (Zentralprozessoreinheiten-Takt) geteilt durch 2, 16, 128 bzw. 512.

Die Figuren 84 bia 8J geben einzelne Absohnitte einer bevorzugten Ausführungsform der seriellen Eingabe/Auagabe-Logik gemäß der Erfindung wieder. Die einzelnen Figuren können in der Weise zusammengesetzt werden, wie es in der Figur 9 dargestellt iat, um die vollständige arielle Singabe/Ausgabe-Logik

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naoh de» Schema der Figur 1 für einen Mikrocomputer zu bilden, der auf einem einzigen Chip angeordnet ist. Gemäß dem Logiksehema der Figuren 81 bis 8J wird der Fachmann in die Lage versetzt, die serielle Eingabe/Ausgabe-Logik der Erfindung nachzuarbeiten, indem eine bekannte Schaltungateohnik wie die MOSFET-Technik verwendet wird. (MOBFET Metall-Oxid-Halbleiter-FeId-Iffekt-Transistör). Eine detaillierte Beschreibung der Verbindungen zwischen den Logik- und Schaltelementen gemäfi Figur 81 bis 8J würde die Beschreibung nur überladen. Ss sein jedoch kurz verschiedene Strukturen, die in dem allgemeinen Blockdiagramm der Figur 3 bereits veranschaulicht sind, anhand der logischen Schemata nach den Figuren 81 bis 8J beschrieben.

Die Figur 81 zeigt das 4-Bit-TB-Register welches die Flip-Flops 201 bis 204 enthält.

Die Figur SB zeigt die TO-Zähleiv und Steuerlogik, welche die Flip-Flops 211 bis 215 enthält.

Die Figur 8G und die Figur 8D zeigen das Geschwindigkeits- und Modussteuerregister, welches die Flip-Flops 221 bis 224 enthält. In den Figuren 8C und 8D ist auch das Steuer- und das Statusregister dargestellt,welches die Flip-Flops 231 bis 238 enthält.

Die Figur 8E zeigt das Empfangsdatenregister mit den Flip-Flops 241 bis 248 und das Empfangssohieberegiater mit den Flip-Flops 251 bis 258.

Die Figur 8F zeigt das Übertragungsdatenregister mit dem Flip-Flops 261 bis 268 und das übertragungssohieberegister mit den Flip-Flops 271 bis 278.

Die Figur 80 zeigt den Verbindungsansohluß 326 für die ELngabe/Ausgabe-Hemme 2 des Anschlusses 2 ebenso wie

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den Vjjjj-AnSchluß 303 und den Vgg-Anschluß 304. Die Signale Vjjjj und Vgg sind über die in den Figuren 8A bis 8J dargestellte Logik entsprechend den Erfordernissen verteilt.

Die Figur 8H zeigt den Verbindungsanschluß 321 für die Eingabe/Ausgabe-Klemme 3 des Anschlusses 2 sowie den Anschluß 322 für die Eingabe/Ausgabe-Klemme 4 des Anschlusses 2.

Die Figur 81 zeigt den RC-Zähler und die Steuerlogik mit den Flip-Flops 281 bis 285 und zeigt weiterhin das RSE-Flip-Flop 102.

Die Figur 8J zeigt das RB-Re gist er mit den Flip-Flops 291 bis 298. Die Figur 8J zeigt auch das SEP-Flip-Flop 101, das RSD-Flip-Flop 111 und das TDST-Flip—Flop 112.

Die Figur 10 veranschaulicht den VerbindungansohLß 323 für Rückstellen und die zugehäLge Schaltung zur Erzeugung des Rückstellsignals über die Leitung 300, des MODL-Signals über die Leitung 301 und des VRBIAS-Signals über die Leitung 302. Es ist zu bemerken das Rüokstellsignal manchmal als FOR-Signal bezeichnet ist, und aar im Logikdiagramm der Figuren 8A bis 8J.

Die Leitungen der Figuren 8A bis 8J, welche andere Teile des (nicht dargestellten) Mikrokqputers anschließen, werden unten diskutiert. Mit der Anordnung nach der Figur 8A wird ein TMR-Signal über die Leitung 400 übertragen und Signale T0, T6, T3 und T8 werden jeweils über die Leitungen 401 bj.· 404 an die programmierbare Zeitgebereinrichtung 4 (Figur 1) übertragen, und zwar für aolche Zwekke, die nicht Gegenstand vder vorliegedn Erfindung sind. Mit der Anordnung gemäß Figur 8D wird ein Unterbrechungssteuersignal TSQS über die Leitung 410 zu dem programmierbaren Zeitgeber übertragen. Oemäß Figur 8F sind die einzelnen Leitungen der peripheren Datenschiene 30, welche Daten zu und von der seriellen Ein-

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gabe/Ausgabe-Logik überträgt, mit FDBO bis PDB? bezeichnet. Gemäß Figur 81 stellt das Signal PG2, welches über die Leitung 415 übertragen wird, eines der drei Programmsteuer-Bite am Anschluß 2 dar, welche dazu verwendet werden, die Betriebsart des Mikrocomputers in einer Weise zu steuern, oderzu programmieren, wie es nicht Gegenstand der vorliegenden Erfindung ist. In der Figur 81 ist auch ein Signal IRSB auf der Leitung 416 dargestellt, welches nur ein Steuersignal ist, welches durch die Zentralprozessoreinheit erzeugt wird. In der Figur 81 sind weiterhin einige interne Mikrokompter -Adressenleitungen dargesetllt die mit A1 bis A4 bezeichnet sind, sowie die mit R/W bezeichnete Schreib/Lese-Steuerleitung.

Die Figur 11 veranschaulicht in eine* schematischen Sarstellung einen Taktgenerator 420 zur Erzeugung der Taktsignale 01 und 02 , welche für interne Mikrokomputeroperationen verwendet werden. Die Taktsignale 01 und 02 werden vom Haupttaktgeber E erzeugt, und die Beziehung zwischen den TaktSignalen E, 01 und 02 ist in der Figur 13 veranschaulicht.

Nachfolgend wird die Arbeitsweise einer bevorzugten Aueführungeform des Erfindungsgegenstandes beschrieben. Die serielle Eingabe/Ausgabe-Steuerung sollte vor der Operation durch das Mikrokomputer-FestSpeicher-Programm aktiviert werden. Diese Programmfolge besteht normalerweise darin, daß zunächst die gewünschten Operationsmteuer-Bita in das Geschwindigkeit8- und Modussteuerregister 45 eingeschrieben werden und dann die gewünschten Operationssteuer-Bits in das Steuer- und Statusregister 46 übertragen werden. Das Sender-Aktivierungs-(TE) und das Empfänger-Aktivierungs-Bit (RE) können für die entsprechenden Operationen gesetkt bleiben.

Für die RüokStelloperation kann auf das Flußdiagramm der Figur 14 Bezug genommen werden. Während der Rückstellung werden das übertragungsdatonregister 37, das Empfangsdatenregister 36 und alle Status- und Steuer-Bits sowohl im Geschwindigkeitβ- aund Modussteuerregister 45 als auch

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in Steuer- und Statusregister 46 mit Ausnehme des Steuer-Bits TDE zurückgestellt, welches gesetzt bleibt, um anzuzeigen, daß das Übertragungsdatenregister 37 leer ist. Außerdem wird das TB-Register 40 rückgestellt, das HB-Hegister 31 wird angehalten (nicht rückgesetzt), und die Klemmen für die serielle Eingabe/Ausgabe des Anschlusses 2 (P22, P23 und P24) werden als Eingang festgelegt. Obwohl von P22 ein externes Taktsignal zur Verfügung stehen kann, wird das BB-Register 31 angehalten, weil während dieser Zeit vom Taktgeber 4 kein Taktsignal zur Verfügung steht.

Zusätzlich zu dem möglichen externen Taktsignal sind vier weitere Taktgeschwindigkeiten (Untervielfaohe von 02) von dem Zeitgeber 4 am Ende der Rückstellung zu erhalten. Da IfCR-O, wird von der HoduelogLk das Taktsignal mit der höchsten Geschwindigkeit T6 (-02 ? 2) als Höehgesohwindigkeits-Taktsignal RT ausgewählt. RT steuert die Register RB und TB, welche während des Signals .Rückstellen kontinuierlich laufen. Der Eingang zu dem RB-Register wird bei "eins" angehalten, bis RE gesetzt ist, während TB kontinuierlich zählt.

TSH und ΤΘ werden in logischer Weise von dem TB-Register abgeleitet und dazu verwendet, die Zeitsteuerung für das Formatierungs-Flip-Flop TDST 112 (Figur 8J) zu lfcfern bzw. für den Sender-Bit-Zähler TC (TOA über TCD in figur 8B). Jedes zehnte Taktsignal ΤΘ wird durch die *Sender-Bit-Zählerlogik unterdrückt, um Τ8Θ zu erzeugen, das Übertragungsschieberegister-Taktsignal.

Somit ist deutlich geworden, daß am Ende der Rückstellung die serielle Eingabe/Ausgabe-Steuerung in einem Degenerationsmodus arbeitet, wobei der Sender-Bit-Zähler mit der höchsten Geschwindigkeit läuft. Das Formatierunge-flip-Jlop TDST wird im Zweiphasenformat umgeschaltet, wobei die Klemmen des Anschlusses 2 nicht ordnungsgemäß angeordnet sind. Das

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Empfangsreajster RB wird ebenfalle mit der höchsten Geschwindigkeit gesteuert, wird jedoch mit Signalen "eins" gefüllt und kann deshalb das Taktsignal für das Deformati erungs-Flip-Flop RSD 111 nicht erzeugen (Figur 8J), welches in einem willkürlichen Status bleibt.

Eine nicht-triviale Operation beginnt mit dem Einschreiben der Tier Steuer-Bits in das Geschwindigkeits- und Modussteuerregister 45. Diese Bits (CC1, OC0, S1, S0) wählen die gewünschte Taktquelle und die entsprechende Geschwindigkeit, bestimmen das Datenformat und sorgen für die entsprechende Konfiguration an der Taktklemme (P22). Dann werden fünf Steuer-Bits in das Steuer- und Statusregister eingeschrieben, um die Modusspezifikation zu vervollständigen. Zwei dieser Bits (TIE und RIE) bestimmen, ob Unterbrechungen maskiert werden. Zwei weitere Bits (RE)und TE) bestimmen, ob die Operation eine Halb-Duplex-Operation (entweder senden oder empfangen) oder eine Voll-Duplex -Operation ist. Das fünfte Bit (VU) dient dazu, den Veck -Modus zu steuern, der unten näher erläutert wird.

Nachfolgend wird die Übertragungeoperation oder die Sendeoperation näher erläutert. Diese Operation wird durch das TE-Bit in dem Steuer- und Statusregister 46 aktiviert. Venn dieses Bit gesetzt ist, stehert es das Ausgangssignal des seriellen übertragungssohieberegisterβ 38 zu der Klemme 4 am Anschlug 2 und nimmt einen Vorrang gegenüber dem Vert des Datenriohtungsregisters am Anschluß 2 ein.

Auf ein Signal Rückstellen sollten sowohl das Geschwindigkeits- und Modussteuerregister 45 als auch das Steuer- und Statusregister 46 für die gewünschte Operation in eine entsprechende Konfiguration gebrao ht werden. Durch das Setzen des ^S-Bits während eines solchen Vorganges wird die serielle Ausgabe ausgelöst, indem zunächst eine Vorspann-Bit-Folge von Signalen "eins" mit einer Länge von 9 Bit ausgesandt wird. Nach diesem Vorspann wird eine interne

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Synchronisation aufgebaut, und der Senderteil ist für die entsprechende Operation bereit.

An diesen Punkt herrscht eine der zwei folgenden Situationen: Wenn das Übertragungsdatenregister 37 leer ist, (TLRE - 1), wird eine kontinuierliche Folge der Signale "eins" ausgesendet, wodurch eine freie Leitung angezeigt wird. Es kann jedoch auch der fall eintreten, daß Daten in das Datenübertragungsregister 37 eingeben sind (TDRE - O)₁ und dann wird das Wort in das Übertragungsschieberegister 38 übertragen, und die Übertragung des Datenwortes beginnt.

Während der Übertragung selbst wird das Start-Bit 0 zunächst übertragen. Dann folgen acht DatenBits (es wird mit dem Bit begonnen), und es wird anschließend das Stop-Bit übertragen. Wenn das übertragungsdatenregister 37 geleert ist, wird durch die gerätetechnische Einrichtung das Markierungs-Bit TDRE gesetzt.

Wenn die Zentralprozessoreinheit 1 des Mikrokomputers nicht auf das Markierungs-Bit innerhalb der vorgeschriebenen Zeit antwortet (TDRE ist noch gesetzt, wenn die nächste normale Übertragung aus dem Übertragungsdatenregister 37 in das Übertragungsschieberegister auftreten sollte), dann wird eine eins bei der "Start^Bit-Zeit (anstatt einer 0) geendet, und es folgen mehrere Signale "1" bis weitere Daten zum Übertragungsdatenregister 37 übertragen werden. Bs werden keine Sgnale "0" gesendet, während TDRE gleich 1 bleibt.

Der Zweiphasenmodus arbeitet gemäß der obigen Beschreibung, mit der Ausnahme, daß der serielle Ausgang zu jeder Bit-Zeit umgeschaltet wird und auch bei jeder halben Bit-Zeit, wenn eine 1 ausgesandt wird.

Eine Zusammenfassung der Arbeitsweise des Halb-Duplex-Übertragungsmodus läßt sich aus dem Flußdiagramm der Figur 15

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erkennen. Venn TS gee·tit ist, ist die Konfiguration an der Übertragungeklemme P24 derart, daß eine Ausgabe erfolgt, indem DDR24 auf null gehalten wird. So lange TE gesetzt ist, ist der Betrieb der Zentralprozeasoreinheit sowohl bei DDR24 als auch bei P24- gesperrt.

Durch das Setzen von TE wird auch der Übertragungs-Bit-Zähler (TC) von Rückstellen gelöst. TG mahlt kontinuierlich während TX-1 mit der TÖ-Taktfolge, hält Jedoch die Zählung 9, solange das Status-Bit TDE gesetzt bleibt. Die Übertragungssynchronisation wird aufgebaut, wenn TSE während der Zählung 9 gesetzt wird. Venn die Unterbrechung, welche durch TDE=I verursacht wird, bedient wird, wird ein neues Datenwort in das Übertragungsdatenregister 37 eingeschritten und TDE wird rückgestellt. Die Rückstellung von TDE ermöglicht, daß TO die Zählung wieder aufnimmt.

Die Übertragung beginnt in der Mitte der TC-10-Zählung, wenn TSH 426 (Figur8A) das Sart-Bit zeitgereoht in das Formatierunge -Flip-Flop TDST 112 (Figur 8J) eingibt. Das Datenwort wird von dem Übertragungsdatenregister 37 in das Übertragung ssohieberegister 38 übertragen, und zwar am Ende der Zählung 10. Venn die Daten im Zweiphasenformat zu übertragen sind, unterbleibt die TDST-Umschaltung, die normalerweise auftreten würde, und zwar am Ende der TC-10-Zählung. Auf diese Veise werden die Übertragungsdaten-Bit-Grenzen an den Mittelpunkten Jedes TO-Zählerstatus aufgebaut. Im NRZ-Format werden die Übertragungs-Bit-Grenzen auch an den Mittelpunkten jedes TO-Zählerstatus errichtet, jedoch unter dem Steuerfaktor, daß TDST den Status nur bei der rückwärtigen Flanke dB nächsten TSH-Taktimpulses ändern kann, der dann auftritt, wenn TDS0 seinen Status ändert, d. h. M dem TSH-Takt, welcher zwischen Τββ-TaktSignalen auftritt.

Nachfolgend wird die Empfangsoperation näher beschrieben. Die Empfangsoperation wird dadurch aktiviert, daß zunächst

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das Geschwindigkeit»- und Modussteu erregist er 45 in eine entsprechende Konfiguration gebracht wird und dann eine 1 in das RE-Bit im Steuer- und Statusregister 46 eingeschrieben wird. Beim NRZ-Format ist der Empfänger unmittelbar für einen Datenempfang bereit. Im Zweiphasenformat jedoch, ist es erforderlich, dem Smpfänger eine freie Leitung anzubieten,(die bei Halb-Bit-Zeiten umgeschaltet wird), und zwar über wenigstens eine Bit-Zelt, damit eine Synchronisation erfolgen kann.

Das Empfänger-Bit-Intervall ist in acht Teilintervalle für eine interne Synchronisation aufgeteilt. Im Standard-Modus, der nicht dem Zweiphasenmodus entspricht, wird die empfangene Bife-Folg· auf die Forderflanke der ersten 0 (Abstand oder Lükke) synchronisiert.

Die ungefähre Mitte Jeder Bit-Zeit wird während der nächsten zehn Bits abgetastet. Venn das zehnte Bit keine 1 ist (Stop-Bit), wird ein Rahmenfehler angenommen, und das Bit ORFS wird gesetzt. Es ist zu bemerken, daß RDRF bei einem Rahmen fehler nicht gesetzt wird. Venn das zehnte Bit eine 1 ist, werden die Daten in das Eapfangsdatenregister 36 übertragen, und es wird eine Unterbrechungsmarkiexung RDRF gesetzt. Venn RDRF bei den nächsten zahn Bit-Zeiten noch gesetzt ist, wird ORFE gesetzt, woduBh angezeigt wird, daß ein Überlauf aufgetreten ist. Venn die Zentralprozesioreinheit 1 auf ein· Markierung anspricht, (RDRF oder ORFE), indem das Steuer- und Statusregister 46 ausgelesen wird, wonach das Empfangsdstenregister 36 ausgelesen wird, wird RDEF (und ORFE) gelöscht.

Im Zweiphasenmodas muß festgelegt werden, ob ein Übergangsintervall mehr oder weniger als 6 der 8 Teiunterteile beträgt. Paare von kurzen Intervallen werden als Signale "1" definiert, während lange Intervalle als Signale "0" festgelegt werden. Venn RS während einer Folg· von Signalen ⁿ1" gesetzt ist, kann der Empfänger nicht zwischen den Bit-Grenzen

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und den Bit-Mittengrenzen unterscheiden. Eine ordnungsgemäße Bit-Synchronisation erfolgt bei dem ersten langen fbergangsintervall (null). Eine Synchronisation auf die Byte-Grenzen erfolgt, wenn acht Signale ^M1ⁿ und anschließend ein Signal null empfangen sind.

Die Zusammenfassung der Arbeitsweise im Empfangs-Halb-Duplex -Modus läßt sieh aus dir figur 16 erkennen. Venn RE gesetzt ist, wird die Konfiguration an der Empfangedatenklemme P23 entsprechend aufgebaut, so daß ein Eingang oder eine Eingabe erfolgen kann, indem DDR23 auf ^N1" gehalten wird. So lange RE gesetzt bleibt, werden bei der Intralprozessoreinheit die Operation bei DDR23 und P23 gesperrt. Ein Setzen von RE ermöglicht auch dem RB-Register 31, mit der zeitgerechten Eingabe der Daten auf die Eingabeleitung zu beginnen. Die weitere Beschreibung des Smpfangemodus wird getrennt für die NRZ-Operation und die Zweiphasenoperation gegeben.

Die HRZ-Empfangsoperation beginnt, wenn die Freileitungen auf null gehen, wodurch die Ankunft des Start-Bits angezeigt wird. Die Empfangersynchronisation wird durch Setzen von RSS etwa in der Mitte des Start-Bits aufgebaut. RO wird logisch aus dem RB-Register 31 abgeleitet, welches kontinuierlich läuft, solange RE gesetzt ist. Re sorgt für eine Taktstaierung beim Bmpfangssohieberegister 34- und beim Empfänger -Bit-Zähler RO. Im HRZ-Format arbeitet das Sepaiations-Flip -Flop RSD 111 (Figur 8J) praktisch nur als ein weitens Bit des Empfangsschieberegisters 34 um das Stop-Bit aufzunehmen, und es wird zeitlich durch RBD · RBS gesteuert, was gegenüber Rd um 1/4- Bit-Zeit vorausgeht.

Beim iiNRZ-Empfang wird das Ankommen des Start-Bit als Eingangssignal dem RB-Regiater 31 zugeführt, um einen Rahmen zu synchronisieren, indem RSS 102 gesetzt wird, (Figur 81).

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Für die nächsten neun Bits des Rahmens wird das RB-Regiater 31 umgeschaltet, um die Taktsignale Rd und RSD zu erzeugen. Die Datenfolge wird zeitgerecht in RSD 111 eingegeben sowie in 4s Empfangsschieberegieter 54 und in RST 250. Venn kein Rahmenfehler auftritt, werden die acht Daten-Bits in das Empfangsdatenregister 56 eingegeben, und das RBF-Status-Bit wird gesetzt, um den Empfang eines richtigen Wortes anzuzeigen. Wenn ein Rahmenfehler aufgetreten ist oder wenn vorher RQF nicht bedient und rückgestellt wurde, wird das OR-Status-Bit gesetzt, um einen überlauf anzuzeigen. RSE stellt die RC-10-Zählung zurück.

Die Zweiphasenempfängeroperaton beginnt mit dem Empfang einer "null", welcher wenigsntens eine "eine" vorangegangen ist. Die Empfängersynchronisation wird dadurch aufgebaut, daß RSl 102 etwa in der Mitte des Start-Bits gesetzt wird. RSH und RLQ werden logisch von dem RB-Register abgeleitet und dazu verwendet, das Separations-Flip-Flop SEO 101 zu steuern. Die Separationslogik erzeugt das Empfänger-Bit-Taktsignal Re, welches den Empfänger-Bit-Zähler RC treibt. RSH sorgt für eine Zeitsteuerung des RSD-Flip-Flope 111, welche das Zweiphasen-Datenformat in das NRZ-Format umformt. Von diesem Punkt an arbeiten das Empfangsschieberegister 54 und RDST 35 wie bei dem Betrieb oder bei dem Modus nach dem NRZ-Format. Die einzige Ausnahme besteht darin, daß RSE 102 nicht automatisch während der 10-Zählung rückgestent und während des Start-Bits gesetzt wird.

Eine Arbeitsweise im Voll-Duplex-Betrttb wird dadurch ausgelöst, daß sowohl RE als auch TE gesetzt wad en. Die Arbeitsweise des Senders ist unabhängig von derjenigen des Smpfängers, mit der Ausnahme des Datenformats und der Daten-Übertragungegeschwindigkeit

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Anschließend wird die Weck-Operation näher erläutert. Die Weck-Fähigkeit dient dazu, den Datendurohsatz durch die Zentralprozessoreinheit bei edchen Anwendungsfällen zu erhöhen, bei welchen mehrere Prozessoren geneinsam arbeiten. Dies geschieht insbesondere dadurch, daß die nicht interessierten Zentralprozessoreinheiten auf einer gemeinsamen Leitung bestimmte weitere Teile einer übertragenen Nachricht ignorieren können. Ein Prozessor, der eine Weck-Information abgeben möchte, atzt das entsprechende Veok-Bit (WU) im Steuer- und Statusregister 46. Wenn das Weck-Bit gesetzt ist, fährt der Empfängerteil fort, lachrichten oder Informationen zu verarbeiten, setzt hingegen nicht das RDRP -Markierungs-Bit. Dadurch wird die Nachricht von dem Prozessor maskiert. Nachdem elf aufeinanderfolgende Signale "1" empfangen wurden, löscht der Empfängerteil das Weck-Bit, so daß auf diese Weise die normie Markierungsoperation aktiviert wird. Es sei auf die Figur 6 hingewiesen, nach welcher eine Hauptzentralporzeesoreinheit 300 mit nur sieben Neben-Zentralprozessoreinheiten 305 in Verbindung steht. Die Neben-Zentralprozessoreinheiten 303 und 304 ignorieren die Nachricht auf der seriellen Schiene 302.

Es ist wichtig, die Pflichten des Senderprozessors während des Weck-Vorgangs zu beachten. Eine "Nachricht" besteht definitionsgemäß aus einer Folge von Zeichen, welche in der Weise übertragen wrden, daß die Übertragungsleitung innerhalb der Nachricht nicht frei wird, und zwar nicht für eine solche Periode, welche für einen Empfänger ausreicht, bei einer Weck-Operation sein Weck-Bit zu löschen. Das WVck -Bit wird gelöscht (oder rückgestellt), indem eine Folge von elf aufeinanderfolgen Signalen "1" verwendet werden. Es ist auch wesentlich zu erkennen, daß sowohl Daten-Bits als auch das Stop-Bit bei der Gesamtheit von elf Signalen "1" mitzählen. Durch ein·Programmbedienung speichert der Sender das nächste Zeichen im Übertragunfplatenregister 37» nachdem erkannt wurde, daß TDRE gleich "1" ist. Die übertragungsleitung wird besetzt gehalten, indem das laufende Zeichen

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über zehn Bit-Zeiten ausgegeben wird (1 Start-Bit, 8 Daten -Bits, 1 Stop-Bit), wobei zu dieser Zeit die Leitung frei wird, wenn der Sender nicht bedient wurde. Venn da letzte Übertragene Byte nur aus den Signalen "1" bestand (SJ?), hat der Sender insgesamt elf Bit-Zeiten zur Verfügung, um auf die TDRE-Markierung zu antworten, bevor ein Empfänger elf aufeinanderfolgende Signale "1" erkennen kann. Venn das Bit mit dem höchsten Stellwnert der Daten eine Null war, hat die Sender-Service-Routine insgesamt 13 Bit-Zeiten zur Verfügung, um auf die TDRE-Markierung zu antworten, bevor das Weck-Bit angesprochen wird. Diese zwei Pälle stellen die minimale und die maximale Ansprechzeit dar, welche durch die Sender-Service-Routine benötigt wird, um die Empfänger im Weck-Status zu halten.

Nachdem das letzte -Zeichen einer vorgegebenen Nachricht gesendet ist, ist es auch die Pflicht des Senders, die Leitung für die erforderliche Zeit freizugeben, bevor die nächste Nachricht beginnt. Die erforderliche Zeit ist datenabhängig, und zwar ebenso wie die Anspreoh- oder Antwortzeit. Wenn das zuletzt gesendete Byte nur aus den Signalen "eins" bestand, muß der Sender über insgesamt 12 Bit-Zeiten warten, (nachdem die TDRE-Markierung bedient wurde), bevor die nächste Nachricht begonnen werden kann. Die maximale Wartezeit wird benötigt, wenn das Bit mit dem höchsten Stellenwert des letzten Bytes, welches übertragen wude, eine Null war. Wenn diese Bedingung erfüllt ist, muß der Senders insgesamt 20 Bit-Zeiten warten, bevor die nächste Nachricht beginnen kann.

Eine Empfänger-Servjoi-Routine ,welche den Weck-Modus auslSsenmöohte, trifft die se Entscheidung gewöhnlich nach der Feststellung, daß für die spezielle Nachricht der Empfänger nicht angesprochen ist. Die Empfänger-Rou*ine kann dann effektiv den übrigen Teil der Nachricht ignorieren, indem das Weck-Bit gesetzt wird. Es muß festgestellt werdäh,

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daß das Weck-Bit nicht gesetzt werden kann, wenn die Übertragungsleitung frei ist. Venn das Veck-Bit gesetzt ist, wird das RDEF-Markierungs-Bit während der übrig« Nachricht nicht gesetzt. Vorausgesetzt, daß das RDRF-Markierungs-Bit gelöscht ist, wird das QRI¹E-Bi t auch durch den Weck-Vorgang gesperrt. Wenn der Veok-Vorgang ausgelöst ist, ohne daß das RDEF-Markierungs-Bit gelöscht ist, wird das ORPE-Bit beim Empfang des nächsten Zeichens der laufenden Nachrich gesetzt. Wenn der Empfängerteil elf aufeinanderfolgende Signale "1" auf der übertragungsleitung ermittelt, wird das Weck-Bit gelöscht, und das RDRF-Markierungs-Bit wird beim Empfang des ersten Zeichens der nächsten Nachricht gesetzt.

Nachfolgend werden verschiedene Betriebszustände näher erläutert.

Während der Rückstellung wird der Mikrokomputer in seinem Ausgangsstatus gebracht, und die inziegen aktiven Signale sind 01 und 02 als Taktsignale, welche so lange laufen, wie dem Chip Energie zugeführt ierd. Am Ende der Rückstellung startet der Zeitgeberzlhler den Betrieb mit der ansteigenden Flanke des Takteigels 02. Im allgemeinen erfordert die Auslösung der seriellen Eingabe/Ausgabe-Operation die Ausführung von zwei oder drei Schreibefehlen. Da jedoch die serielle Eingabe/Ausgabe aus der Rückstellung im Zweiphasenformat mit der höchsten Datenübertragungsgeschwindigkeit erfolgt, kann es möglich sein, die Operation nifc nur einem Schreibbefehl auszulösen. Es sind 16 verschiedene Datenmodusarten möglich: Vier Datenübertragungsgeschwindigkeiten (siehe Tabellei)'für den Zweiphasenmodus, NRZ (kein Takt), den NRZ-MAdus (interner Takt) und den NRZ-Hodus (externer Takt).

Wenn am Ende der Rückstellung die erste gewünschte Verwekndung der seriellen Eingabe/Ausgabe darin besteht, Zweiphasendaten mit der höchsten Datengeschwindigkeit zu empfangen,

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kann dieser Modus mit nur einem einzigen Schreibbefehl aufgebaut werden. Das Setzen von RE baut den EmpfangsmoduB auf. Da das RB-Register 31 beginnt, mit Signalen "1" gefüllt zu werden, sobald das RT-TaktSigna 1 beginnt, muß wenigstens ein Frei-Bit dem Start-Bit vorangehen, um die Erzeugung eines RLG-Impulses bei der Vorderflanke des Start-Bits zu gewährleisten. Wenn das Start-Bit einen hohen Wert hatte, wäre keine Vorderflanke vorhnaden, um das erste Signal ELG zu erzeugen und es würde folgUch die Synchronisation nicht aufgebaut.

Wenn ein anderer Modus als MCR-O gewünscht wird oder wenn der Strommodus geändert werden soll, müssen zwei Schreibbefehle ausgeführt werden, und zwar einer für das Geschwindigkeits- und Modussteuerregister 4-5 und einer für das Steuer und Statusregister 46. Das Format und die Datengeschwindigkeit werden durch das erstgenannte Register bestimmt und der Duplex- und der Steuermodus werden durch das letztgenannte Register bestimmt.

Die Wellenformen von MCR-1, 2, und 3 sind dieselben wie diejenigen, welche dann aufträten, wenn MCR-O, mit der Ausnahme, daß das Setzen von RE um 5 weitere Seiten 02 verzögert wird, weil das Geschwindigkeits- und ModusSteuerregister ebenfalls gefüllt werden muß. Die Auslösung einer NRZ-Operation (MCRVO kann nach einerRückstellung erfolgen, sobald RE gesetzt ist.

Zusätzlich zu dem Aufbau des Daten-, des Steuer- und des Duplex-Modus kann es erforderlich sein, Daten in das Ubertragungsdatenregiter 37 einzuschreiben. Wenn es erwünscht ist, die übertragung sobald wie möglich zu beginnen, wird das Datenwort in das übertragungsdetenregister 37 eingeschrieben, und denn sollten die Bits des Steuer- und Statusregisters 46 eine solche Konfiguration haben, daß TDRE-O und TE-1. Ein Laden des Übertragungsdatenregisters vor

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dem Laden des Steuer- und Statusregisters ermöglicht, daß die Datenübertragung und die Datenübermittlung sofort beginnen können.

Venn die Übermittlung durch eine Unterbrechung gesteuert werden soll, bleibt TDE gesetzt, und die Unterbrechungs-Servioe-Boutine übernimmt das Einschreiben in das übertragungsdatenregister 37·

Die serielle Eingabe/Ausgabe ermöglicht, daß die Unterbrechungs-Servioe-Routinen ihre Operationen überwachen. Die Übertragungsunterbrechungen wrden durch das Setzen von TIE aktiviert und die Empfangeunterbrechungen werden durch das Setzen von RIE aktiviert.

Venn eine WÄhloperation gewünscht wird, können .Unterbrechungen durch locket eil en von TIE oder von RIE oder von beiden Signalen abschaltet werden.

Die Figur 17 veranschaulicht in einem Detailschaltschema die D-Flip-Flops, welche in dem detaillierten Logikdiagrammen der Figuren 8A bis 8J dargestellt sind, wie ab beispielsweise dazu verwendet werden, die Flip-Flops RBA-TBH (291 bis 296) in der Figur 8J zu implementieren.

Die Figur 18 veranschaulicht in einem Detailschaltschema das Rückstellen der D-Flip-Flops, wie ski beispielsweise zur Implementierung der Flip-Flops TBA-TBD in der Figur 8A verwendet werden.

Die Figur 19 zeigt ein detailliertes Schaltschema, welches den gekuppelten Verriegelungen entspricht, wie sie beim Setzen und beim Rückstellen vorhanden sind und wie sie beispielsweise dazu verwendet werden, die Flip-Flops TSE 427 (Figur 8B) und RDF 235 (Figur 8D) zu implementieren.

Die Figur 20 veranschaulicht in einem detaillierten Schaltschema die gekuppelten Verriegelingen mit B-und TJ-Eingangs-

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Signalen, wie sie beispielsweise dazu verwendet werden, das Flip-Flop RSE 102 in der Figur 81 zu implementieren.

Sie Figur 21 veranschaulicht in einem detaillierten Schaltschema diejenige Verriegelung, welche beim Rückst eilen beispielsweise dazu verwendet wird, die Flip-Flops RBO bis RB7 in der Figur 8E zu implementieren.

Die Figur 22 zeigt ein detailliertes Sohaltschema, welches den Folge-Verriegelungen entspricht, wie slt beispielsweise zur Implementierung der Verriegelungen RFF, TFF und ORF in der Figur 8D verwendet werden.

Sie Arbeitsweise der in den Figum 8A bis 8J, 10 und 11 dargestellten Eingabe/Ausgabe-Verbindungslogik: läßt sich durch die folgenden logischen Gleichungen zusammenfassend darstellen:

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BP - CCl-CC)J

Ί R81 - (TT RDSn) · RS D · RDST · RQ

RSE₃ - BP'RBD'RBE'P23 + BP'LG RSE_R » RE + RXFR'("bP + SH) + RCD'RCE'RSD'Re

RSE^* " R9

RSH - RBÄ'RBF'RBG + RBA'RBF*RBG RLG - RBA'RBF'RBG + RBA'RBF'RBG

SEP₀ » SEP SEP_R - RLG SEP_C « RSH

RQ ■ RLG + RSH'"SEP RXFR* - RSE'RCD'RCE'RSD'RQ RXFR - RXFR*'JJi₁ XFR ■ RXFR'RDF

RT » (CCT + CC?)'(Sl-S?-Tif + ST'S0'T3 + SI'S?· T6 + S1'SJJ'T8) + CC1'CC0-P22

" TCD'TCE'TG TSE_R - TE TSE^ - ΤΘ TSH ■ TBC'TBD + TBC'TBD ΤΘ ■ TBC'TBD TSe - TQ'(TCA + TCE) TXFR* » TSE»TCÄ«TCE«T9 TXFR » TXFR*'Pf₁

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Sf ViT-

WU_Wu - PDDjJ«WSR»Reset WU^ - W"SR'R§ WU_R » R81 + RE

RDF_WR ■ RXFR«Reset*ViU RDF_R - RFF'RRD

RDF^ - RXFR

RFF_WR - RDF'RSR

RFF_R » RDF

TDE_WR ■ TXFR + Reset TDE_R -' TFF'WTD TFF_WR - TDE'RSR TFF_R ■ TDE + Reset

0R_WR ■ (RDF·RXFR+RCD·RCE'RSD'WÜ'Re)·Reset 0R_R - ORF'RRD ■ RDF 'RXFR + RCD'RCE'RSD'WÜ'.R9

■ OR«RSR ORF_R - OR

SCR_n - PDB_n-WSR'Reset Kn<4 ⁿWR ⁿ

TE « SCRl TIE « SCR2 RR « BCR3 IUE - SCRH

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GeschwindJKkeite- und Moduesteuer-Regieter

¹WR

PDB_n'WMR'Reset

0<n<3

SJ? Sl- MCRl CC0 - MCR2 CCl- MCR3

WMR

Empfangsdaten-Register

Rl)R_n ⁿWR	• XPR·RDS_n	⁰SPSJ	Ubertragungsdaten-Register	■ PDB_n-WTD	⁰SPSP
RDR_n - ⁿR	Reset	⁰SPS?	TDR_n ⁿWR	Reset	0<n<7
TDR_n - ⁿR	RB-Register

RBA₀ - RE + ΒΡ·Ρ23 + BP»RBH'<RCA + RCD) +

RCA·RCDMWU + RBH) ·Ρ23 RBB₀ - RBA RBD₀ - RBB

RBC RBD RBE RBF RBG

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TB-Regieter

TDA₀ - TDD TBB₀ - TBA TBC₀ - TBB TBD₀ ■ TBC

TBA_R ■ TBB_R ■ RBC_R - TDB_R - Reset TBAq · ΤΒΒς ■ TBCc ■ TDOq - RT

RC-Zähler

RCA₀ -	RSE «RC	MN·
RCB₀ -	RCA
RCC₀ -	RCD
RCD₀ -	RCC
RCB₀ ■	RCD
RCA_R ■	RCB_R c	■' RCC^ ■ RCD_R ■ RCE_R
RCA_C -	RCB₀ ·	• RCCc " ^RCDC " ^RCEC
TC-Zähler

TCA₀ -

TCB₀ - TCA TCC₀ - TCB TCD₀ « TCC

TCE₀ - TCD +.TCE'TDE TCA_R - TCB_R - TCC_R - TCD_R - RCE_R - TCA_C - TCB_C ■ TCC_C - TCD_C - TCE₀ - ΤΘ

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Empfangsschiebe-Register RSD₀ · BP'SEP + ΒΡ·Ρ23

RSD_R - BP«LG

RDS£ " RLS'BP'RSH + BP*(RBD Φ RBE) RDS7_D - RSD - RDS (n+1)

RDST₀ - RDS)? RDSTc " ^Κθ

Übertragungsschiebe-Register

TDST₀ - "1" TDS7_WR "■ TXPR «TDR7 - TDS (n+1)

TDS_n - TXFR^TDR_n WR

- TSe-TXFR

TDs_n - Tse

TDST₀ - BP»Te«TSE· [(TCA ■»· TC₁E)-TDS)IJ Φ TOST]

+ BP· (TSE + (TCA + TCE)-TDSiTJ TDST_C - TSH

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Ausgangssignale

TEX - TBD

IRQS - RIE»(RDF + OR) + TIE'TDE PDB_n - R/W«(RDR_n'RDR ·♦· !SCR_n-SCR) 9<n<7 P022 - PDB2«WIO2'CCT + TEX'CCl'CCl

P023 - PDB3»WIO2 ,

P024 - PDB4»WI02'TE + TDST«TE P2_n - DDR2'IN2_n +HÖDR2»P02_n O£n<4 IN2_n - data at the pin Datenrichtungs-Register ,

DDR22 » PDB2*DDR2*CC1 + CC1-CC/J + Reset DDR23 » PDB3-DDR2 + RE + Reset DDR24 - PDB4'DDR2'TE + Reset

Adressen

15

PS - VMA· I I A_n n«5

SIO ■ PS'A4*Ä/j·/

P12 « PS«A4"»A^·/ MCR -

WMR -

SCR ■

RSR -

WSR ■ R/W 'SCR* J? 2 RDR «vSIO'Ai'Xo RRO - R/W'RDR'02 DDR2 TDR - SIO'Ai'Ao ■" · RI02 - R/WPl2'Ai'Ao

WTO «■ r/W'TDR'02 WI02 ■

03001 1 /0919'

Tabelle II
Datenv erbindungskonfigurationen

Operations	Externer	Nummer der	Klemmenkonfiguration beim Anschluß 2	P23	P24	Ausgang
modus	Takt	Klemmen	P22	Eingang	nicht verwendet	Ausgang
BP·Empfangen	nein	1	nicht verwendet	nicht ver- WAnη ft+*	Ausgang	nicht verwendec
BP·Senden	nein	1	nicht verwendet	Eingang	Ausgang
BP.Voll-Duplex	nein	2	nicht verwendet	Eingang nicht ver wendet	nicht verwendet Ausgang
NRZ·Empfangen NRZ «Senden	nein nein	1 1	nicht verwendet nicht verwendet	Eingang	Ausgang '
NRZ·Voll-Duplex	nein	2	nicht verwendet	Eingang	nicht verwendet^
NRZ.Empfangen	da	2	Eingang oder		V
			Ausgang	nicht ver	Ausgang Ui
NRZ-Senden	da	2	Eingang oder	wendet	I
			Ausgang	Eingang
NRZ·Voll-Duplex	Eingang	3	Eingang	Eingang
NRZ·Voll-Duplex	Ausgang	3	Ausgang	nicht ver wendet
Nur Takt	Aasgang	1	Ausgang

Leerseite

Claims

Patentansprüche

Mikrokomputer mit einer seriellen Eingabe/Ausgabe-Verbindungslogik, dadurch gekennzeichnet , daß eine Einrichtung (53 bis 39) vorgesehen ist, welche dazu dient, eine serielle Information im NRZ-Format zu übertragen und zu empfangen, und daß eine Einrichtung (33 bis 39) vorhanden ist, welche cteu dient, die serielle Information im Zweiphasenformat zu übertragen und zu empfangen.

2. Mikrokomputer mit einer seriellen Eingabe/Ausgabe-Verbindungslogik, dadurch gekennzeichnet, daß eine Einrichtung (33 bis 39) vorgesehen ist, welche dazu dient, eine serielle Information im NRZ-Format zu übertragen und zu empfangen, daß eine Einrichtung (33 bis 39) vorhanden ist, welche dazu dient, die serielle Information im Zweiphasenformat zu übertragen und zu empfangen, daß weiterhin eine bistabile Speichereinrichtung (45) vorgesehen ist, daß weiterhin eine Einrichtung (48) vorhanden ist, welche dazu dient, die bistabil Speichereinrichtung in einen erste. Status zu bringen, wenn von dem Mikrokomputer das NBZ-Pormat verwendet wird, und daß eine Einrichtung (48) vorgesehen ist, um die bistabile Speichereinrichtung in einen zweiten vorgegebenen Status zu bringen, wenn von dem Mikrokomputer das Zweiphasenformat verwendet wird.

3· Mikrokomputer nach Anspruch 2, dadurch gekennzeichnet, daß die Einrichtung zur Steuerung der bistabilen Speichereinrichtung durch ein Programm adressierbar ist.

4. Mikrokomputer mit einer seriellen Eingabe/Auegabe-Verbindungslogik zum Empfang und zum Übertragen serieller Information über eine serielle Eingabe/Ausgabe-Leitung, dadurch gekennzeichnet , daß eine bistabile Speichereinrichtung vorgesehen ist und daß eine Einrichtung vorhanden ist, wel che dazu dient, die bistabile Speichereinrichtung in einen vor-

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gegebenen Status zu bringen, wenn der Mikrokomputer nicht wünscht, serielle Information auf der seriellen Eingabe/Ausgabe-Leitung zu empfangen.

Mikrokomputer nach Anspruch 4·, dadurch gekennzeichnet, daß eine Einrichtung vorgesehen ist, welche dazu dient, die bistabile Speichereinrichtung in den entgegengesetzten Status zu bringen, wenn der Mikrokomputer wünscht, serielle Information auf der seriellen EingabVAusgabe-Leitung zu empfangen.

Mikrokomputer mit einer seriellen Eingabe/Ausgabe-Logik zum Empfang serieller Information über eine erste serielle Eingabe/Ausgabe-Leitung und zur Übertragung serieller Information über eine zweite serielle -Eingabe/Ausgabe-Leitung, wobei die serielle Information einen Adressenteil und einen Nachrichtenteil aufweist und wobei die Eingabe/Ausgabe-Verbindungslogik eine Adressenerkennungseinrichtung und eine Nachrichtenempfangseinrichtung aufweist, dadurch gekennzeichnet , daß eine bistabile Speichereinrichtung (46) vorgesehen ist, daß weiterhin eine Einrichtung (1) vorhanden ist, welche dazu dient, die bistabile Speichereinrichtung (46) in einen vorgegebenen Status zu bringen, wenn die Adressenerkennungseinrichtung den Adressenteil der seriellen Information nicht erkennt, welche auf der ersten Eingabe /Ausgabe-Leitung empfangen wurde, und daß eine Einrichtung vorgesehen ist, weiche auf den. vorgegebenen Staus der bistabilen Speichereinrichtung anspricht, um die Nachrichtenempfang seinrichtung daran, zu hindern, daß der Nachrichtenteil der seriellen Information aufgenommen wird, die auf der ersten Eingabe/Ausgabe-Leitung ankommt.

'. Mikrokomputer nach Anspruch 6, dadurch gekennzeichnet, daß eine Einrichtung vorgesehen ist, welche dazu dient, die bistabile Speichereinrichtung rü<kzustellen, wenn der Nachrichtenteil der seriellen Information auf der ersten Eingabe/Ausgabe-Leitung nicht mehr vorhanden ist.

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8. Digitale Schaltung zur Trennung von Daten- und Taktsignalen in einer im Manchester-Kode kodierten Datenfolge mit einer Taktfrequenz f, dadurch gekennzeichnet , daß eine Einrichtung (31) vorhanden ißt, welche dazu dient, ein zusätzliches Taktsignal der Frequenz Nf zu erzeugen, wobei N eine positive ganze Zahl ist, die größer als 2 ist, daß weiterhin ein Schieberegister (34-) vorsehen ist, welches wenigstens N + 1 Stufen aufweist, wobei die erste Stufe des Schieberegisters auf die Datenfolge anspricht, und daß eine digitale Logikeinrichtung (36) vorgesehen ist, welche auf das Ausgangssignal der einzelnen Stufen des Schieberegisters anspricht, um die Daten- und die Taktsignale zu trennen.

9. Digitale Schaltung nach Anspruch 8, dadurch gekennzeichnet , daß N gleich 8 ist.

COPY

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