DE2935135C2

DE2935135C2 - Schaltungsanordnung zum Verarbeiten von Daten in einer aus Zentralprozessor, Arbeitsspeicher und dazwischen angeordnetem Pufferspeicher bestehenden Datenverarbeitungsanlage

Info

Publication number: DE2935135C2
Application number: DE2935135A
Authority: DE
Inventors: Jürgen Dipl.-Ing. 8031 Puchheim Kähler
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1979-08-30
Filing date: 1979-08-30
Publication date: 1983-01-20
Also published as: ATE13230T1; EP0024720A3; EP0024720A2; DE2935135A1; EP0024720B1

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung /um Verarbeiten von Daten in einer aus Zentralprozesspr, Arbeitsspeicher und dazwischen angeordnetem Pufferspeicher besiefiendenDatenverärbeilürigsanlage gemäß dem Oberbegriff des Hauptanspruchs,

Es ist bekannt, in einer Datenverarbeitungsanlage ab einer bestimmten Leistungsklasse zwischen Zentralprozessor und Arbeitsspeicher einen Pufferspeicher, ein sogenanntes CaChC₁ vorzusehen, in welchem ein Teil des im Arbeitsspeicher enthaltenen Gesamtdatenbestandes zum Zwecke eines schnelleren Zugriffs zwischengespeichert werden kann. Dem Konzept des Cache-Speichers liegt die Erfahrung zugrunde, daß Lese- oder Schreibzugriffe im Arbeitsspeicher häufig konsekutive Adressen betreffen. Greift man also einen, meist aber mehrere •Speicherbereiche heraus und überträgt sie in das Cache, so hat die^ eine spürbare Verkürzung der Zugriffszeit gegenüber einer herkömmlichen Abwicklung nrt dem in bezug auf die Zugriffszeit wesentlich langsameren Arbeitsspeicher zur Folge. Ist nun ein? Adresse anzusprechen, die sich nicht im Cache-Speicher befindet, so wird ein entsprechender Abschnitt des Cache-Speichers mit dem Arbeitsspeicherabschnitt gefüllt und der Eintrag entsprechend registriert, weil zu erwarten ist, daß während des gerade ablaufenden Programms mit großer Wahrscheinlichkeit erneut auf diesen Abschnitt zugegriffen wird. Die Schwierigkeiten in bezug auf eine Verkürzung der Zugriffszeit bestehen vor allen Dingen dann, wenn, wie in größeren Datenverarbeitungsanlagen üblich, die Daten virtuell adressiert werden. Dies hat nämlich zur Folge, daß die Adresse vor jedem Zugriff zum Cache bzw. zum Arbeitsspeicher zunächst in eine physikalische Adresse übersetzt werden muß. Diese Übersetzung erfolgt, um den Aufwand auch hier möglichst gering zu halten, in bekannter Weise dadurch, daß man den virtuellen und den physikalischen Speicher in Seiten von z. B. 2k Byte Größe unterteilt und über Übersetzungstafeln, die beispielsweise im Arbeitsspeicher stehen können, jeder physikalischen Seitenadresse eine virtuelle Seitenadresse zuordnet. Um nun die Zahl der Lesezugriffe zu den Adreßübersetzungstafeln möglichst gering zu halten, wird gemäß einem bekannten Vorschlag (DE-OS 26 05 617) in der Zentraleinheit ein schneller teilassoziativer Adreßübersetzungsspeicher vorgesehen, indem ein Teil der Übersetzungstafelr, vorübergehend dupliziert wird. Aus Kostengründen kann auch dieser Speicher nicht so groß gemacht winden, daß sich eine genügend hohe Trefferrate einstellt. Ls wird daher auch aus diesem Grund vorkommen, daß unmittelbare Zugriffe zum Arbeitsspeicher notwendig werden.

Aus den genannten Gründen ist es deshalb vorteilhaft, bestimmte Einträge beispielsweise mit Hilfe eines eigens dafür vorgesehenen Überwachungsbits (Schutzbit) vor einem etwaigen Löschen oder Überschreiten zu schützen, weil dadurch eine hohe Cache-Trefferrate, insbesondere bei Lesezugriffen im Zusammenhang mit einer Adreßüberset/ung erzielt wird.

Der begrenzte Speichervorrat im Cache und im Adreßübersetzungsspeicher hat nun zur Folge, daß bei einem in der Verarbeitungseinheit stattfindenden Aufgabenwechsel sowohl im Cache als auch im Adreßübersetzungsspeicher andere Speicherbereiche des Arbeitsspeichers aktuell werden. Die ungeschüizten Teile des Cacheinhalts werden dabei automatisch durch das neue Programm mit einer Information überschrieben, wobei anfangs die Trefferrate sehr gering sein wird. Bei geschützten Informationen dauert dagegen das Überschreiben durch neue /u schützende Einträge meist zu lange, so daß das Cache durch diese wertlosen .-Eintrüge nicht wieder sejnevolleTrefferrateerreichLEs ist daher sinnvoll',, beim Aufgabenwechsel den Schützzü' stand aufzuheben Und die entsprechenden Schutzbits zu löschen. Dieser Löschvörgafig, bei dem alle Einträge des Cache sequentiell adressiert werden müssen, verursacht andererseits aber wieder einen erheblichen Zeitaufwand, so daß a°.r weitere Betriebsablauf empfindlich

gestört wird.

Aus der DE-OS 28 54 782 ist bereits ein Datenverarbeitungssystem mit einem Pulferspeicher bekannt, bei dem zur Markierung der im Pufferspeicher gespeicherten Informationen zwei sogenannte Verwendungsregister vorgesehen sind, die abwechselnd aktiviert werden, wobei in jedem Verwendungsregister maximal die Hälfte der Speicherplätze belegt werden kann. Die Belegung eines bisher freien Registerplatzes im gerade aktivierten Verwendungsregister setzt dabei voraus, daß der parallel Registerplatz im jeweils anderen Verwendungsregister ebenfalls frei ist. Sobald nun im gerade aktivierten Register durch laufende Neubelegung die Hälfte der Registerplätze besetzt ist, erfolgt eine Umschaltung auf das andere Register, wobei die dort belegten Registerplätze zunächst gelöscht werden müssen, bevor dieses Register neu aktiviert werden kann. Gerade dieser Löschvorgang ist es aber, der wegen des damit verbundenen Zeitaufwandes den weiteren Betriebsablauf empfindlich stören kann.

Der vorliegenden Erfindung liegt nun die Aufgabe zugrunde, einen Weg aufzuzeigen, wie das Rücksetzen bzw. Löschen von durch Uberwachungsbits geschützten Einträgen im Cache möglichst ohne Behindeiung des laufenden Programms und möglichst ohne zusä'ilichen Zeitbedarf durchgeführt werden kann.

Ausgehend von einer Schaltungsanordnung der eingangs genannten Art wird diese Aufgabe erfindungsgemäß durch die im kennzeichnenden Teil des Hauptanspruchs genannten Merkmale gelöst.

Durch das Vorhandensein zweier Schutzsigralspeicher für die Speicherung der Schutzbits steht bei jedem Aufgabenwechsel immer der vorher gerade nicht benutzte Speicher für den Abiauf des neuen Programms unmittelbar und sofort zur Verfügung, während der jeweils andere, gerade benutzte Speicher gleichzeitig gelöscht werden kann.

Im folgenden werden zwei Ausführungsbeispiele von erfindungsgemäß au^fgebauten Schaltungsanordnungen anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 einen Ausschnitt rus dem Adreßteil eines Pufferspeichel ι mit zwei .Schutzsignalspeichern zur Speicherung von Schutzbits sowie eine Schaltungsanordnung zum Löschen der jeweils in einem der Schutzsignalspeicher vorhandenen Schutzbits,

Fig. 2 eine vereinfachte Ausführungsform einer Schaltungsanordnung gemäß Fig. I.

Die F i g. I zeigt in einer ausschnittwtisen Darstellung einen Pufferspeicher mil zwei Schutzsignalspeichern APS und APS'. in denen die zur Markierung und Überwachung einzelner Cache-Einträge dienenden Schutzbits APeingespeichtrt sind. Diese Schutzbits AP greifen dabei derart in den Ersetzungsalgorithmus ein. daß Einträge mit gesetztem /iP-Bit bevorzugt behandelt und solange vor dem Überschreiben geschützt werden, wie noch freie Speicherplätze mit nicht gesetzten AP-Bit vorhanden sind. Dadurch wird bei Lesezugriffen zu geschützten Informationen eine hohe Trefferrate erreicht. Eine sinnvolle Anwendung dieser Schutzbits ergibt sich beispielsweise durch eine bevorzugte Behandlung derjenigen Speicher/ugriffe. die im Zusammenhang mit der Adreßüberset/ung bei virtuellen Adressen erfolgt. Sie ist umso wirkungsvoller; je geringer die Trefferrale der iAdreßüberselzungsspeichers selbst ist. Für den Fall, daß das Cache aus mehreren Bänken besteht, kann der Erselzungsalgorithrriüs auch so gesteuert werden, daß pro Zeile in jeweils nur einer Bank ein AP-Bit gesetzt und damit jeweils nur ein Eingang geschützt wird, um die Trefferrate für normale Zugriffe nicht zu sehr zu verringern.

Erfolgt in der Verarbeitungseinheit ein Aufgabenwechsel, so werden im Cache andere Einträge aktuell Jeder Aufgabenwechsel wird im Cache durch ein entsprechendes Signal TCH angezeigt. Dieses Signal TCH invertiert dann jedesmal einen z. B. als Schaltflipflop ausgebildeten Merker M, wobei in Abhängigkeit vom Zustand der beiden Ausgänge M₁. M₂ des Merkers

ίο abwechselnd der eine oder der andere Schutzsignalspeicher APS. APS'in den Übertragungsweg eingeschaltet wird.

Es sei nun angenommen, daß der Merker M so angesteuert ist, daß die Adresse ADR eines neuen

'S Speichereintrages, d.h. dessen Seitenklassenadresse über den Multiplexer MUXan den Schutzsignalspeicher APS gelangt. Da das Cache beispielsweise aus vier Bänken A, B, C, D besteht, sind entsprechend vier UND-Glieder UA, UB. UC. UD vorgesehen, die einerseits durch das erste Ausgangssigna! Mi des Merkers M und andererseits durch das jeweilige Bankauswahlsignal SEL A. SEL B. SF' C und SEL D angesteuert werden. Aufgrund des gewählten Ersetzungsalgorithmus, wonach z. B. pro Zeile nur jeweils in

2> einer Bank ein AP-Bit gesetzt werden soll, wird beispielsweise nur das UND-Glied UA durchgescha!tet, während die übrigen UND-Glieder gesperrt werden. Das Setzen des jeweiligen AP-Bits im Schutzsignalspeicher APS setzt einen Taktimpuls Tl voraus, der am

i" Ausgang eines Doppel-UND-Gliedes DU auftritt. Dieses Taktsignal TI entsteht durch logische Verknüpfung im oberen Teil-UND-Glied des Doppel-UND-Gliedes und zwar durch Verknüpfung des auf den richtigen Zustand zeigenden Ausgangssignals M 1 des

r> Merkers M mit dem von der Verarbeitungseinheit ausgesandten AP-Signal und einem Lesezugriff-Ladeimpuls LI. Das untere Teil-UND-Glied des Doppel-UND-Gliedes DU wird durch ein Taktsignal TS und durch den zweiten Zustand des Merkers Müber dessen

ίο Ausgangssignal M 2 angesteuert und damit zunächst gesperrt. Die vier Ausgänge der Pufferspeicherbänke A. B. C. D gelangen schließlich über einen ebenfalls vom Merk r M gesteuerten Mehrfachschalter MS an die Ersetzungslogik, die aufgrund des neuen Eintrags den

4"> Ersetzungsalgorithmus entsprechend beeinflußt.

Im Falle eines Ausgabewechsels wird der Merker M. wie bereits erwähnt, aufgrund des von tier Ver<.rbeitungseinheit ausgesandten Signals TCH invertiert, was zur Folge hat. daß nunmehr über die Multiplexer MUX.

'<' MUX' und den Mehrfachschalter MS der /weite Schutzsignalspeicher APS' aktiviert und der erste Schutzsignalspeicher APSgesperrt wird. Beide Schut/-signalspeicher APS und APS' einschließlich der ihnen zugeordneten Schaltungen stimmen in Aufbau und

^ Funktion völlig überein, weshalb für die zweite Schaltungshälfte die gleichen Bezugszeichen, jedoch mit zusätzlichem Apostroph, verwendet wurden.

Mit der Aktivierung des zweiten Schutzsignalspeichers APS'wird gleichzeitig ein Löschvorgang für den

⁶⁽¹ ersten F'lagfeldspeicher A PS eingeleitet. Dies geschieht dadurch, daß das C; jhe über einen Zähler Z Zeile für Zeile mit dem Taktsignal TS adressiert wird. Dasselbe Taktsignal TS geht über das untere, inzwischen dem Merker M freigegebene: TeIlI(JND-GÜed ςΐ»₅ Doppel·

⁶S UND-Gliedes DU an den Takteingang des Schutzsignalspeichers APS. Schließlich werden noch alle UND-Glieder UA <,< UD gesperrt, so daß an den Dateneingängen der Bänke A, B, C, D jeweils Nullen

auftreten. Durch das sequentielle Adressieren der Einträge mit Hilfe des vom Taktsignal TS gesteuerten Zählers Z wird somit in vorteilhafter Weise ein schnellstmögliches systematisches Rücksetzen des Schutzsignalspeichers erreicht. Das Taktsignal TS kann ί beispielsweise vom Maschinentäkt abgeleitet werden.

Die Figi2 zeigt ein gegenüber Fig. 1 etwas vereinfachtes Schaltbild, wobei sich der Unterschied durch das Fehlen des Zählers Z und der beiden Multiplexer MUX, MUX' ergibt. Außerdem wird das in 'untere Teil-UND-Glied des Doppel-UND-Gliedes nicht mit dem Taktsignal· TS, sondern mit dem Ladeimpuis Ll angesteuert. In allen übrigen Schaitungsteiien besteht völlige Übereinstimmung^ weshalb zweckmäßigerweise auch'die gleichen Bezügszeichen übernommen worden H sind. Bei dieser zweiten Schaltungsanordnung erfolgt der Löschvorgang dadurch, daß die Adressen ADR jedes Lesezugriffs, der nicht zu einem Treffer im Cache führt, gleichzeitig zum Löschen der nicht mehr aktuellen 4P-BiIs im Schutzsignalspeichei' APS' Verwendet werden. Das bedeutet, daß bei einem in einer bestimmten Zeile vorgesehenen Lesezugriff gleichzeitig im Schulzsignalspeicher APS'und zwar in der gleichen Zeile ein Rücksetzimpuls erzeugt und das dort gegebenenfalls vorhandene AP-Bit gelöscht wird. Das Rücksetzen geschieht hier also nicht mehr systematisch Zeile für Zeile, sondern in Abhängigkeit von den Zufälligkeiten der Lesezügfiffe des neuen Programms entsprechend sprunghaft und unsystematisch.

Schließlich sei noch erwähnt, daß beini Einschalten der Anlage selbstverständlich beide Schutzsigriaispeicher gelöscht sein müssen^ Dies geschieht zweckmäßigerweise durch Paralielschalten beider Schüfzsignalspeichef und gleichzeitiges Löschen; mit Hilfe eines taktsignais, wobei alle Einträge durch einen im Cache vorhandenen Zähler sequentiell adressiert werden.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zum Verarbeiten von Daten in einer aus Zentralprozessor, Arbeitsspeicher und dazwischen angeordnetem Pufferspeicher bestehenden Datenverarbeitungsanlage, bei der der Pufferspeicher aus einem in mehrere gleichgroße Bänke unterteilten Datenpuffer und entsprechend vielen, der Speicherung der zugehörigen Seitenadressen dienenden Adreßspeichern besteht, und bei der einzelne Speichereinträge durch Schutzsignale markierbar sind, die in zwei gleichgroßen, den Adressenspeichern zugeordneten Schutzsignalspeichern einspeicherbar sind, von denen durch eine gesteuerte Umschaltung jeweils einer aktiviert und der jeweils andere gesperrt ist, dadurch gekennzeichnet, daß der Takteingang jedes Schutzsignalspeichers (APS, APS')mit dem Ausgang je eines Doppel-UND-Gliedes (DU, DU')verbunden ist, über dessen erstes Teil-UND-Glied ein vom Zentralpro/evior ausgesandtes Schutzsignal (AP) mit einem Lesezugriff-Ladeimpuls (LI) und mit einem ersten bzw. zweiten Ausgangssignal (M 1 bzw. M2) eines durch ein Aufgabenwechsel-Sighal (TCH) gesteuerten und die Umschaltung von einem zum anderen Schutzsignalspeicher (APS, APS') bewirkenden Schaltflipflops (M) verknüpft ist, während über das zweite Teil-UND-Glied ein Taktsignal (TS) mit dem zweiten bzw. ersten Ausgangssignal (M 2 bzw. Ml) des Schaltflipflops (M) verknüpft sind und so daß den beiden Schutzsignalspeichern (APS, APS') je ein Multiplexer (MUX. MUX') vorgeschaltet ist, deren durch das Sdialtflifwlop (M) gesteuerte Eingänge im Gegentakt zv. ischen einem Adreßregister des Zentralprozessors und einem Adreßzähler fZJumschaltbar sind.

2. Schaltungsanordnung nach Patentanspruch I. dadurch gekennzeichnet, daß dem zweiten Teil-UND-Glied der Lesezugriff-Ladeimpuls (LI)anstelle des Taktsignals (TS) zugeführt wird.

3. Schaltungsanordnung nach Anspruch 1 bzw. 2. dadurch gekennzeichnet, daß den Dateneingängen des Pufferspeichers mehrere, der Zahl der Pufferspeicherbänke (A. B, C. D) entsprechende UND-Glieder (UA. UB, UC. UD) zugeordnet sind, die einerseits mit je einem jeweils einer Bank (A. B. C. D) zugeordneten Bankauswahlsignal (SEL A. SEL B. SEL C, SEL D) und andererseits mit dem ersten bzw. zweiten Ausgangssignal (M \ bzw. M 2) des Schaltflipflops (M) ansteuerbar sind und daß die Ausgänge so der jeweils einem der beiden Schutzsignalspeicher zugeordneten Bänke (A. B, C. D) mittels eines vom Schaltflipflop (M) steuerbaren Mehrfachschalters (MS)\x\ den Signalweg einschaltbar sind.

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