DE2852776A1 - FIELD EFFECT RESISTANCE - Google Patents
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Description
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ROCKWELL INTERNATIONAL CORPORATION, El Segundo, Kalifornien 90245, V.St.A.ROCKWELL INTERNATIONAL CORPORATION, El Segundo, California 90245, V.St.A.
Die Erfindung bezieht sich auf eine bilaterale, zwei Anschlüsse aufweisende, strombegrenzende Feldeffektwiderstandsvorrichtung, die durch Silicium-auf-Saphir (SOS)-Verfahren hergestellt ist. The invention relates to a bilateral, two Current-limiting field effect resistor device having connections, which is made by silicon-on-sapphire (SOS) process.
Durch Silicium-auf-Saphir (SOS)-Verfahren hergestellte MOS-Gateschutζvorrichtungen haben sich als weniger zuverlässig erwiesen als die Masse ihrer Gegenstücke. Wegen der relativ dünnen, für die Herstellung der Vorrichtung verwendeten Siliciumschicht ist es schwierig, niedrige dynamische Impedanzgrenzschichten und niedrige Stromdichten zu erreichen. Wenn ferner die konventionelle Lateralvorrichtungsisolation verwendet wird (d.h. Inselätzung), so können an Inselkanten endende Grenzschichten ein anomales Verhalten zeigen, und zwar einschließlich weicher Durchbruchseigenschaften, hohen Leckverhaltens und Vorspannungstemperaturinstabilität. Darüber hinaus sind konventionelle Gateschutzlösungen für Hochleistungsanwendungsfälle nicht ausreichend, wo strenge Konstruktionseinschränkungen angetroffen werden können. Einige der typischen Anforderungen einer Hochleistungsumgebung sind beispielsweise das Weiterbestehen bei hoher Vorspannungstemperaturbeanspruchung,, nuklearer Bestrahlung und elektromagnetischen Impulsen«Made by silicon on sapphire (SOS) process MOS gate protection devices have proven to be less reliable proved to be the bulk of their counterparts. Because of the relatively thin, for the manufacture of the device used silicon layer it is difficult to have low dynamic impedance boundary layers and low current densities to reach. Furthermore, if the conventional lateral device isolation is used (i.e. island etching), boundary layers ending at island edges can produce an anomalous Demonstrate behavior including soft breakthrough properties, high leakage behavior, and preload temperature instability. In addition, conventional gate protection solutions are suitable for high performance use cases insufficient where severe design constraints may be encountered. Some of the typical Requirements of a high-performance environment are, for example, the continued existence under high preload temperature stress, nuclear radiation and electromagnetic pulses «
Im Spannungsbereich von 300 bis 1000 Volt reichen die bekannten SOS-Gateschutznetzwerke infolgedes Ausfalls konventioneller SOS-Linearwiderstände nicht aus. Der katastrophenartige Ausfall (d.h. das Durchbrennen) des konventionellen SOS-Linearwiderstands infolge hoher Stromdichte induzierte Leitfähigkeitsveränderungen und die sich daraus ergebende stellenweise Überhitzung (hot spot) ist eine Haupteinsehränkung bei bekannten SOS-Gateschutznetzwerken. Es ist bekannt, daß der konventionelle SOS-Strombegrenzungs-Linearwiderstand (resistor) bei Spannungspegeln bis zu 350 Volt für kurze (0,1 Mikrosekunden) vorübergehende (transiente) Spannungsimpulse ausfällt. Bei hinreichend hohen Spannungen (oberhalb 1000 Volt) können Funkenstrecken einen effektiven Gateschutz vorsehen. Es gibt somit einen Spannungsbereich (von annähernd 300 bis 1000 Volt), wo die bekannten Gateschutznetzwerke nicht adäquat wegen des Ausfalls des konventionellen SOS-Linearwiderstands sind. Die Strom- und Leistungsverarbeitungseigenschaften des konventionellen SOS-Linearwiderstands können durch Vergrößerung der Fläche des SOS-Widerstands vergrößert werden. Diese Lösungsmöglichkeit ist jedoch für LSI (large scale integration)-Anwendungsfälle nicht erwünscht, da der Anteil an der Halbleiterchipfläche für das Gateschutznetzwerk durch praktische Konstruktionseinschränkungen begrenzt ist (es ist beispielsweise außerordentlich erwünscht, den maximalen Schutz innerhalb der kleinstmöglichen Fläche zu erreichen).In the voltage range from 300 to 1000 volts, the well-known SOS gate protection networks are more conventional as a result of failure SOS linear resistors not off. The catastrophic failure (i.e. burning through) of the conventional SOS linear resistor due to conductivity changes induced by high current density and the resulting local overheating (hot spot) is a major limitation in known ones SOS gate protection networks. The conventional SOS current limiting linear resistor (resistor) is known to temporarily transient at voltage levels up to 350 volts for short (0.1 microseconds) (transient) voltage pulses fail. With sufficiently high voltages (above 1000 volts) spark gaps can occur provide effective gate protection. There is thus a voltage range (from approximately 300 to 1000 volts) where the known gate protection networks are inadequate because of the failure of the conventional SOS linear resistor. The electricity and power processing properties of the conventional SOS linear resistor can be achieved by increasing the area of the SOS resistance can be increased. However, this possible solution is for LSI (large scale integration) use cases not desirable, since the proportion of the semiconductor chip area for the gate protection network is due to practical design restrictions is limited (for example, it is extremely desirable to have the maximum protection within the smallest possible Area to reach).
Es sei auf folgende U.S. Patente hingewiesen: 3 967 295, 3 958 266, 3 898 684, 3 868 721, 3 7o6 918 und 3 696 276. Keines dieser US-Patente zeigt oder schlägt vor eine bilaterale, zwei Anschlüsse aufweisende Feldeffektwiderstandsvorrichtung zur Begrenzung von Überspannungen jeder Polarität, wobei die Vorrichtung durch Silicium-auf-Saphir-Verfahren hergestellt ist und in einer Linearbetriebsart für niedrige Eingangsspannungen oder einer Sättigungsbetriebsart für höhere Überspannungen arbeitet.The following U.S. Patents noted: 3,967,295, 3,958,266, 3,898,684, 3,868,721, 3,706,918 and 3,696,276. None of these US patents show or suggest a bilateral two-port field effect resistor device for limiting overvoltages of any polarity, the device being made by silicon-on-sapphire process is established and in a linear mode for low input voltages or a saturation mode for higher ones Surges works.
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Zusammenfassung der Erfindung. Die Erfindung sieht kurz gesagt und ganz allgemein eine zwei Anschlüsse aufweisende, strombegrenzende Feldeffektwiderstandsvorrichtung vor, die zur Verwendung in einer Schaltung geeignet ist,um die Gateoxidkapazität eines MOS-Type-Transistors gegenüber Schaden infolge vorübergehender (Einschwing-) und anderer Überspannungssignale zu schützen. Die Feldeffektwiderstandsvorrichtung ist derart hergestellt, daß sie ein isolierendes Substrat aus Saphir oder dgl. aufweist. Eine dünne Lage aus Silicium, entweder der n-Type oder p-Type, ist chemisch über dem Isoliersubstrat abgeschieden und selektiv dotiert, um entweder η η η - oder ρ ρ ρ -benachbarte halbleitende Zonen zu bilden. Eine dünne dielektrische Lage aus thermischem Siliciumdioxid liegt über der η oder ρ -Zone der Halbleiterlage. Um Symmetrie für bilateralen Betrieb vorzusehen (d.h., um sowohl positive als auch negative Überspannungen zu begrenzen),ist ein Paar von Gatezonen in der thermischen Siliciumdioxidlage definiert. Eine Passivierungslage aus Siliciumnitrid ist selektiv auf der Siliciumdioxidlage abgeschieden. Eine Metallisierungslage bedeckt die in der Siliciumdioxidlage gebildeten Gatezonen und bildet den Kontakt zu den η (ρ )-Zonen. Die gesamte Struktur kann mit einer Lage aus Isoliermaterial, wie beispielsweise Silox, bedeckt sein.Summary of the invention. The invention looks in short and generally a two terminal current limiting field effect resistor device suitable for use in a circuit is suitable to the gate oxide capacitance of a MOS-type transistor against damage as a result to protect transient (transient) and other overvoltage signals. The field effect resistor device is such made to have an insulating substrate made of sapphire or the like. A thin sheet of silicon, either n-type or p-type, is chemically deposited over the insulating substrate and is selectively doped to be either η η η - or ρ ρ ρ -adjacent to form semiconducting zones. A thin dielectric layer of thermal silicon dioxide lies over the η or ρ zone of the semiconductor layer. To provide symmetry for bilateral operation (i.e., to provide both positive and To limit negative overvoltages), a pair of gate regions are defined in the thermal silicon dioxide layer. One Silicon nitride passivation layer is selectively deposited on the silicon dioxide layer. A metallization layer is covered the gate zones formed in the silicon dioxide layer and forms the contact with the η (ρ) zones. The whole structure can be covered with a layer of insulating material such as Silox.
Durch die beschriebene Struktur ist die erfindungsgemäße Feldeffektwiderstandsvorrichtung in der Lage, in einer Linearbetriebsart für relativ niedrige Spannungen oder einer Sättigungsbetriebsart während relativ hoher Überspannungen zu arbeiten, welch letztere den normalen Signalüberstreichungsbereich der Vorrichtung übersteigt. Für relativ hohe Spannungen basiert die Arbeitsweise der Feldeffektwiderstandsvorrichtung auf dem Prinzip der Halbleiterverarmung. Insbesondere besitzt der erfindungsgemäße bilaterale SOS-Feldeffektwiderstand eine Zone konstanten Stromes für Spannungen jeder Polarität oberhalb der Sättigungsspannung. Daher ist infolge von Verlustleistungsbetrachtungen der SOS-Feldeffektwiderstand der Erfindung ein zuverlässiger Strombegrenzungswiderstand, der in der Lage ist, Überspannungen von erhöhter Größenordnung (gegen-With the structure described, the field effect resistor device according to the invention is able to operate in a linear mode operate for relatively low voltages or a saturation mode during relatively high overvoltages, which latter exceeds the normal signal sweep range of the device. For relatively high voltages the operation of the field effect resistor device is based on the principle of semiconductor depletion. In particular, owns the bilateral SOS field effect resistor according to the invention one Zone of constant current for voltages of any polarity above the saturation voltage. Therefore, as a result of power dissipation considerations the SOS field effect resistor of the invention a reliable current limiting resistor that is able to withstand overvoltages of increased magnitude (against
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über bekannten linearen SOS-Widerständen) auszuhalten, bevor ein Spannungsausfall oder -durchbruch auftritt.with known linear SOS resistors) before a power failure or breakdown occurs.
Weitere Vorteile, Ziele und Einzelheiten der Erfindung ergeben sich insbesondere aus den Ansprüchen sowie aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnung; in der Zeichnung zeigt:Further advantages, objects and details of the invention result in particular from the claims and from the description of exemplary embodiments with reference to the drawing; in the drawing shows:
Fig. 1 . ein Gateoxidkondensatorschutznetzwerk mit einem in Serie geschalteten Sstrombegrenzenden SOS-Linearwiderstand; Fig. 1. a gate oxide capacitor protection network with a series-connected Scurrent-limiting SOS linear resistor;
Fig. 2 den körperlichen Aufbau eines gemäß den obengenannten US-Patentschriften üblichen SOS-Linearwiderstands ;2 shows the physical structure of an SOS linear resistor which is customary in accordance with the above-mentioned US patents ;
Fig. 3 die elektrische Stromspannungskennlinie eines SOS-Linearwiderstands der Fig. 2;3 shows the electrical current-voltage characteristic of an SOS linear resistor of Fig. 2;
Fig. 4 die körperliche Struktur der erfindungsgemäßen bilateralen SOS- strombegrenzenden Feldeffektwiderstands vorrichtung Ί 4 shows the physical structure of the bilateral SOS current-limiting field effect resistor device according to the invention
Fig. 5a eine vergrößerte Ansicht der Struktur des SOS-Feldeffektwiderstands der Fig. 4;5a shows an enlarged view of the structure of the SOS field effect resistor of Fig. 4;
Fig. 5b die elektrischen Eigenschaften der erfindungsgemäßen SOS-Feldeffektwiderstandsvorrichtung für relativ positive Eingangsspannungssignale;5b shows the electrical properties of the SOS field effect resistor device according to the invention for relatively positive input voltage signals;
Fig. 6a und 6b die Stellen der entsprechenden Verarmungszonen, die innerhalb einer SOS-Feldeffektwiderstandsvorrichtung der Erfindung auftreten-, um die Stromsättigung bei hohen Spannungseingangssignalen jeder Polarität zu erreichen;6a and 6b the locations of the corresponding depletion zones, occurring within an SOS field effect resistor device of the invention - to the current saturation to achieve either polarity at high voltage input signals;
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Fig. 7 die elektrischen Eigenschaften des üblichenFig. 7 shows the electrical properties of the usual
SOS-Linearwiderstands der Fig. 2 bezüglich der elektrischen Eigenschaften der bilateralen SOS-Strombegrenzungs-Feldeffektwiderstandsvorrichtung der Fig. 4;SOS linear resistance of FIG. 2 with respect to the electrical characteristics of the bilateral SOS current limiting field effect resistor device of Fig. 4;
Fig. 8 die idealen bidirektionalen elektrischen Eigenschaften des erfindungsgemäßen strombegrenzenden SOS-Feldeffektwiderstands in sowohl der linearen als auch der Sättigungs-Betriebsart.8 shows the ideal bidirectional electrical properties of the current-limiting device according to the invention SOS field effect resistor in both linear and saturation modes.
Eine Schaltung zum Schütze der Gateoxidkapazität einer MOS-Type Transistor (beispielsweise FET)-Vorrichtung gegenüber Schaden durch übergroße Spannung oder vorübergehende (Einschalt-) Eingangssignale ist das in Fig. 1 gezeigte Spannungsteilernetzwerk ο Eine Schädigung des MOS-Gateoxids kann sich aus hohen vorübergehenden Überspannungen an der Eingangsklemme eines Anschlußstreifens (PAD) ergeben. Die zu schützende Gateoxidkapazität der MOS-Vorrichtung ist durch einen Kondensator 1 dargestellt. Die bekannte (der Ausdruck "bekannt" wird hier in einem Sinne gebraucht, der nicht notwendigerweise neuheitsschädlich bedeutet) Schutzschaltung umfaßt typischerweise zwei Klemmdioden 2 und 3 und einen konventionellen linearen (d.h. Ohm'schen) Strombegrenzungswiderstand 4, der in Serie zwischen der Anschlußstreifenspannungseingangsquelle 5 und einem ersten gemeinsamen elektrischen Verbindungspunkt 6 liegt, der mit der einen Platte oder Elektrode des Kondensators 1 gebildet ist. Eine erste Klemmdiode 2 liegt zwischen einer Quelle einer relativ positiven Spannung +V und dem gemeinsamen elektrischen Verbindungspunkt 6. Eine zweite Klemmdiode 3 liegt zwischen dem ersten gemeinsamen elektrischen Verbindungspunkt 6 und einem zweiten gemeinsamen elektrischen Verbindungspunkt 7, der von der zweiten Platte oder Elektrode des Kondensators 1 und einer relativ negativen Spannungsquelle (beispielsweise Erde) gebildet wird, wodurch die Leitungspfade der Klemmdioden 2 und 3 elektrisch in Serie liegen und einen einen niedrigen Widerstandswert aufweisenden Shuntpfad bilden= Wenn ein relativ positives Exngangsspannungssignal +V., welches größer ist als die Summe aus der VD -SpannungA circuit for protecting the gate oxide capacitance of a MOS-type transistor (for example FET) device against damage from excessive voltage or temporary (switch-on) input signals is the voltage divider network shown in Fig. 1 ο Damage to the MOS gate oxide can result from high temporary overvoltages at the input terminal of a connector strip (PAD). The gate oxide capacitance of the MOS device to be protected is represented by a capacitor 1. The known (the term "known" is used herein in a sense that does not necessarily mean novelty) protection circuitry typically comprises two clamping diodes 2 and 3 and a conventional linear (i.e., ohmic) current limiting resistor 4 connected in series between the terminal strip voltage input source 5 and a first common electrical connection point 6, which is formed with one plate or electrode of the capacitor 1. A first clamping diode 2 lies between a source of a relatively positive voltage + V and the common electrical connection point 6. A second clamping diode 3 lies between the first common electrical connection point 6 and a second common electrical connection point 7, from the second plate or electrode of the capacitor 1 and a relatively negative voltage source (e.g. earth), whereby the conduction paths of the clamping diodes 2 and 3 are electrically in series and form a shunt path with a low resistance value = If a relatively positive output voltage signal + V., Which is greater than the sum of the V D voltage
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und dem Vorwärtsspannungsabfail der Diode 2, angelegt wird an die Eingangsklemme 5e so wird ein positiver Strompfad gebildet, der den Strombegrenzungswiderstand 4, die Klemmdiode und die relativ positive Spannungsquelle +Vn umfaßt. Es läuft kein Strom durch die Klemmdiode 3, da die Diode 3 in einen in Gegenrichtung (rückx-järts) vorgespannten Zustand bezüglich einer positiven angelegten Spannung gebracht ist. Sollte ein relativ negatives Spannungseingangssignal -V. an die Eingangsklemme 5 angelegt werden, so wird ein entsprechender negativer Strompfad gebildet, der den linearen Strombegrenzungswiderstand 4, die Klemmdiode 3 und Erde (über elektrischen Verbindungspunkt 7) umfaßt. Durch die Klemmdiode 2 fließt dann kein Strom, da die Diode 2 sich bezüglich einer negativen angelegten Spannung in einem in Gegenrichtung vorgespannten Zustand befindet.and the forward voltage drop of the diode 2, is applied to the input terminal 5 e so a positive current path is formed which comprises the current limiting resistor 4, the clamping diode and the relatively positive voltage source + V n. No current runs through the clamping diode 3, since the diode 3 is brought into a state which is biased in the opposite direction (backward) with respect to a positive applied voltage. Should a relatively negative voltage input signal -V. are applied to the input terminal 5, a corresponding negative current path is formed that includes the linear current-limiting resistor 4, the clamping diode 3 and earth (via electrical connection point 7). No current then flows through the clamping diode 2, since the diode 2 is in a state biased in the opposite direction with respect to a negative applied voltage.
Wie in Fig. 2 gezeigt kann die Struktur eines bekannten Linearwiderstands 4 dadurch hergestellt werden, daß man eine geeignete Lage aus entweder ρ - oder η -Silicium auf einem isolierenden (beispielsweise aus Saphir bestehenden) Substrat aufbringt. Zur Herstellung des bekannten Silicium-auf-Saphir-Linearwiderstands 4 kann entweder ein Silicium- oder Aluminium-Gate IC-Herstellungsverfahren verwendet werden.As shown in Fig. 2, the structure of a known linear resistor 4 can be made by using a suitable layer of either ρ or η silicon on an insulating substrate (e.g. made of sapphire) brings up. For the production of the well-known silicon-on-sapphire linear resistor 4, either a silicon or aluminum gate IC fabrication process can be used.
Bei der bekannten Schaltung gemäß Fig. 1 ergibt sich eine Beschränkung durch die relativ niedrige Ausfallspannung des bekannten Silicium-auf-Saphir-(SOS)-Linearwiderstands 4. Wenn ein relativ hohes positives oder negatives Spannungssignal + V. an die Eingangsklemme 5 angelegt wird, so entsteht ein entsprechend großer Spannungsabfall an den Klemmen des Linearwiderstands 4. Wie der Fachmann erkennt, hat dies eine große Verlustleistung des Linearwiderstands 4 zur Folge. Der katastrophenartige Ausfall des linearen strombegrenzenden Widerstands kann bewirkt werden durch Leitfähigkeitsveränderuiigen und die sich daraus ergebenden Bildungen von örtlichen Überhitzungea, und zwar infolge der hohen Stromdichte ο .Die Ausfallschwellwer-te bekannter Schutzschaltungen, werden durch die Verlustleistung oder Energieabgabeeigenscliaften äer Schutzschaltung bestiHsEi. Wie in Fig. 3 gezeigt, fällt der strombegrenzende SOS-Linear-In the known circuit according to FIG. 1, there is a limitation by the relatively low dropout voltage of the well-known silicon-on-sapphire (SOS) linear resistor 4. If a relatively high positive or negative voltage signal + V. is applied to input terminal 5, a correspondingly large voltage drop occurs at the terminals of the linear resistor 4. As a person skilled in the art recognizes, this results in a large power loss of the linear resistor 4. The catastrophic one Failure of the linear current-limiting resistor can be caused by conductivity changes and the the resulting local overheating a, as a result of the high current density ο. The failure thresholds well-known protection circuits, are affected by the power dissipation or energy delivery properties of the protective circuit exist. As shown in Fig. 3, the current-limiting SOS linear
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widerstand 4 typischerweise bei einem relativ niedrigen Spannungspegel V„ aus. Daher ist die bekannte Schutzschaltung der Fig. 1 für den Schutz der Gateoxidkapazität einer MOS-Transistor-Vorrichtung außerordentlich ineffektiv.resistor 4 typically at a relatively low voltage level V out. Therefore, the well-known protection circuit is the Fig. 1 is extremely ineffective in protecting the gate oxide capacitance of a MOS transistor device.
Fig. 4 zeigt ein erfindungsgemäßes bevorzugtes Ausführungsbeispiel für die Herstellung einer zwei Klemmen oder Anschlüsse aufweisenden Silicium-auf-Saphir-Feldeffektwiderstandsvorrichtung 10, wobei diese Vorrichtung 10 eine Gesamtverbesserung gegenüber bekannten Gateschutzschaltungen vorsieht, und zwar hinsichtlich der Überlebens/Ausfall-Schwelle bei elektrischer Impulsleistungsüberbeanspruchung. Der Aufbau der Feldeffektwiderstandsvorrichtung 10 weist ein nichtleitendes Substrat auf. Das Substrat 12 ist aus einem geeigneten Material mit einer hohen Durchbruchsspannungseigenschaft ausgebildet, wie beispielsweise aus Saphir oder dgl. über dem isolierenden Substrat 12 liegt ein lagenartiger Körper aus drei benachbarten Zonen aus Halbleitermaterial. Im bevorzugten Ausführungsbeispiel wird eine Lage aus leicht dotiertem η -Silicium zuerst chemisch auf dem Substrat 12 abgeschieden oder aufgewachsen. Erste und dritte Zonen 14 und 16 werden dann gebildet durch starke Dotierung von Teilen der n~-Lage mit einem η -Type-Silicium. Die zweite Zone 15 zwischen den Zonen 14 und 16 auf dem Substrat 12 wird weiter aus dem leicht dotierten η -Type-Silicium gebildet. Obwohl der in Fig. 4 dargestellte Feldeffektwiderstand 10 als eine η η η -Struktur hergestellt ist, so sei doch bemerkt* daß der Widerstand 10 auch als eine ppp -Struktur hergestellt sein kann (und zwar entweder als eine Äluminiumgäte- oder Siliciumgate-Vorrichtung). Um die erforderliche Symmetrie für den bilateralen Betrieb vorzusehen (um sowohl positive als auch negative Überspannungen zu begrenzen), werden dünne Gatesiliciumdioxidzonen 18, 20 und 21 thermisch bei hohen Temperaturen über der η -halbleitenden Zone 15 aufgewachsen. Die Gatezonen 18 und 20 sehen eine Änderung des Widerstands der Feldeffektwiderstandsvorrichtung 10 vor, um eine nichtlineare Widerstandscharakteristik bei hohen Eingangsspannungen zu erreichen (was im folgenden im einzelnen diskutiert wird).4 shows a preferred exemplary embodiment according to the invention for making a two terminal silicon-on-sapphire field effect resistor device 10, this device 10 providing an overall improvement over known gate protection circuits, namely with regard to the survival / failure threshold in the event of electrical impulse power overload. The construction of the field effect resistor device 10 has a non-conductive substrate. The substrate 12 is made of a suitable material with a high breakdown voltage property such as sapphire or the like. Above the insulating Substrate 12 is a layer-like body made of three adjacent zones of semiconductor material. In the preferred embodiment, a layer of lightly doped η silicon is used first chemically deposited or grown on substrate 12. First and third zones 14 and 16 are then formed by heavily doping parts of the n ~ layer with a η -type silicon. The second zone 15 between zones 14 and 16 on the substrate 12 is further formed from the lightly doped η-type silicon. Although the one shown in FIG Field effect resistor 10 produced as a η η η structure is, it should be noted * that the resistor 10 is also considered to be a ppp structure can be made (either as an aluminum device or silicon gate device). To get the required Provide symmetry for bilateral operation (to limit both positive and negative overvoltages), For example, thin gate silicon dioxide zones 18, 20 and 21 are grown thermally at high temperatures over the η -semiconductor zone 15. The gate zones 18 and 20 provide a change in the resistance of the field effect resistor device 10 by one to achieve non-linear resistance characteristics at high input voltages (which is discussed in detail below will).
Eine dünne Passivierungslage 22 wird über einem Teil der thermischen Siliciumdioxidlage 21 abgeschieden. Typischerweise wird die Passivierungslage 22 aus Siliciumnitrid gebildet und ist für die chemische und elektrische Passivierung verantwortlich (d.h. sie dient zur Verhinderung unerwünschter chemischer Verunreinigung oder elektrischer Änderungen in der darunterliegenden thermischen Siliciumdioxidlage 21). Darüber hinaus erhöht die Siliciumnitridlage 22 auch die Gate-zu-Silicium-Durchbruchsspannung in der dielektrischen Lage 21. Eine erste Metallisierlage 24 aus Aluminium oder dgl. wird über Teilen dets isolierenden Substrats 12, der ersten η -halbleitenden Zone 14, der thermischen Siliciumdioxidlage 21 und der Siliciumnitrid-Passivierungslage 22 gebildet. Die erste Metallisierungslage endet in einem Übergang 25, um elektrisch mit einer der dünnen Gateoxidzonen 20 verbunden zu werden. Eine zweite Metallisierungslage 26 wird über Teilen des Isoliersubstrats 12, der dritten η -halbleitenden Zone 16, der thermischen Siliciumdioxidlage 21 und der Siliciumnitrid-Passierungslage 22 gebildet. Die zweite Metallisierungslage 26 endet in einem Übergang 27/ der elektrisch mit einer zweiten der dünnen Gateoxidzonen 18 verbunden wird. Jede der Metallisierungslagen 24 und 26 und die Siliciumnitrid-Passivierungslage 22 sind durch einen geeigneten Schutzüberzug 32 abgedeckt, wie beispielsweise durch eine Siloxglasierung. Der Schutzüberzug 32 wird aus einem Isoliermaterial hergestellt und dient zum Schutz der Integrität der zwei Anschlüsse aufweisenden Feldeffektwiderstandsvorrichtung 10 gegenüber Schädigungen durch die Umwelt oder durch körperliche Eingriffe infolge nicht ordnungsgemäßer Handhabung.A thin passivation layer 22 is deposited over a portion of the thermal silicon dioxide layer 21. Typically the passivation layer 22 is formed from silicon nitride and is for chemical and electrical passivation Responsible (i.e. it is used to prevent undesirable chemical contamination or electrical changes in the underlying thermal silicon dioxide layer 21). In addition, the silicon nitride layer 22 increases also the gate-to-silicon breakdown voltage in the dielectric Layer 21. A first metallization layer 24 of aluminum or the like is applied over portions of the insulating substrate 12, the first η -semiconductor zone 14, the thermal Silicon dioxide layer 21 and the silicon nitride passivation layer 22 are formed. The first layer of metallization ends in a junction 25 in order to be electrically connected to one of the thin gate oxide regions 20. A second Metallization layer 26 is over parts of the insulating substrate 12, the third η -semiconductor zone 16, the thermal Silicon dioxide layer 21 and the silicon nitride passageway 22 are formed. The second metallization layer 26 ends in a junction 27 / the electrical with a second the thin gate oxide zones 18 is connected. Each of the metallization layers 24 and 26 and the silicon nitride passivation layer 22 are covered by a suitable protective coating 32, such as a silox glazing. Of the Protective cover 32 is made from an insulating material and serves to protect the integrity of the two terminals Field effect resistance device 10 against environmental damage or physical interference as a result of improper handling.
Eine erste Klemme (beispielsweise 29) der zwei Anschlüsse oder Klemmen aufweisenden Vorrichtung 10 ist zwischen" die erste Metallisierungslage 24 und eine geeignete Quelle eines relativ negativen Bezugspotentials ~VR, wie beispielsweise Erde, geschaltet. Die zweite Klemme (beispielsweise 30) der zwei Klemmen aufweisenden Vorrichtung 10 ist zwischen die zweiteA first terminal (e.g. 29) of the two-terminal or terminal device 10 is connected between "the first metallization layer 24 and a suitable source of a relatively negative reference potential ~ V R , such as ground. The second terminal (e.g. 30) of the two terminals having device 10 is between the second
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Metallisierungslage 26 und eine geeignete Quelle relativ positiven Bezugspotentials +V0 geschaltet.Metallization layer 26 and a suitable source of relatively positive reference potential + V 0 connected.
Die Arbeitsweise der erfindungsgemäßen zwei Klemmen oder Anschlüsse aufweisenden SOS-Feldeffektwiderstandsvorrichtung sei unter gleichzeitiger Bezugnahme auf die Fig. 5a und 5b beschrieben. Wenn die Bezugspotentialquelle ±V ein relativThe mode of operation of the SOS field effect resistor device according to the invention, which has two terminals or connections, will be described with simultaneous reference to FIGS. 5a and 5b. When the reference potential source is ± V a relative
κ.κ.
kleines Spannungssignal der einen oder anderen Polarität über den normalen Signalausschlagbereich der Vorrichtung 10 (beispielsweise annähernd 50 Volt) vorsieht, so besitzt die Feldeffektwiderstandsvorrichtung 10 eine lineare (d.h. Ohm'sche) Widerstandskennlinie. Durch die benachbarten η η η -Siliciumzonen 14, 15 und 16 ist die zwei Anschlüsse aufweisende SOS-Feldef fektwiderstandsvorrichtung 10 im wesentlichen ein linearer Widerstand für Spannungen Vn unterhalb der SättigungsspannungProvides a small voltage signal of one or the other polarity over the normal signal deflection range of the device 10 (for example approximately 50 volts), the field effect resistor device 10 has a linear (ie ohmic) resistance characteristic. Due to the adjacent η η η silicon zones 14, 15 and 16, the two-terminal SOS field effect resistance device 10 is essentially a linear resistance for voltages V n below the saturation voltage
V · Der lineare Betriebsbereich ist am besten in Fig. 5b dargestellt.V · The linear operating range is best illustrated in Figure 5b.
Für Spannungen -Vn oberhalb sowohl der Sättigungsspannung Vq T und des normalen Signalausschlagsbereichs der Vorrichtung 10 basiert die Arbeitsweise der Feldeffektwiderstandsvorrichtung 10 auf dem Prinzip der Halbleiterverarmung. Das heißt, wenn die Quelle des Bezugspotentials -V ein hohes Spannungssignal der einen oder anderen Polarität liefert, so tritt ein Spannungsgradient innerhalb der leicht dotierten η -Siliciumzone 15 auf, und ein hohes elektrisches Feld wird in den Gebieten oder Flächen erzeugt, die über der η -Zone und unter einem der Überhänge 25 oder 27 einer entsprechenden Metallisierungslage 24 oder 26 liegen. Abhängig von der Polarität des Spannungssignals ~VR, empfangen an den Klemmen oder Anschlüssen 29 und 30, umfaßt das Gebiet die Fläche, welches das Vorhandensein eines hohen elektrischen Feldes erfährt, Teile von sowohl der Siliciuntnitrid-Passivierungslage 22 als auch der thermischen Siliciumdioxidlage 21, die unter einer der Gatezonen 18 oder 20 liegen. Dies ist am besten in Fig. 5a dargestellt. Als ein Ergebnis des Spannungsgradienten innerhalb der n~-Siliciumzone 15 ist das Gate-zu-Silicium-Potential am höchsten an der Kante einer der Gatezonen 18 oder 20. Für hinreichend hohe Spannungssignale -V oberhalbFor voltages -V n above both the saturation voltage V q T and the normal signal swing range of the device 10, the operation of the field effect resistor device 10 is based on the principle of semiconductor depletion. That is, if the source of the reference potential -V supplies a high voltage signal of one or the other polarity, a voltage gradient occurs within the lightly doped η silicon zone 15, and a high electric field is generated in the areas or areas above the η zone and under one of the overhangs 25 or 27 of a corresponding metallization layer 24 or 26. Depending on the polarity of the voltage signal ~ V R received at the terminals or terminals 29 and 30, the area which experiences the presence of a high electric field includes portions of both the silicon nitride passivation layer 22 and the thermal silicon dioxide layer 21, which lie under one of the gate zones 18 or 20. This is best illustrated in Figure 5a. As a result of the voltage gradient within the n ~ silicon region 15, the gate-to-silicon potential is highest at the edge of one of the gate regions 18 or 20. For sufficiently high voltage signals -V above
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der Sättigungsspannung -V tritt die Oberflächenakkumulation an einem Ende der η -Siliciumzone 15 unter einer Gatezone (beispielsweise 18) auf und die Oberflächenverarmung tritt am anderen Ende der Zone 15 unter der anderen Gatezone (beispielsweise 20) auf. Die Lage der entsprechenden Verarmungszonen in der η -Zone 15 der Feldeffektwiderstandsvorrichtung 10, relativ zur Polarität des an die Klemmen 29 und 30 angelegten Spannungssignals -Vn, ist in den Fig. 6a und 6b ge-of the saturation voltage -V, the surface accumulation occurs at one end of the η silicon region 15 under one gate region (e.g. 18) and the surface depletion occurs at the other end of the region 15 under the other gate region (e.g. 20). The position of the corresponding depletion zones in the η zone 15 of the field effect resistor device 10, relative to the polarity of the voltage signal -V n applied to the terminals 29 and 30, is shown in FIGS. 6a and 6b.
.κ.κ
zeigt. Der elektrisch bilaterale Betrieb der Feldeffektwiderstands vorrichtung 10 ergibt sich aus der physikalischen oder körperlichen Symmetrie der Vorrichtung, wie dies in Fig. 4 im einzelnen gezeigt ist. Die in der leicht dotierten η -Siliciumzone 15 auftretende Verarmungszone hat eine Stromabschnürung (pinch off) zur Folge. Das heißt, für Spannungen -VR jeder Polarität, die die Sättigungsspannung -Vder Vorrichtung 10 übersteigen, arbeitet der erfindungsgemäße SOS-Fe ldefxektwi der stand mit einem konstanten Stromwert -I0,,,, und verminderter Verlustleistung (Leistungsverteilung). Der Sättigungsbereich des Betriebs ist am besten in Fig. 5b zu sehen.shows. The electrically bilateral operation of the field effect resistor device 10 results from the physical or physical symmetry of the device, as shown in detail in FIG. The depletion zone occurring in the lightly doped η silicon zone 15 results in a pinch off of the current. That is, for voltages -V R of each polarity which exceed the saturation voltage -V of the device 10, the SOS field defect resistor according to the invention works with a constant current value -I 0 ,,,, and reduced power loss (power distribution). The saturation region of operation is best seen in Figure 5b.
Wie in Fig. 5a gezeigt, ist das Dielektrikum einer Gatezone (beispielsweise 20) in der Siliciumdioxidlage 21 dem größten elektrischen Feld an der Kante dieser Gatezone ausgesetzt. Erfindungsgemäß wird jedoch die Wahrscheinlichkeit eines Spannungsdurchbruchs des Gatedielektrikums 21 minimiert durch das Duallagen-Gatedielektrikum aus der Siliciumnitrid-Passivierungslage 22 abgeschieden über der thermischen Siliciumdioxidlage 21. Dieses Duallagen-Dielektrikum (oder Sandwich) vermindert die Wahrscheinlichkeit substantiell, daß .Nadellöcher oder andere Punktschäden örtliche Zonen niedriger dielektrischer Beanspruchung hervorrufen. Dies kann erklärt werden durch die relativ niedrige Wahrscheinlichkeit der Vertikalausrichtung eines Nitriddeffekts mit einem Oxiddeffekt. Darüber hinaus ist die Dielektrikumsdicke am größten an den Kanten der Gatezonen 18 und 20. Ferner absorbiert die einen Widerstandswert aufweisende (resistive) Siliciumverarmungszone 15 einen Teil des GesamtpotentialabfallsAs shown in FIG. 5a, the dielectric of a gate region (for example 20) in the silicon dioxide layer 21 is the largest exposed to an electric field at the edge of this gate zone. According to the invention, however, the probability of a Voltage breakdown of the gate dielectric 21 minimized by the dual-layer gate dielectric from the silicon nitride passivation layer 22 deposited over the thermal silicon dioxide layer 21. This dual layer dielectric (or Sandwich) substantially reduces the likelihood of pinholes or other point damage to local areas cause low dielectric stress. This can be explained by the relatively low probability the vertical alignment of a nitride effect with a Oxide effect. In addition, the dielectric thickness is greatest at the edges of the gate zones 18 and 20. Furthermore, it is absorbed the resistive silicon depletion zone 15 a part of the total potential drop
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zwischen der Gatezone 18 oder 20 und der leitenden (d.h. nicht verarmten) Zone der Siliciumzone 15. .between the gate region 18 or 20 and the conductive (i.e. not depleted) zone of silicon zone 15..
Fig. 7 zeigt gleichzeitig die Spannungs/Strom-Kennlinien des bekannten SOS-Linearwiderstands 4, auch zuvor unter Bezugnahme auf Fig. 3 angegeben, gegenüber den Spannungs/Strom-Kennlinien des erfindungsgemäßen SOS-Feldeffektwiderstands 10 (zuvor unter Bezugnahme auf Fig. 5b angegeben). Man erkennt, daß durch den erfindungsgemäßen bilateralen SOS-Feldeffektwiderstand mit einer Zone konstanten Stroms I13arp für Spannungen jeder Polarität oberhalb der Sättigungsspannung V „, ein zuverlässiger Strombegrenzungswiderstand verfügbar ist, der Überspannungen einer erhöhten Größenordnung (im Bereich von annähernd 400 Volt) aushalten kann, bevor ein Spannungsausfall V auftritt. Somit ist der erfindungsgemäße SOS-Feldeffektwiderstand 10 weitaus mehr geeignet für den Schutz der Gateoxidkapazität einer MOS-Type-Transistorvorrichtung gegenüber hohen vorübergehenden Überspannungen als der bekannte SOS-Strombegrenzungs-Linearwiderstand 4.FIG. 7 simultaneously shows the voltage / current characteristics of the known SOS linear resistor 4, also previously indicated with reference to FIG. 3, compared to the voltage / current characteristics of the SOS field-effect resistor 10 according to the invention (previously indicated with reference to FIG. 5b ). It can be seen that the bilateral SOS field effect resistor according to the invention with a zone of constant current I 13arp for voltages of any polarity above the saturation voltage V ", a reliable current limiting resistor is available that can withstand overvoltages of an increased order of magnitude (in the range of approximately 400 volts), before a voltage failure V occurs. The SOS field effect resistor 10 according to the invention is therefore far more suitable for protecting the gate oxide capacitance of a MOS-type transistor device against high temporary overvoltages than the known SOS current-limiting linear resistor 4.
Fig. 8 zeigt eine ins einzelne gehende Darstellung der bevorzugten Spannungs/Strom-Kennlinien der erfindungsgemäßen, zwei Anschlüsse aufweisenden, bilateralen, strombegrenzenden Silicium-auf-Saphir-Feldeffektwiderstandsvorrichtung.Figure 8 shows a detailed illustration of the preferred Voltage / current characteristics of the invention, two-port, bilateral, current-limiting Silicon-on-sapphire field effect resistor device.
Abwandlungen können im Rahmen der Erfindung vorgenommen werden. Beispielsweise kann zum Erhalt eines erhöhten Schutzes gegenüber vorübergehenden Eingangssignalen eine Vielzahl der erfindungsgemäßen Feldeffektwiderstände miteinander elektrisch in Serie geschaltet werden, und zwar zwischen einem Anschlußstreifen und der Gateelektrode der zu schützenden MOS-Vorrichtung. Darüber hinaus können anstelle eines isolierenden Substrats andere geeignete Substrate, wie beispielsweise durch übliche Grenzschichtisolations-Verfahren hergestellte, verwendet werden, um den erfindungsgemäßen, zwei Anschlüsse aufweisenden Feldeffektwiderstand herzustellen. Die benachbartenModifications can be made within the scope of the invention. For example, to provide increased protection against transient input signals, a variety of Field effect resistors according to the invention are electrically connected in series with one another, namely between a connection strip and the gate electrode of the MOS device to be protected. In addition, instead of an insulating substrate, other suitable substrates, such as, for example, by customary boundary layer isolation method produced, used be to the invention, having two connections Establish field effect resistor. The neighboring
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nTn nT-Zonen 14, 15 und 16 können aus irgendeinem geeigneten II-VI- oder Ill-V-Verbindungshalbleitermaterial und dgl. oder irgendeiner Kombination daraus hergestellt werden, wie beispielsweise aus Galliumarsenid, Aluminiumarsenid und Cadmiumtellurid. n T nn T zones 14, 15 and 16 can be made from any suitable II-VI or III-V compound semiconductor material and the like, or any combination thereof, such as gallium arsenide, aluminum arsenide and cadmium telluride.
Zusammenfassend sieht die Erfindung somit eine bilaterale, zwei Klemmen aufweisende, strombegrenzende Feldeffektwiderstandsvorrichtung vor, die sowohl gegenüber positiven als auch negativen Eingangsüberspannungen relativ unempfindlich ist. Die erfindungsgemäße Feldeffektwiderstandsvorrichtung kann verwendet werden, um die Integrität der Gateoxidkapazität einer Metalloxidhalbleitervorrichtung (MOS) zu schützen. Bei einem bevorz. ften Ausführungsbeispiel wird die Feldeffekt-In summary, the invention thus provides a bilateral, current-limiting field effect resistor device having two terminals that are relatively insensitive to both positive and negative input overvoltages is. The field effect resistor device according to the invention can be used to protect the integrity of the gate oxide capacitance of a metal oxide semiconductor (MOS) device. With a prefer. fth embodiment, the field effect
4- "■ 4- ι. ι.4- "■ 4- ι. Ι.
widerstandsvorrichtung mit einer η η η - oder ρ ρ ρ -Halbleiterlage abgeschieden über einem isolierenden (beispielsweise aus Saphir bestehendem) Substrat abgeschieden. Durch diese einzigartige Struktur besitzt die erfindungsgemäße Feldeffektwiderstandsvorrichtung eine lineare Betriebsart für niedrige Eingangsspannung und eine Sättigungsbetriebsart für höhere Überspannungen.resistance device with a η η η or ρ ρ ρ -semiconductor layer deposited over an insulating (e.g. made of sapphire) substrate. By With this unique structure, the field effect resistor device of the present invention has a linear mode of operation for low input voltage and a saturation mode for higher overvoltages.
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