DE2850514C2

DE2850514C2 - Control circuit for FM demodulators

Info

Publication number: DE2850514C2
Application number: DE19782850514
Authority: DE
Inventors: Gerhard Dipl.-Ing. 8011 Poing Eitz
Original assignee: Institut fuer Rundfunktechnik GmbH
Current assignee: Institut fuer Rundfunktechnik GmbH
Priority date: 1978-11-22
Filing date: 1978-11-22
Publication date: 1980-11-27
Also published as: DE2850514B1

Description

Die Erfindung bezieht sich auf eine Regelschaltung gemäß dem Oberbegriff des Anspruchs 1. Eine derartige Regelschaltung ist bekannt (MAZ-Maschine der Fa. Ampex Corp. des Typs »AVR 3«).The invention relates to a control circuit according to the preamble of claim 1. Such a control circuit Control circuit is known (MAZ machine from Ampex Corp. type "AVR 3").

Bei der Demodulation von FM-Signalen tritt das Problem auf, daß Amplitudenschwankungen der FM-Signale zu Verzerrungen im demodulierten Signal führen. Eine Abhilfemöglichkeit besteht darin, das FM-Signal vor der Demodulation auf konstante Amplitude zu regeln. Dies hat jedoch den grundsätzlichen Nachteil, daß die Amplituden- und Phasenbedingungen der Regelung Undefiniert sind, was wiederum zu Verfälschungen des demodulierten Signals in Abhängigkeit von der Verstärkung der Konstantregelung führt. Diese Schwierigkeiten werden bei einem bekannten Demodulator (MAZ-Maschine der Fa. Ampex Corp. des Typs »AVR 3«) dadurch verringert, daß eine Regelschleife vorgesehen ist, welche aus dem begrenzten FM-Signal mittels eines Tiefpasses das Tastverhältnis bzw. den Mittelwert ermittelt und dem Begrenzereingang als Referenz zuführt. In Fällen, in denen das begrenzte FM-Signal durch den nachfolgenden Zweiflankendifferenzierer verzerrt wird, versagt diese Regelung, daThis occurs when demodulating FM signals Problem that amplitude fluctuations of the FM signals lead to distortions in the demodulated signal. One remedy is to adjust the FM signal to constant amplitude before demodulating rules. However, this has the fundamental disadvantage that the amplitude and phase conditions of the Regulation are undefined, which in turn leads to falsification of the demodulated signal from the gain of the constant control. These difficulties are encountered in a known demodulator (MAZ machine from Ampex Corp. of type "AVR 3") by having a control loop is provided, which from the limited FM signal by means of a low pass, the duty cycle or the Average value determined and fed to the limiter input as a reference. In cases where the limited FM signal is distorted by the following two-edge differentiator, this control fails because

derartige Verzerrungen nicht ausgeregelt werden.such distortions cannot be corrected.

Die Aufgabe der Erfindung besteht demgegenüber darin, bei einer Regelschaltung der eingangs erwähnten Art eine größere Fehlersicherheit zu erzielen.
Die Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1 gelöstIn contrast, the object of the invention is to achieve greater error security in a control circuit of the type mentioned at the beginning.
The object is achieved according to the invention by the characterizing features of claim 1

Die erfindungsgemäße Regelschaltung geht von der Überlegung aus, in die Regelschleife das Ausgangssignal des Zweiflankendifferenzierers miteinzubeziehen, um die von dem Zweiflankendifferenzierer möglicherweise verursachten Signalverfälschungen ausregeln zu können. Die nach diesem Prinzip arbeitende Regelschaltung hat sich in der Praxis als außerordentlich unanfällig gegen Störungen und Temperatureinflüsse erwiesen.The control circuit according to the invention is based on the idea of feeding the output signal into the control loop of the two-edge differentiator to possibly include that of the two-edge differentiator to be able to regulate the signal distortions caused. The control circuit that works according to this principle has proven in practice to be extremely insusceptible to malfunctions and temperature influences.

Eine bevorzugte Ausführungsform der erfindungsgemäßen Regelschaltung sieht die Verwendung eines speziellen, im Anspruch 2 näher angegebenen Komparators vor, welcher auch noch im Nanosekundenbereich eine zuverlässige Regelung gewährleistetA preferred embodiment of the invention Control circuit provides for the use of a special comparator specified in more detail in claim 2 which guarantees reliable control even in the nanosecond range

Weitere vorteilhafte Ausführungsformen der erfindungsgemäßen Regeischaltung ergeben sich aus den Ansprüchen 3 bis 5.Further advantageous embodiments of the control circuit according to the invention emerge from the Claims 3 to 5.

Die Erfindung wird anhand der Zeichnungen näher erläutert. Es zeigtThe invention is explained in more detail with reference to the drawings. It shows

F i g. 1 ein Blockschaltbild einer erfindungsgemäßen Regelschaltung,F i g. 1 is a block diagram of a control circuit according to the invention,

F i g. 2a bis 2g Zeitdiagramme verschiedener bei der RegelschaJ*ung nach F i g. 1 auftretender Signale undF i g. 2a to 2g time diagrams of various timing diagrams for the control scheme according to FIG. 1 occurring signals and

F i g. 3a bis 3d verschiedene Ausführungsformen des in F i g. 1 als Schaltungsblock vorgesehenen Frequenzhalbierers. F i g. 3a to 3d different embodiments of the in FIG. 1 provided as a circuit block of the frequency halver.

Der in Fig. 1 dargestellte Demodulator erhält über seinen Eingang 10 ein FM-Signal, dessen Amplitude schwanken kann. Der Eingang 10 führt auf den ( + )- Eingang 21 eines Komparators 20, welcher die Funktion eines Begrenzers besitzt. Der Ausgang 23 des Komparators 20 führt einerseits zu einem Zweiflankendifferenzierer 30 und andererseits zu dem Ausgangsphasenstelleingang 42 eines Frequenzhalbierers 40. Der Takteingang 41 des Frequenzhalbierers 40 wird vom Ausgang 31 des Differenzierers 30 angesteuert. Dieser Ausgang 31 führt ferner in üblicher Weise zu einem Tiefpaß 50, an dessen Ausgang 51 das demodulierte Signal zur Verfügung steht.The demodulator shown in Fig. 1 receives over its input 10 is an FM signal, the amplitude of which can fluctuate. The entrance 10 leads to the (+) - input 21 of a comparator 20, which has the function of a limiter. The output 23 of the Comparator 20 leads on the one hand to a two-edge differentiator 30 and on the other hand to the output phase control input 42 of a frequency bisector 40. The clock input 41 of the frequency bisector 40 is from Output 31 of differentiator 30 is activated. This output 31 also leads in the usual way to a Low-pass filter 50, at the output 51 of which the demodulated signal is available.

Die Funktionsweise der aus den Schaltungsblöcken 20,30 und 50 bestehenden Serienschaltung geht aus den Diagrammen nach F i g. 2a bis 2d hervor, wobei die Indizes der Abszissenspannungen mit den Bezugszeichen der jeweiligen Ein- bzw. Ausgänge übereinstimmen. The functioning of the series circuit consisting of the circuit blocks 20, 30 and 50 is based on the Diagrams according to FIG. 2a to 2d, the indices of the abscissa voltages with the reference symbols of the respective inputs or outputs match.

Der Frequenzhalbierer 40 erzeugt an seinem Ausgang 43 das in Fig. 2e veranschaulichte Impulssignal, dessen Tastverhältnis aus dem Ausgangssignal des Differenzierers 30 am Takteingang 41 abgeleitet ist. Die Ausgangsphase des Signals am Ausgang 43, d.h. aufsteigende oder abfallende Flanke, wird durch das Ausgangssignal des Komparators 20 am Stelleingang 42 bestimmt.The frequency bisector 40 generates the pulse signal illustrated in FIG. 2e at its output 43, whose duty cycle is derived from the output signal of the differentiator 30 at the clock input 41. the The output phase of the signal at output 43, i.e. rising or falling edge, is indicated by the The output signal of the comparator 20 at the control input 42 is determined.

Das von dem Frequenzhalbierer 40 erzeugte Signal t/43 gemäß F i g. 2e wird einem Tiefpaß 60 zugeführt, welcher das Tastverhältnis bzw. den Mittelwert ermittelt und an seinem Ausgang 61 ein entsprechendes Gleichspannungssignal Ui erzeugt. Das Signal Lfei wird in einem Dämpfungsglied 70 um den Faktor D bedämpft und dem Addiereingang eines Subtrahiergliedes 80 zugeführt. An dem Subtraktionseingang des Gliedes 80 liegt eine Gleichspannung entsprechend dem Wert 1/2 · A · Dan, wobei A die Impulshöhe des Signals Un The signal t / 43 generated by the frequency bisector 40 according to FIG. 2e is fed to a low-pass filter 60 which determines the pulse duty factor or the mean value and generates a corresponding DC voltage signal Ui at its output 61. The signal Lfei is attenuated by the factor D in an attenuator 70 and fed to the adding input of a subtracter 80. At the subtraction input of the element 80 there is a direct voltage corresponding to the value 1/2 · A · Dan, where A is the pulse height of the signal Un

(F i g. 2e), 1/2 - A die Amplitude des Signals Um (F i g. 2f) und D der Dämpfungsfaktor des Gliedes 70 sind. Dementsprechend ist das in Fig.2g veranschaulichte, dem Eingang 22 des Komparators 20 zugeführte Ausgangssignal t/22 des Subtrahiergliedes 80 gleich Null.(Fig. 2e), 1/2 - A is the amplitude of the signal Um (Fig. 2f) and D is the damping factor of the element 70. Correspondingly, the output signal t / 22 of the subtracter 80, which is illustrated in FIG. 2g and fed to the input 22 of the comparator 20, is equal to zero.

Sobald nun eine der in Fig.2a bis 2g gestrichelt eingezeichneten Störungen auftritt, wobei jede dieser Störungen unabhängig von den anderen Störungen sein kann, regelt die in Fig. 1 dargestellte Regelschaltung derart nach, daß das Tastverhältnis des Signals U^ gleich 1:1 ist bzw. ein Signalmittelwert (Um) von 1/2 · Λ vorliegtAs soon as one of the disturbances shown in dashed lines in FIGS. 2a to 2g occurs, each of these disturbances being independent of the other disturbances, the control circuit shown in FIG. 1 readjusts such that the pulse duty factor of the signal U ^ is 1: 1 or a signal mean value (Um) of 1/2 · Λ is present

Anstelle einer Anordnung des Subrahiergliedes 80 in der Rückführung der Regelschaltung kann auch eine in Fig. 1 gestrichelt angedeutete Anordnung zwischen dem Eingang 10 und dem Eingang 21 des Komparators 20 vorgesehen werden, wobei in diesem Falle das Ausgangssignal des Dämpfungsgliedes 70 unmittelbar dem Eingang 22 zugeführt wird.Instead of arranging the subtracter 80 in the feedback of the control circuit, an in Fig. 1, the arrangement indicated by dashed lines between the input 10 and the input 21 of the comparator 20 are provided, in which case the output signal of the attenuator 70 is immediate the input 22 is supplied.

Als Frequenzhalbierer 40 können die verschiedenen in den Fig.3a bis 3d dargestellten Bauelemente bzw. Schaltkreise verwendet werden. Fig.3a zeigt einen Komparator 44, dessen Eingang 45 unmittelbar und dessen (—)-Eingang 46 über einen Inverter 47 mit dem Eingang 42 verbunden sind. Ein Speicherfreigabe(Latch-Enable)-Eingangdes Komparators 44 stellt den EingangThe various components or components shown in FIGS. Circuits are used. 3a shows a comparator 44, the input 45 of which is immediate and whose (-) input 46 is connected to input 42 via an inverter 47. A latch enable input of the Comparator 44 provides the input

41 dar. Bei Anliegen einer positiven Spannung am Eingang 41 wird der Ausgang 43 des Komparators 44 entsprechend dem Zustand des Signals am Eingang 42 auf den Signalzustand »high« oder »low« gelegt Liegt dagegen am Eingang 41 eine Spannung Null, so wird der Ausgang 43 des Komparators 44 unverändert gelassen.41. When a positive voltage is applied to input 41, output 43 of comparator 44 becomes depending on the state of the signal at input 42 is set to the signal state “high” or “low” on the other hand, a voltage of zero at the input 41, the output 43 of the comparator 44 is left unchanged.

Diese vorstehend erläuterte Funktion wird in ähnlicher Weise auch bei dem Schaltkreis nach Fig.3b, dem D-Flip-Flop 48 nach F i g. 3c und dem JK-FWp-Flop 49 nach F i g. 3d erfüllt Im Unterschied zu F i g. 3a ist bei dem Schaltkreis nach Fig.3b der Eingang 46 des Komparators 44 nicht über einen Inverter mit dem Eingang 42 verbunden, sondern wird mit einer einstellbaren Spannung beaufschlagt Bei dem D-Fiip-Florj 48 nach F i g. 3c stellt dessen Takt(clock)-Eingang den Eingang 41 und dessen Dateneingang den EingangThis function explained above is carried out in a similar manner in the circuit according to FIG. 3b, the D flip-flop 48 according to FIG. 3c and the JK-FWp flop 49 according to FIG. 3d fulfilled In contrast to FIG. 3a, in the circuit according to FIG. 3b, the input 46 of the comparator 44 is not connected to the input 42 via an inverter, but has an adjustable voltage applied to it. 3c provides its clock input to input 41 and its data input to input

42 dar. Bei dem JK-Flip-Flop 49 nach Fig.3d stellt dessen Takt-Eingang den Eingang 41 und dessen J- Eingang den Eingang 42 dar. Um den Zustand »toggeln« des /ÄT-Ffip-FJops 49 dauernd zu erhalten, ist dessen K-Eingang auf den Signalzustand »high« gelegt. Der (J-Ausgang des JK-Flip-Flops 49 stellt den Ausgang42. In the case of the JK flip-flop 49 according to FIG. 3d, its clock input represents input 41 and its J input represents input 42 , its K input is set to the signal state »high«. The (J output of the JK flip-flop 49 represents the output

43 dar.43 represents.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Patent claims:

1. Control circuit for FM demodulators with the Series connection of a {comparator, a two-edge differentiator and a low-pass filter, thereby characterized in that a clock input (41) of a phase-controllable frequency bisector (40) is connected to the output (31) of the two-edge differentiator (30) that the output (23) of the ! Comparators (20) connected to an output phase control input (42) of the frequency bisector (40) is, and that the output (43) of the frequency bisector

(40) via a low-pass filter (60), an attenuator (70) and a subtracter (80) to a negative one Comparator input (22) is fed back.

2. Control circuit according to claim 1, characterized in that a frequency bisector (40) in Form of a! Comparator (44) is used, the memory release input of which is the clock input

(41) whose positive comparator input (45) directly and its negative comparator input (46) via an inverter (47) to the output phase control input (42) is connected.

3. Control circuit according to claim 1, characterized in that a frequency bisector (40) in Form of a comparator (44) is used, the positive comparator input (45) directly on the output phase control input (42) is performed and its negative comparator input (46) with a adjustable defined voltage is applied.

4. Control circuit according to claim 1, characterized in that a frequency halver (40) D flip-flop (48) is provided, the data input of which represents the output phase control input (42).

5. Control circuit according to claim 1, characterized in that a frequency halver (40) is used y / C flip-flop (49) is provided, its / input represents the output phase control input (42) and that the Κ input of the / K flip-flop (49) positive voltage is applied.