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Programmierbares Digitalgerät auf Halbleiterbasis
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Die Erfindung bezieht sich auf ein programmierbares Digitalgerät auf
Halbleiterbasis, bei dem ein logisches Verknüpfungssystem in einem Re chenwe rk
über einen Dateneingang mit zu verarbeitenden digitalen Informationen beaufschlagbar
ist, bei dem außerdem der Ausgang des logischen Verknüpfungssystems auf einen Ergebnisspeicher
und dessen Ausgang sowohl auf den Datenausgang des Digitalgerätes als auch auf einen
Eingang des logischen Verknüpfungssystems schaltbar ist, bei dem ferner ein Be fehlsspeicher,
ein zur Adressierung des Befehlsspeichers dienendes Adressenwerk und ein den jeweils
adressierten Befehl übernehmendes und an das für die Ausführung des Befehls zuständige
Organ des Digitalgeräts weiterleitenf des Steuerwerk vorgesehen sind und bei dem
schließlich der Taktablauf der einzelnen Operationen durch die von einem Taktgeber
abgegebenen Impulse bestimmt ist.
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Ein solches Digitalgerät ist in "Electronics" (Dec.12, 1974), 3E/4E
und in "Motorola: MC 14500B Industrial Control Unit, Handbook von Gregory und Dellande
(1977) beschrieben. Es führt im Vergleich zu Lösungen mit Mikroprozessoren mit Wortstrukturen
zu einer Vereinfachung mikrop rograinmierbarer Ablauf- und Ve rknüpfungs steue rungen,
einem kleinen, leicht überschaubaren Befehlssatz und einem geringen Speicherplatzbedarf.
Vor allem ist auch durch die Verwendung eines Rechenwerks mit nur 1 Bit Breite,
also einem logischen Verknüpfungssystem, eine merkliche Vereinfachung gegeben.
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Es ist nun Aufgabe der Erfindung, weitere Verbesserungen eines solchen,
als 1 Bit-Prozessor zu bezeichnenden Digitalgerätes einzuführen, die sich sowohl
für den Betrieb als auch für die Herstellbarkeit in monolithischer Halbleiter-Integrationstechnik
günstig auswirken.
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Zur Verbesserung des eingangs definierten Digitalgerätes wird erfindungsgemäß
vorgeschlagen, daß ein aus dem Ergebnisspeicher mit Digitalinformationen zu versorgender
zweiter Ergebnisspeicher vorgesehen und mit seinem Digitalausgang auf einen Eingang
des logischen Verknüpfungssystems geschaltet ist.
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Das Vorhandenseins eines zweiten Ergebnisspeichers hat nicht nur den
Vorteil, daß man eine größere Freiheit in der Durchführung komplizierterer logischer
Funktionen sondern auch noch eine höhere Ablaufgeschwindigkeit für die Durchführung
der Aufgaben des Digitalgerätes erhält.
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Man kann außerdem den zweiten Ergebnisspeicher zusammen mit dem logischen
Verknüpfungssystem und weiteren für den Ablauf des Betriebes notwendigen Apparateteilen
in einen einzigen Halbleiterchip integrieren, was insbesondere für die in Fig. 1
dargestellte Ausführungsform gilt.
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Die Erfindung wird nun anhand der Zeichnungen näher beschrieben. In
Fig. 1 ist eine bevorzugte Ausgestaltung
des Rechenwerks des Digitalgerätes
und in Fig0 2 das gesamte Digitalgerät im Blockschaltbild dargestellt. In Fig. 3
ist eine detaillierte Darstellung des Rechenwerks gegeben, während mittels Fig.
4 der Einsatz des Digitalgeräts für eine einfache mikroprogrammierbare Steuerung
gezeigt wird.
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Wie in Fig. 1 dargestellt, weist ein der Erfindung entsprechendes
programmierbares Digitalgerät zunächst ein logisches Verknüpfungssystem LV auf,
welches zu einer Gruppe von logischen Verknüpfungen der an seinen Eingang gen eingegebenen
Digitalinformationen derart geeignet ist, daß mit Hilfe dieser logischen Verknüpfungen
jede beliebige weitere logische Verknüpfung darstellbar ist.
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Eine bevorzugte Gruppe umfaßt die UND-Ver#nüpfung, die ODER-Verknüpfung
und die ENTWEDER-ODER-Verknüpfung, so daß das Verknüpfungssystem LV inbezug auf
die an seinen logischen Eingängen als Digitalinformationen anliegenden Digitalimpulse
als AND-Gatter, als OR-Gatter und als XOR-Gatter (Exklusiv-ODER-Gatter) entsprechend
dem jeweils vorliegenden Steuerbefehl wirksam sein kann.
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Bevorzugt ist das logische Verknüpfungssystem imstande, eine an einem
seiner Digitaleingänge anliegende Digitalinformation aufgrund eines ensprechenden
PASS-Befehls unverändert an seinen logischen Ausgang weiterzureichen.
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Das logische Verknüpfungssystem LV hat zwei mit R und S bezeichnete
logische Eingänge und einen logischen Ausgang.
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Die Auswahl der jeweils zu vollziehenden logischen Funktion wird von
dem zentralen Steuerwerk ST bzw. den von diesem an den Steuereingang des logischen
Verknüpfungssystems LV gelieferten Steuerimpulsen bestimmt.
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Vom Dateneingang E für die zu verarbeitenden Digitalinformationen
gelangen diese an einen durch das zentrale Steuerwerk ST über einen besonderen Steuereingang
F5 be-
bezüglich seiner Lage gesteuerten ersten Multiplexer E-MUX,
bei dem zwei Eingänge alternativ auf einen Ausgang schaltbar sind. Der erste Eingang
wird über den Dateneingang E, der zweite Eingang von dem Ausgang des zweiten Ergebnisspeichers
oder Akkumulators AKKU II beaufschlagt, während sein Ausgang entweder unmittelbar,
oder - wie im Beispielsfalle - über eine Negierungsstufe an den Eingang R des logischen
Verknüpfungssystems LV gelegt ist.
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Hierzu ist das ENTWEDER-ODER-Gatter EXOR I vorgesehen, bei dem die
vom zentralen Steuerwerk ST kommenden Steuerimpulse mit den über den ersten Multiplexer
E-MUX zugeführten Digitalimpulsen nach einer ENTWEDER-ODER-Funktion (XOR-Funktion)
verknüpft werden. Dieser zufolge kann der Pegel ~H" am Ausgang des Gatters nur dann
erscheinen, wenn an seinem einen logischen Eingang der Pegel "H" und am anderen
Eingang der Pegel AL" zugleich anfällig ist.
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Sind dagegen die beiden Eingänge des Gatters EXOR I in gleicher Weise
beaufschlagt, so erscheint am Ausgang stets der Pegel "L". Liefert das Steuerwerk
ST synchron mit den vom Multiplexer E-MUX gelieferten Impulsen jedesmal einen Impuls
mit dem Pegel "H" (oder auch "in), so wird das am Ausgang des Exklusiv-ODER-Gatters
EXOR I auftretende Signal invertiert zu dem über den Eingangs-Multiplexer E-MUX
gelieferten Signal sein.
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Zu bemerken ist, daß auch der zweite Eingang S des logischen Verknüpfungssystems
LV seinerseits über ein zweites Exklusiv-ODER-Gatter EXOR II beaufschlagt ist, dessen
einer Eingang wieder durch das zentrale Steuerwerk ST gesteuert ist, während sein
zweiter Eingang am Ausgang des ersten Ergebnisspeichers oder Akkumulators AKKU I
liegt, entsprechend der eingangs gegebenen Definition.
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Der Ausgang des logischen Verknüpfungssystems LV ist auf den Dateneingang
des ersten Ergebnisspeichers AKKU I,
also eines Schreib-Lesespeichers
oder Akkumulators, geschaltet, dessen Ausgang einerseits an dem anderen Eingang
des soeben genannten zweiten Exklusiv-ODER-Gatters EXOR II liegt, andererseits auf
den Dateneingang des zweiten Ergebnisspeichers AKKU II und schließlich auch auf
den Datenausgang A geschaltet ist.
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Während im Beispielsfalle die Verbindung zwischen dem Ausgang des
ersten Ergebnisspeichers AKKU I und dem zweiten Ergebnisspeicher AKKU II sowie zum
zweiten Exklusiv-ODER-Gatter EXOR II eine unmittelbare Verbindung ist, erfolgt die
Verbindung zum Datenausgang A über einen sowohl durch das zentrale Steuerwerk ST
gesteuerten als auch zusätzlich durch Festimpulse beeinflußbaren Ausgangs-D#ultiplexer
A-MUX, einen diesem nachgeschalteten und wiederum dank der Einwirkung des zentralen
Steuerwerks ST als Inverter wirksamen dritten Exklusiv-ODER-Gatters EXOR III und
einen von letzterem beaufschlagten Tristate-Verstärker TrV, dessen Ausgang mit dem
Datenausgang A des Digitalgerätes verbunden ist.
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Zu bemerken ist, daß bei dem Blockschaltbild gemäß Fig.1 die Verbindungsleitungen
, welche zu verarbeitende Digitalinformationen führen, dick gezeichnet, während
Leitungen, welche lediglich der Steuerung dienende Impulse führen, schwächer gezeichnet
sind.
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Der in Fig. 1 dargestellte Teil des programmierbaren Digitalsystems
ist in der aus Fig. 2 ersichtlichen Weise mit weiteren Speichern, insbesondere dem
Programxspei cher 9 und dem sich aus verschiedenen Bestandteilen zusammensetzenden
Adressenwerk kombiniert. Dabei bedeutet 1 das Rechenwerk, also die Kombination des
logischen Verknüpfungssystems LV nebst den beiden Ergebnisspeichern einsohließlich
der in Fig. 1 angegebenen Multiplexer und Invertiergatter EXOR 1, EXOR II und dem
mit 3 bezeichneten Tristate-Ausgangsverstärker. Die Kombination
des
zentralen Steuerwerks ST mit dem zentralen Taktgeber, also der Taktzentrale, ist
mit 2 bezeichnet. Das Adressenwerk enthält ein Adressenregister 6 in Verbindung
mit einem Incrementer 7, einem Stapelspeicher oder STARK 4, einem weiteren Multiplexer
5 sowie dem Ausgangsverstärker 8. Das Zusammenwirken dieser Bestandteile wird noch
beschrieben.
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Ersichtlich handelt es sich bei der in Fig. 1 und Fig. 2 dargestellten
programmierbaren Digitalvorrichtung um eine mikroprogrammierbare Zentraleinheit,
die sich weitgehend in integrierter Halbleitertechnik auf einem Halbleiterchip realisieren
läßt. Sie stellt somit eine Art Mikroprozessor dar, die man wegen ihrer bevorzugten
Anwendung auf 1 Bit breite Verarbeitungsdaten auch als Bitprozessor bezeichnet.
Die wichtigste Eigenschaft eines solchen Bitprozessors ist die schnelle Bitmanipulation.
Er ist damit für alle Prozeßsteuerungsaufgaben einsetzbar, die sich mit Hilfe der
Booleschen Algebra beschreiben lassen.
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Weitere Einsatzmöglichkeiten sind der Ersatz von Random Logic-( das
sind logische Verknüpfungsgatter in unregelmäßiger Anordnung ) bzw. von FPLA ( =
Field Programmable Logic Array )- Vorrichtungen im Bereich mittlerer Geschwindigkeiten.
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Der Bitprozessor besteht aus einem Rechenwerk zur logischen Verknüpfung
von 1 Bit breiten Daten und einem Adressenwerk , das die Adresse des nächsten Befehls
generiert.
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Die Funktion von Rechen- und Adressenwerk wird über Elementarbefehle
gesteuert, die im Programmspeicher 9 abgelegt sind und durch das zentrale Steuerwerk
2 bzw. ST ausgewertet werden. Die Anordnung hat eine eigene Taktversorgung, die
zu Testzwecken angehalten und schrittweise weitergeschaltet werden kann. Bis zu
4096 (= 212) Speicherworte können direkt adressiert werden. Die Zahl der ansteuerbaren
Ein- und Ausgänge wird nur durch die Größe des verwendeten Programmspeichers 9 begrenzt.
Die Ausga-
be von Konstanten ist aufgrund eines Ladebefehis möglich.
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Das im logischen Verknüpfungssystem LV ermittelte Ergebnis wird beim
L#H-tJbergang des von der Taktzentrale 2 gelieferten Taktes in den ersten Ergebnisspeicher
AKKU I geladen. Der Takt wird nur bei Abfrageoperationen durch geschaltet, so daß
bei Ausgabe- und Steuerwerksbefehlen der Inhalt des Ergebnisspeichers AKKU I nicht
verändert wird.
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Soll ein neues Datum auf den ersten Ergebnisspeicher AKKU I übertragen
werden, so geschieht dies mittels eines PASS-Befehls, der zunächst dafür sorgt,
daß der Speicherinhalt von AKKU I auf den zweiten Ergebnisspeicher AKKU II übertragen
wird, bevor der erste Ergebnisspeicher AKKU I für die Aufnahme des neuen Datums
zur Verfügung steht. Auf diese Weise sind Verknüpfungen in Form der disjunktiven
Normalform sehr einfach durchzuführen. Die Uebernahme der Ergebnisse von AKKU 1
auf AKKU II erfolgt beim H#L-übergang des Taktes.
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Handelt es sich beispielweise um die Durchführung der logischen Operation
A = ab + c.d ( oder anders geschrieben A = (a b) (c d), so läuft diese folgendermaßen
ab: Schritt Funktion Information Inhalt von Nr. am Eingang R AKKU I AKKU II von
LV O x x xl x2 1 (PASS) :a a a 1 2 &b b aeb x1 3 :c c c aeb 4 & d d cd a~b
5 >= 1 x ab + c.d aeb Eine Negation des Inhalts von AKKU I ist direkt durch einen
Kompelementärbefehl möglich.
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Eine detailliertere Darstellung der Verknüpfungslogik LV wird nun
anhand der Fig. 3 näher beschrieben. Der Eingangs-Multiplexer E-MUX ist durch die
drei logischen Gatter 10, 11 und 12 gegeben. Der Dateneingang E liegt am einen logischen
Eingang des UND-Gatters 10, der Ausgang des Ergebnisspeichers AKKU II an dem einen
logischen Eingang des zweiten UND-Gatters 11. Der zweite logische Eingang jedes
der beiden UND-Gatter 10 und 11 wird durch die vom zentralen Steuerwerk ST gelieferten
Steuersignale F5 beaufschlagt, wobei im Falle des UND-Gatters 11 die Beaufschlagung
über einen Inverter, im Falle des UND-Gatters 10 hingegen unmittelbar erfolgt. Die
Datenausgänge der beiden UND-Gatter 10 und 11 sind an die beiden Dateneingänge eines
ODER-Gatters 12 mit negiertem Ausgang, also eines NOR-Gatters, gelegt, dessen Datenausgang
auf den einen Eingang des Exklusiv-ODER-Gatters EXOR I geschaltet ist, wie dies
bereits auch aus Fig. 1 zu ersehen ist.
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Das Exklusiv-ODER-Gatter EXOR I ist mit seinem zweiten Eingang durch
die vom Steuerwerk ST gelieferten Steuerimpulse F4 beaufschlagt. Das zweite Exklusiv-ODER-Gatter
EXOR II wird am einen logischen Eingang durch die vom Steuerwerk ST gelieferten
Steuerimpulse F6 gesteuert, während sein zweiter Dateneingang an einem Datenausgang
des ersten Ergebnisspeichers AKKU I liegt. Die Ausgänge der beiden Exklusiv-ODER-Gatter
EXOR I und EXOR II bilden die Dateneingänge R und S des logischen Verknüpfungssystems
LV.
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Das logische Verknüpfungssystem LV ist durch die UND-Gatter 14, 15,
16 und 17, das Exklusiv-ODER-Gatter mit negiertem Ausgang 13 und das den Ausgang
von LV bildende ODER-Gatter 18 mit negiertem Ausgang gegeben, die in der aus Fig.
3 ersichtlichen Weise kombiniert, also wie folgt geschaltet sind.
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Das erste UND-Gatter 14 liegt mit seinem einen Eingang unmittelbar
am Datenausgang des ersten Exklusiv-ODER-Gatters EXOR I und ist mit dem anderen
Eingang vom zentralen Steuerwerk ST mit den Signalen F3/F7 beaufschlagt, während
sein Ausgang an dem ersten Dateneingang des NOR-Gatters 18 liegt.
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Das zweite UND-Gatter 15 liegt mit seinem einen Dateneingang am Datenausgang
des zweiten Exklusiv-0DER-Gatters EXOR II, sein zweiter Dateneingang wird vom zentralen
Steuerwerk ST durch das Signal F2 gesteuert, während sein Datenausgang am zweiten
Dateneingang des NOR-Gatters 18 liegt.
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Das dritte UND-Gatter 16 hat drei Dateneingänge. Davon wird der eine
vom Ausgang des ersten Exklusiv-ODER-Gatters EXOR I, der zweite vom Ausgang des
zweiten Exklusiv-ODER-Gatters EXOR II und der dritte vom zentralen Steuerwerk ST
mit dem Signal Fl beaufschlagt. Der logische Ausgang des dritten UND-Gatters 16
liegt am dritten Dateneingang des NOR-Gatters 18.
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Das-vierte UND-Gatter 17 ist am einen Eingang durch den Ausgang des
EX-NOR-Gatters 13 und am anderen Eingang durch das zentrale Steuerwerk ST mittels
der Signale Fo gesteuert. Sein Ausgang liegt unmittelbar am vierten und letzten
Dateneingang des NOR-Gatters 18.
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Die beiden Eingänge des EX-WOR-Gatters 13 sind, wie Fig.
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3 zeigt, mit dem Ausgang je eines der beiden Exklusiv-ODER-Gatter
EXOR I und EXOR II verbunden. Der Ausgang des NOR-Gatters 18 liegt am Eingang des
ersten Ergebnisspeichers AKKU I. Dieser Ergebnisspeicher hat neben dem vom NOR-Gatter
18 versorgten Eingang einen Steuereingang für die vom zentralen Steuerwerk ST gelieferten
Signale
CP1, einen Datenausgang für das in ihm gespeicherte Ergebnis, das sowohl an den
Dateneingang des zweiten Akkumulators AKKU II als auch an den einen Eingang des
als NAND-Gatter ausgebildeten Ausgangs-Multiplexers A-MUX geführt ist. Schließlich
hat der erste Akkumulator AKKU I einen invertierten Ausgang, über welchen das in
ihm gespeicherte Ergebnis in negierter Form an das zweite Exklusiv-ODER-Gatter EXOR
II geliefert wird. Der zweite Ergebnisspeicher AKKU II hat neben dem Dateneingang
noch einen Steuereingang für das vom Steuerwerk ST bzw. 2 gelieferte Steuersignal
CP2. Der Datenausgang von AKKU II liefert das unmittelbare (also nicht das negierte)
Ergebnis an das UND-Gatter 11.in dem Eingangs-Multiplexer E-MUX.
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Der Ausgang des Ausgangs-Multiplexers A-MUX liegt am einen logischen
Eingang des im Ausgang des Rechenwerks 1 vorgesehenen Exklusiv-ODER-Gatters EXOR
III, während sein zweiter logischer Eingang vom zentralen Steuerwerk ST bzw. 2 -
ebenso wie das UND-Gatter 14 im logischen Verknüpfungssystem LV- durch die Signale
F3/F7 gesteuert ist. Der zweite Eingang des Exklusiv-ODER-Gatters EXOR III ist durch
das - auch das Exklusiv-ODER-Gatter I steuernde-Signal F4 vom zentralen Steuerwerk
ST beaufschlagt.
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Der negierte Ausgang des ersten Ergebnisspeichers AKKU I berücksichtigt
die Tatsache, daß der Ausgang des Eingangsmultiplexers E-MUX durch das NOR-Gatter
12 in negierter Form an das Exklusiv-ODER-Gatter EXOR I weitergegeben wird. Folglich
muß das in das Exklusiv-ODER-Gatter EXOR II einzugebende Zwischenergebnis ebenfalls
in negierter Form vorliegen. Die Negation durch den Ausgangs-Multiplexer A-MUX,
der im Beispielsfall als NAND-Gatter gegeben ist, wird durch den Ausgangsinverter
im Tristate-Ausgangsverstärker TrV bzw. 3 wieder kompensiert. Schließlich wird die
Negierung durch das NOR-Gatter 12 durch die Legierung des NOR-Gatters 18 wieder
aufgehoben. Die mit WB und AC bezeichneten Ausgänge werden später erörtert.
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Die in dem vorstehenden Ausführungsbeispiel gegebene Auswahl und Kombination
der logischen Gatter dient unter anderem auch dazu, daß man die gesamte in Fig.
3 dargestellte Anordnung in einem einzigen Siliciumchip in besonders einfacher Weise
monolithisch integrieren kann.
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Die beiden Ergebnisspeicher AKKU I und AKKU II sind D-Flip-Flopzellen
und können ohne Schwierigkeiten mit dem logischen Verknüpfungssystem im gleichen
Halbleiterplättchen zusammengefaßt werden. Der Tristate-Verstärker TrV oder 3 ist
ein Verstärker, an dessem Ausgang ein sogenanntes Tristate-Gatter vorgesehen ist,
dessen Ausgang neben der logischen NULL und der logischen EINS einen nicht definierten
dritten Zustand, z.B. den Zustand MINUS EINS oder den Zustand "1/2" annehmen kann,
was mitunter im Interesse der Sicherheit der Schaltung bzw. der ihr angeschlossenen
peripheren Geräte wichtig sein kann.
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Der Programmspeicher 9 in dem Blockschaltbild gemäß Fig. 2 des Bitprozessors
ist als Wortspeicher mit entsprechendem Dekoder ausgebildet und wird durch das Adressenwerk
zur Ausgabe der einzelnen das Programm bildenden Befehle veranlaßt. Hierzu ist im
Adressenwerk ein Adressenregister 6 vorgesehen, in dem die Speicheradresse für den
nächsten zu bearbeitenden Befehl steht. Diese ist in Form einer Digitalzahl gegeben,
die mit dem Ablauf des Befehls um Eins erhöht wird. Diese Adresse wird mit durch
die Erledigung des vorherigen Befehls bedingter Freigabe des Programmspeichers 9
an diesen über den Verstärker 8 weitergeleitet und im Adressenwerk die nächste Adresse
erzeugt.
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Neben dem Adressenregister 6 ist im Adressenwerk der Incrementer 7
vorgesehen, der durch Addition einer Eins zur alten Adresse die nächstfolgende Adresse
generiert. Dies geschieht automatisch nach jedem Befehl an das Rechenwerk 1. Eine
Sprungadresse, gleichgültig ob bedingt oder unbedingt, wird über den Adresseneingang
B aus dem Programm-
speicher 9 eingebracht. Bei Sprung in ein Unterprogramm
wird die Rücksprungadresse automatisch in den STAK 4, also einen Stapelspeicher
für z.B. vier Rücksprungadressen, gerettet. Bei bedingten Sprüngen ist die Sprungbedingung
immer im Akkumulator AKKU I des Rechenwerks 1 enthalten.
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Der Stapelspeicher 4 wird vom Incrementer 7 mit der Rücksprungadresse
geladen. Ein Multiplexer 5 vervollständigt das Adressenwerk. Er legt die Ausgänge
des Incrementers 7, des Stapelspeichers 4 und den Adresseneingang B alternativ an
den Eingang des Adressenregisters 6, das im übrigen in der aus Fig. 2 ersichtlichen
Weise - ebenso wie der Stapelspeicher 4 und der Multiplexer 5- über das zentrale
Steuerwerk 2 gesteuert wird.
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Das logische Verknüpfungssystem LV kann, wie bereits festgestellt
und anhand der in Fig. 3 dargestellten Struktur leicht überprüfbar ist, nicht nur
die Verknüpfungen UND, ODER und ENTWEDER ODER sondern auch alle übrigen logischen
Verknüpfungen aufgrund der jeweils vom Steuerwerk ST gegebenen Befehle der am Eingang
E anhängigen Digitalinformation mit dem Inhalt des ersten Ergebnisspeichers AKKU
I durchführen. Daneben ist der bereits erwähnte PASS-Befehl möglich, aufgrund dessen
die am Eingang E vorliegende Information über die Gatter 10, 12, EXOR I, 14 und
18 in den AKKU I gegeben wird. Der Tristateausgang 3 wird nur bei Ausgabebefehlen
freigegeben, so daß er mit dem Dateneingang E zu einem kombinierten Ein-/Ausgangs-Kanal
zusammengeschaltet werden kann. In der vorliegenden Struktur mit 16 Bit langen Befehlsworten
ist ein über zwei Bit breiter Datenbus (Ein- und Ausgang), ein zwei Bit breiter
Steuerbus (Peripherie Enable, Abfrage/Ausgabe-Steuerung) und ein 11 Bit breiter
Adressenbus zur direkten Adressierung von bis 2048 unterschiedlichen Geräten ohne
weiteres möglich. Falls eine eigene Taktversorgung vorgesehen werden soll, so genügt
es, an den mit Qo und Q1 bezeichneten Anschlossen einen Kondensator 10 oder einen
Quarz anzu-
Ofen. Uber den CL-Ausgang kann auch die Peripherie
mit dem Takt versorgt werden. Über die Eingänge Mo-M1 ist die Betriebsart vorgebbar.
Bei STOP wird der Bitprozessor angehalten, bei CLEAR erfolgt ein Rücksetzen des
Adressenregisters 6, RUN gestattet den Betrieb mit dem internen Taktgenerator, während
in der Betriebsart STEP beim L->H-Übergang von M1 die nächste Adresse angewählt
wird, was für den Testbetrieb bzw. für die Synchronisation mit einem externen Taktgenerator
der Fall ist.
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Da sich jeder Befehl aus einer Anzahl voneinander unabhängiger Einzelbefehle
zusammensetzt, läßt sich die Anordnung für viele Aufgaben einsetzen. Nicht benötigte
Eingänge können auf L bzw. H gelegt werden, so daß einfache Anwendungen mit kurzem
Befehlswort und damit einem entsprechend kleinen Programmspeicher 9 auskommen. Für
eine einfache Ablaufsteuerung mit einem Adressiervolumen von je 16 peripheren Ein-
und Ausgängen benötigt man vier Bit für die Steuerung der Verknüpfungslogik LV (Bit
1 - 4), vier Bit für die Adressierung (Bit 5 - 8), also ein 8 Bit breites Befehlswort,
Allerdings kann man auch die Anlage für entsprechend komplexere Fälle einsetzen.
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Das Befehlswort teilt sich, wie bereits angedeutet, in den eigentlichen
Befehl und in die Adresse auf. Die Befehle können an das zentrale Steuerwerk ST
oder an das Rechenwerk LV gehen und werden kraft eines entsprechenden Kennzeichnungs-Bit
in der Anlage unterschieden. Bei der Datenausgabe (aus den Ergebnisspeichern bzw.
bei inbedingtem Setzen/Rücksetzen) werden alle Funktionen von LV unterdrückt. Alle
Ein- bzw. Ausgabedaten können negiert werden, was z.B durch das Bit 4 der einzelnen
Befehle gesteuert wird. Die Adresse des angesprochenen peripheren Gerätes ist in
Bit 5 - 15 des Befehlsworts enthalten.
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Die Adressenwerksbefehle werden bei bedingten und bei unbedingten
Programmsprüngen eingesetzt, wobei der indivi-
duelle Befehl z.B.
durch Bit 1 - 3 charakterisiert werden kann. Ein durch den Ausgang von Exklusiv-ODER-Gatter
EXOR I gesteuerter Wartebefehl erscheint am Ausgang WB (Fig. 1 und 3). Der Wartebefehl
verhindert das Weiterschalten des Steuerwerks ST solange, bis sich an einem frei
wählbaren bestimmten Eingang ein bestimmter logischer Zustand eingestellt hat. Auf
diese Weise können prozeßabhängige Ablaufsteuerungen mit Hilfe des beschriebenen
Digitalgerätes leicht realisiert werden.
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Das Digitalgerät enthält neben dem Wartebefehl noch einen Ladebefehl.
Mit Hilfe dieses Ladebefehls können periphere Geräte (z.B. Zähler und Zeitgeber)
mit einer numerischen Information aus dem Programmspeicher geladen werden.
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Wird vom Steuerwerk ST ein Befehl als Ladebefehl erkannt, dann wird
der Datenausgang A gesperrt, der Abfrage-/Ausgabeausgang geht in die Stellung Abfrage"
und am Peripherie-Enable-Ausgang PE erscheint für die zweite Hälfte des Taktzyklus
ein LOW-Signal, mit dem das Peripheriegerät zur bernahme der auf dem Adressenbus
anstehenden Daten veranlaßt wird.
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Der Interrupt-Eingang IF kann durch einen Interrupt-Enable- bzw. Interrupt-Disable-Befehl
freigegeben bzw. gesperrt werden. Das bringt Vorteile, wenn ein übergeordneter Leitrechner
vorgesehen ist. Wird ein Interruptbefehl akzeptiert, dann wird das Adressenregister
6 automatisch auf die Adresse "NULL" zurückgesetzt, von wo die Interruptroutine
mittels eines unbedingten Sprungbefehls erreicht werden kann. Dabei wird der Eingang
IF gesperrt.
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Ein nachfolgender Unterbrechungsbefehl (Interrupt) wird erst dann
berücksichtigt, nachdem erneut der Befehl "Interrupt-Enable" gegeben worden ist.
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Ein Befehlswort, das nur aus Nullen bzw. nur aus Einsen besteht, wird
als Nulloperation gewertet. In beiden Fällen wird keine Operation ausgeführt, sondern
das Steuer-
werk 2 schaltet automatisch zur nächsten Adresse. Auf
diese Weise können Bereiche des Speichers 9 für spätere Programmerweiterungen reserviert
bzw. fehlerhafte Programmteile gestrichen und in korrigierter Form am Ende des Programms
angefügt werden.
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Wie aus Fig. 1 und 3 ersichtlich, wird der Wartebefehl über das Exklusiv-ODER-Gatter
EXOR I im Eingang des Rechenwerks 1 über den Ausgang WB gegeben, während über den
Ausgang AC durch den Inhalt des ersten Ergebnisspeichers AKKU I bedingte Sprünge
ausgelöst werden.
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Fig. 4 zeigt den Einsatz des Bitprozessors für eine einfache mikroprogrammierbare
Steuerung. Der Programmspeicher 9 enthält 2 x 4096 Befehle zu je 12 Bit. Jeder Befehl
besteht aus zwei Teilen, dem Befehlsteil und dem Adressenteil. Der Befehlsteil sagt
dem Bitprozessor, welche Operation er jeweils durchzuführen hat. Der Adressenteil,
der am Bitprozessor vorbeigeführt wird, steuert die Multiplexer A-Muxer und E-Muxer
an den Dateneingang und an den Datenausgang und gibt damit an, mit welchen Eingangsvariablen
die jeweiligen Verknüpfungen durchzuführen sind, bzw. an welche Ausgänge die jeweilige
Steuerinformation zu geben ist. Im vorliegenden Fall werden pro Befehl 4 Bit zur
Steuerung des Bitprozessors verwendet, so daß 8 Bit zur Adressierung zur Verfügung
stehen. Damit können 128 Speicherbit und je 128 Ein-und Ausgänge adressiert werden.
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Bei Einschaltung der Betriebsspannung wird das Adressenregister 6
im Adressenwerk des Bitprozessors automatisch rückgesetzt, so daß nach Einsetzen
des Taktsignals das Programm Wort für Wort abgearbeitet wird. Programmsprünge sind
nicht möglich. Ist die Adresse des letzten gültigen Befehlswortes erreicht, so läuft
das Adressenregister 6 bis zur letzten PROM-Adresse weiter und kehrt dann auto-
matisch
zum Programmanfang zurück. Ist jedoch im Interesse eines schnelleren Programmdurchlaufs
bei nicht voll ausgenutztem Programmspeicher eine vorzeitige Rückkehr zum Programmanfang
erwünscht, so erhält das letzte Programmwort einen Ausgabebefehl, der über ein zusätzliches
Monoflop MF kurzzeitig den M1-Steuereingang in den H-Zustand bringt und damit das
Rücksetzen des Adressenregisters 6 veranlaßt.
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Ist zusätzlicher Speicherplatz erforderlich, so können weitere Programmspeicher
neben dem PROM-Speicher 9 (der in Fig. 4 mit PROM I bezeichnet ist), nämlich der
PROM II und außerdem ein externer Zwischenergebnisspeicher RAM vorgesehen sein.
Die Auswahl des anzusteuernden Programmspeichers geschieht dann über ein RS-Flip-Flop
FF."Adressable-Latchtam Ausgang ist ein Multiplexer mit Speichereigenschaften.
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Aufgabe des zentralen Steuerwerks ST ist es, die vom Programmspeicher
gelieferten Befehle entsprechend ihrer Kennzeichnung (z.B. durch das Anfangs-Bit
L oder H) als Adressenwerksbefehle bzw. als Rechenwerksbefehle zu klassifizieren
und nach Decodierung die entsprechenden Steuersignale an das Rechenwerk bzw. an
das Adressenwerk weiterzuleiten.
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Das Steuerwerk ST besteht somit aus einem System logischer Gatter,
die insgesamt eine dekodierende Wirkung ergeben.
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Der mit dem Steuerwerk ST zu einem Bauteil 2 integrierte Taktgeber
wird durch einen Oszillator für Rechteckimpulse mit einem Tastverhältnis 1:1 gebildet.
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4 Figuren 12 Patentansprüche