DE2803639C3

DE2803639C3 - Analog-digital lock for passive transducers with direct current supply

Info

Publication number: DE2803639C3
Application number: DE2803639A
Authority: DE
Inventors: Klaus Prof. Dr.-Ing. 3300 Braunschweig Horn
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1978-01-27
Filing date: 1978-01-27
Publication date: 1980-09-18
Also published as: DE2803639B2; DE2803639A1

Description

Die Erfindung bezieht sich auf einen Analog-Digital-Verschlüssler für passive Meßwertgeber mit einer für Meßwertgeber und eine Referenzspannungsquelle gemeinsamen Speisegleichspannungsversorgung sowie mit einer von dem Ausgangssignal des Meßwertgebers bzw. der Referenzspannungsquelle mit Hilfe eines integrationszeit- bzw. -spannungsgesteuerten Umschalters abwechselnd beaufschlagten Integrationseinrichtung und einem Umpolschalter für die Speisespannung des Meßwertgebers sowie einem Vorverstärker für das Ausgangssignal des Meßwertgebers.The invention relates to an analog-digital encryptor for passive transducers with a common DC feed voltage supply for the transducer and a reference voltage source and with an integration device alternately applied by the output signal of the transducer or the reference voltage source with the aid of an integration time or voltage controlled changeover switch Polarity reversal switch for the supply voltage of the transducer and a preamplifier for the output signal of the transducer.

Ein derartiger Analog-Digital-Verschlüssler ist in der DE-OS 24 50 111 beschrieben. Dieser bekannte Analog-Digital-Verschlüssler soll sowohl thermoelektrische Spannungen im Meßkreis als auch den Einfluß von Nullpunktschwankungen des Vorverstärkers ausgleichen. Thermoelektrische und Kontaktspannungen treten jedoch auch im Referenzspannungskreis auf. Der bekannte Analog-Digital-Verschlüssler enthält keine Maßnahmen, um diese Fehlerspannungen zu eliminieren bzw. ihre Wirkung zu kompensieren.Such an analog-digital encryptor is described in DE-OS 24 50 111. This known analog-digital encoder is intended to compensate for both thermoelectric voltages in the measuring circuit and the influence of zero point fluctuations in the preamplifier. However, thermoelectric and contact voltages also occur in the reference voltage circuit. The known analog-digital encryptor does not contain any measures to eliminate these error voltages or to compensate for their effect.

Der Erfindung lag die Aufgabe zugrunde, einen Analog-Digital-Verschlüssler anzugeben, bei dem auch Maßnahmen getroffen sind, um die im Referenzspannungskreis entstehenden Kontakt- oder Thermospannungen unwirksam zu machen.The invention was based on the object of specifying an analog-digital encryptor in which measures are also taken to render the contact or thermal voltages in the reference voltage circuit ineffective.

Bei einem Analog-Digital-Verschlüssler, wie er eingangs beschrieben ist, wird diese Aufgabe durch die Kombination der im Anspruch 1 angeführten kennzeichnenden Merkmale gelöst.In the case of an analog-digital encryptor, as described at the beginning, this object is achieved by the combination of the characterizing features listed in claim 1.

Bei der Betrachtung der Wirkungsweise der Erfindung wird später nachgewiesen, daß die eingangs gesetzten Ziele erreicht werden. Daneben bleiben bei dem vorliegenden Verschlüssler auch die Vorteile der bekannten Doppel-Integrationsverschlüssler, nämlich die Unabhängigkeit von Langzeitschwankungen der Taktimpulsfrequenz, die Unabhängigkeit von Langzeitschwankungen der bestimmenden Elemente der Integrationseinrichtung und die Unabhängigkeit von Langzeitdriften des Umschaltniveaus eines Schwellwertschalters erhalten.When considering the mode of operation of the invention, it will be demonstrated later that the objectives set at the beginning are achieved. In addition, the present encryptor retains the advantages of the known double integration encryptors, namely independence from long-term fluctuations in the clock pulse frequency, independence from long-term fluctuations in the determining elements of the integration device and independence from long-term drifts in the switching level of a threshold switch.

Zweckmäßig ist im vorliegenden Analog-Digital-Verschlüssler der Integrationseinrichtung ein Schmitt-Trigger nachgeschaltet, dessen beide gegenseitig inversen Ausgänge über Verzögerungsglieder mit zwei Eingängen eines ODER-Gatters verbunden sind. Der Ausgang des ODER-Gatters liegt dabei an einem Eingang eines UND-Gatters, dessen anderer Eingang an den Ausgang eines Taktimpulsgenerators angeschlossen und dessen Ausgang mit dem Zähleingang eines ersten Zählers, sowie über ein zweites UND-Gatter mit dem Zähleingang eines zweiten Zählers verbunden ist. Ein Übertragungsausgang des ersten Zählers liegt dabei an einem Eingang eines Flip-Flops, dessen anderer Eingang wie auch ein Rückstelleingang des ersten Zählers über ein Inversionsglied an den Ausgang des ODER-Gatters angeschlossen ist. Der Ausgang des Flip-Flops ist mit dem zweiten Eingang des zweiten UND-Gatters und einem Steuereingang des Umschalters verbunden. Der invertierende Ausgang des Schmitt-Triggers liegt an einem Steuereingang des Umpolschalters und an einem Übernahmeeingang eines Zwischenspeichers für den Inhalt des zweiten Zählers, sowie an einem Rückstelleingang des zweiten Zählers.In the present analog-digital encryptor, a Schmitt trigger is expediently connected downstream of the integration device, the two mutually inverse outputs of which are connected to two inputs of an OR gate via delay elements. The exit of the OR gate is connected to an input of an AND gate, the other input of which is connected to the output of a clock pulse generator and the output of which is connected to the counting input of a first counter and a second AND gate to the counting input of a second counter. A transmission output of the first counter is connected to an input of a flip-flop, the other input of which, as well as a reset input of the first counter, is connected to the output of the OR gate via an inversion element. The output of the flip-flop is connected to the second input of the second AND gate and a control input of the switch. The inverting output of the Schmitt trigger is connected to a control input of the polarity reversal switch and an acceptance input of a buffer for the content of the second counter, as well as a reset input of the second counter.

Mit Vorteil wird als Integrationseinrichtung ein Miller-Integrator verwendet.A Miller integrator is advantageously used as the integration device.

An den Ausgang des Zwischenspeichers wird zweckmäßig eine Ziffernanzeige angeschlossen.A digital display is expediently connected to the output of the buffer.

Der Umpolschalter besteht aus vier Feldeffekttransistoren, die paarweise von gegenseitig inversen Ausgängen des Schmitt-Triggers gesteuert sind.The polarity reversal switch consists of four field effect transistors, which are controlled in pairs by mutually inverse outputs of the Schmitt trigger.

Der Umschalter besteht aus vier Feldeffekttransistoren, die paarweise von gegenseitig inversen Ausgängen des Flip-Flops gesteuert sind.The switch consists of four field effect transistors, which are controlled in pairs by mutually inverse outputs of the flip-flop.

Zwei Verzögerungsglieder vor den beiden Eingängen des ODER-Gliedes verzögern Signale, die von "0" auf "L" umspringen. Signale, die von "L" auf "0" springen, werden dagegen nicht verzögert.Two delay elements in front of the two inputs of the OR element delay signals that jump from "0" to "L". Signals that jump from "L" to "0", on the other hand, are not delayed.

Die Erfindung wird anhand von vier Figuren erläutert.The invention is explained with the aid of four figures.

Fig. 1 stellt ein Ausführungsbeispiel der Erfindung als Prinzipschaltbild dar;Fig. 1 shows an embodiment of the invention as a basic circuit diagram;

in Fig. 2 ist das gleiche Ausführungsbeispiel mit mehr Einzelheiten dargestellt;in Fig. 2 the same embodiment is shown in more detail;

in Fig. 3 ist ein Spannungszeitdiagramm zusammen mit Signaldiagrammen von an verschiedenen Punkten der Schaltung vorliegenden Signalen dargestellt;FIG. 3 shows a voltage timing diagram together with signal diagrams of signals present at various points in the circuit;

Fig. 4 zeigt als Prinzipschaltbild die Zusammenschaltung eines passiven Meßwertgebers mit den Hauptteilen eines bekannten Doppel-Integrationsverschlüsslers.4 shows, as a basic circuit diagram, the interconnection of a passive transducer with the main parts of a known double integration cipher.

In Fig. 1 ist eine Brückenschaltung DMS aus Dehnungsmeßstreifen über Leitungen L[tief]1 und L[tief]2 an einen Umpolschalter S[tief]1 angeschlossen. Die beweglichen Kontakte des Umpolschalters sind mit einer Spannungsversorgung verbunden, die eine Gleichspannung u'[tief]s abgibt. Parallel zur Speisediagonalen der Brückenschaltung DMS liegt eine Spannungsteilerschaltung aus einem Widerstand R[tief]N und zwei Widerständen 1/2 R[tief]V. An der Speisediagonalen der Brückenschaltung DMS fällt die Spannung +/- u[tief]s ab. Die beiden Anschlußpunkte der Meßdiagonalen der Brückenschaltung DMS sind über Leitungen L[tief]3 und L[tief]4 an feste Kontakte eines Umschalters S[tief]2 gelegt. In den Zug der Leitung L[tief]3 ist ein Generator eingefügt, der als Ersatzquelle der im Meßkreis störbedingt auftretenden, resultierenden Thermospannung u[tief]t gedacht ist. Die Spannung an der Meßdiagonalen ist mit +/- u[tief]m bezeichnet, die Spannung zwischen den Leitern L[tief]3 und L[tief]4 nach dem Thermospannungsgenerator beträgt +/- u[tief]m + u[tief]t. Zwei andere feste Kontakte des Umschalters S[tief]2 stehen über Leitungen L[tief]5 und L[tief]6 mit dem Widerstand R[tief]N in Verbindung, an dem eine Referenzspannung +/- u[tief]N abfällt. In den Zug der Leitung L[tief]5 ist ein weiterer Generator eingefügt, in dem eine andere störbedingte Thermospannung u[tief]kleines Theta erzeugt wird. An den beiden von den Leitungen L[tief]5 und L[tief]6 belegten Kontakten des Umschalters S[tief]2 liegt dann eine Spannung +/- u[tief]N + u[tief]kleines Theta. Die beweglichen Kontakte des Umschalters S[tief]2 sind mit den beiden Eingängen eines Vorverstärkers V[tief]1 verbunden, dessen Verstärkungsfaktor v beträgt. In der nicht geerdeten Zuleitung vom Umschalter S[tief]2 zum Verstärker V[tief]1 ist ein weiterer Generator liegend gedacht, der eine störbedingte Nullpunktsdriftspannung u[tief]0 des Verstärkers V[tief]1 erzeugt. Am Ausgang des Verstärkers V[tief]1 kann die Spannung u[tief]A entnommen werden. Dieser Ausgang ist über einen Schalter S[tief]3 und einen Widerstand R mit dem einen Eingang eines als Miller-Integrator ausgelegten Verstärkers V[tief]2 verbunden. Der zweite Eingang des Verstärkers V[tief]2 liegt zweckmäßig an Masse. Die Ausgangsklemme des Verstärkers V[tief]2 ist mit dem ersterwähnten Eingang über einen Integrationskondensator C[tief]1 verbunden. An der Ausgangsklemme des Verstärkers V[tief]2 liegt dann eine Integrationsspannung u[tief]i. Die gleiche Ausgangsklemme ist weiterhin mit einem Eingang eines Schmitt-Triggers ST verbunden, der zwei Ausgänge aufweist. Ein dem einen Ausgang entnehmbares Signal A liegt über ein Verzögerungsglied V[tief]z1 mit der Verzögerungszeit kleines Tau[tief]1 an einem Eingang eines ODER-Gatters OR. Ein dem anderen Ausgang des Schmitt-Triggers ST entnehmbares Signal B liegt über ein Verzögerungsglied V[tief]z2 mit der Verzögerungszeit kleines Tau[tief]2 am anderen Eingang des ODER-Gatters OR. Das gleiche Ausgangssignal steuert den Umpolschalter S[tief]1. Der Ausgang des ODER-Gatters OR liegt an einem Eingang eines UND-Gatters U[tief]1, dessen anderer Eingang mit dem Ausgang eines Taktgenerators TG, der eine Impulsspannung u[tief]z von der Frequenz f[tief]0 abgibt, verbunden ist. Der Ausgang des UND-Gatters liegt am Zähleingang eines ersten Zählers Z[tief]1, dessen höchstmöglicher Zählerinhalt N beträgt. Ein Übertragsausgang des Zählers Z[tief]1, der das Signal Ü führt, ist mit einem Eingang eines Flip-Flops FF verbunden, dessen anderer Eingang an den Ausgang eines Inversionsgliedes NOR angeschlossen ist. Der Eingang dieses Gatters liegt am Ausgang des ODER-Gatters OR. Ein diesem Ausgang entnehmbares Signal C steuert den Schalter S[tief]3. Dem Ausgang des Inversionsgliedes NOR ist ein Signal C[mit Überstrich] zu entnehmen, das auch einen Rückstelleingang des Zählers Z[tief]1 beaufschlagt. Ein Ausgang des Flip-Flops FF, dem ein Signal D entspringt, das zur Steuerung des Umschalters S[tief]2 dient, ist mit einem Eingang eines zweiten UND-Gatters U[tief]2 verbunden. Der zweite Eingang dieses UND-Gatters ist an den Ausgang des ersten UND-Gatters U[tief]1 angeschlossen. Der Ausgang des UND-Gatters U[tief]2 liegt am Zähleingang eines zweiten Zählers Z[tief]2, der zur Aufnahme einer Impulszahl n ausgelegt ist. Bitausgänge des Zählers Z[tief]2 sind über einen Zwischenspeicher S mit einer Ziffernanzeige ZA verbunden. Ein Übernahmeeingang des Zwischenspeichers S und ein Rückstelleingang des Zählers Z[tief]2 werden von dem einen Ausgangssignal B des Schmitt-Triggers ST beaufschlagt.In FIG. 1, a DMS bridge circuit made up of strain gauges is connected to a polarity reversal switch S [deep] 1 via lines L [deep] 1 and L [deep] 2. The moving contacts of the pole reversal switch are connected to a voltage supply that emits a direct voltage u '[low] s. A voltage divider circuit consisting of a resistor R [low] N and two resistors 1/2 R [low] V is located parallel to the supply diagonal of the DMS bridge circuit. The voltage drops +/- u [low] s on the feed diagonal of the DMS bridge circuit. The two connection points of the measuring diagonals of the DMS bridge circuit are connected to fixed contacts of a switch S [deep] 2 via lines L [deep] 3 and L [deep] 4. A generator is inserted into the train of the line L [deep] 3, which is intended as a substitute source for the resulting thermal voltage u [deep] t that occurs in the measuring circuit due to interference. The voltage on the measuring diagonal is marked with +/- u [deep] m, the voltage between the conductors L [deep] 3 and L [deep] 4 after the thermal voltage generator is +/- u [deep] m + u [deep] t. Two other fixed contacts of the changeover switch S [deep] 2 are connected via lines L [deep] 5 and L [deep] 6 to the resistor R [deep] N, at which a reference voltage +/- u [deep] N drops. In the train of the line L [deep] 5 another generator is inserted, in which another disturbance-related thermal voltage u [deep] small theta is generated. A voltage of +/- u [low] N + u [low] small theta is then applied to the two contacts of the changeover switch S [low] 2 occupied by the lines L [low] 5 and L [low] 6. The moving contacts of the switch S [low] 2 are connected to the two inputs of a preamplifier V [low] 1, the gain factor of which is v. In the non-earthed supply line from the changeover switch S [low] 2 to the amplifier V [low] 1, another generator is thought to be located, which generates a zero point drift voltage u [low] 0 of the amplifier V [low] 1 caused by interference. The voltage u [low] A can be taken from the output of the amplifier V [low] 1. This output is connected via a switch S [low] 3 and a resistor R to one input of an amplifier V [low] 2 designed as a Miller integrator. The second input of the amplifier V [low] 2 is expediently connected to ground. The output terminal of the amplifier V [low] 2 is connected to the first-mentioned input via an integration capacitor C [low] 1. An integration voltage u [low] i is then applied to the output terminal of the amplifier V [low] 2. The same output terminal is also connected to an input of a Schmitt trigger ST, which has two outputs. A signal A, which can be taken from one output, is applied via a delay element V [low] z1 with the delay time small Tau [low] 1 to an input of an OR gate OR. A signal B, which can be taken from the other output of the Schmitt trigger ST, is present via a delay element V [low] z2 with the delay time small Tau [low] 2 at the other input of the OR gate OR. The same output signal controls the polarity reversal switch S [low] 1. The output of the OR gate OR is connected to an input of an AND gate U [low] 1, the other input of which is connected to the output of a clock generator TG, which emits a pulse voltage u [low] z at the frequency f [low] 0 is. The output of the AND gate is at the counting input of a first counter Z [low] 1, the highest possible counter content of which is N. A carry output of the counter Z [low] 1, which carries the signal U, is connected to an input of a flip-flop FF, the other input of which is connected to the output of an inversion element NOR. The input of this gate is at the output of the OR gate OR. A signal C that can be taken from this output controls the switch S [low] 3. A signal C [with overline] can be taken from the output of the inversion element NOR, which also applies to a reset input of the counter Z [low] 1. An output of the flip-flop FF, from which a signal D originates, which is used to control the switch S [low] 2, is connected to an input of a second AND gate U [low] 2. The second input of this AND gate is connected to the output of the first AND gate U [low] 1. The output of the AND gate U [low] 2 is at the counting input of a second counter Z [low] 2, which is designed to receive a number of pulses n. Bit outputs of the counter Z [low] 2 are connected to a numeric display ZA via a buffer memory S. A transfer input of the buffer S and a reset input of the counter Z [low] 2 are acted upon by one output signal B of the Schmitt trigger ST.

In der Fig. 2 ist das Ausführungsbeispiel der Erfindung nach Fig. 1 mit Einzelheiten dargestellt. Insbesondere sind die Schalter S[tief]1, S[tief]2 und S[tief]3 nicht mehr als mechanische Schalter gezeigt, sondern als elektronische Schalter ausgeführt. Die übrigen Einzelheiten, die der Fig. 1 entsprechen, sind mit den gleichen Bezugszeichen versehen. In den Leitungen L[tief]1 bis L[tief]6 der Fig. 1 sind in der Fig. 2 Leitungswiderstände R[tief]L1 bis R[tief]L6 eingezeichnet. Der Umpolschalter S[tief]1 besteht aus zwei Transistorpaaren T[tief]1, T[tief]2 bzw. T[tief]3 und T[tief]4. Das erste Paar wird vom Signal A gesteuert, das an einem Ausgang desIn FIG. 2, the embodiment of the invention according to FIG. 1 is shown in detail. In particular, the switches S [deep] 1, S [deep] 2 and S [deep] 3 are no longer shown as mechanical switches, but rather designed as electronic switches. The other details, which correspond to FIG. 1, are provided with the same reference numerals. In the lines L [deep] 1 to L [deep] 6 of FIG. 1, line resistances R [deep] L1 to R [deep] L6 are shown in FIG. The polarity switch S [low] 1 consists of two transistor pairs T [low] 1, T [low] 2 or T [low] 3 and T [low] 4. The first pair is controlled by signal A, which is present at an output of the

Schmitt-Triggers ST anfällt. Das zweite Schalttransistorpaar T[tief]3 und T[tief]4 wird vom Signal B gesteuert, das dem anderen Ausgang des Schmitt-Triggers entnommen wird. Das Signal B steuert ebenfalls die Übernahme des Zählerinhalts des Zählers Z[tief]2 in den Zwischenspeicher S und die Rückstellung des Zählers Z[tief]2. Der Umschalter S[tief]2 umfaßt nach der Fig. 2 zwei Transistorpaare T[tief]5, T[tief]6 bzw. T[tief]7 und T[tief]8. Das erstgenannte Paar wird von einem Signal D gesteuert, das an einem Ausgang des Flip-Flops FF anfällt. Das zweite Paar T[tief]7, T[tief]8 wird von einem dem anderen Ausgang des Flip-Flops FF entspringenden Signal D[mit Überstrich] gesteuert. Die Verzögerungsglieder V[tief]z1 und V[tief]z2 sind so ausgelegt, daß sie beim Übergang von log. "0" auf "L" verzögern, während der Übergang von "L" auf log. "0" unverzögert übertragen wird.Schmitt trigger ST occurs. The second pair of switching transistors T [low] 3 and T [low] 4 is controlled by signal B, which is taken from the other output of the Schmitt trigger. The signal B also controls the transfer of the counter contents of the counter Z [low] 2 to the buffer memory S and the resetting of the counter Z [low] 2. The changeover switch S [low] 2 comprises two transistor pairs T [low] 5, T [low] 6 or T [low] 7 and T [low] 8 according to FIG. The first-mentioned pair is controlled by a signal D which occurs at an output of the flip-flop FF. The second pair T [low] 7, T [low] 8 is controlled by a signal D [with overline] originating from the other output of the flip-flop FF. The delay elements V [deep] z1 and V [deep] z2 are designed so that they are at the transition from log. Delay "0" to "L" while the transition from "L" to log. "0" is transmitted without delay.

In Fig. 3 ist ein Spannungszeitdiagramm dargestellt, das den Verlauf der Integrationsspannung u[tief]i während eines vollständigen Meßzyklus zeigt. Die Bedeutung von Zeitpunkten t[tief]0 bis t[tief]6, die im Diagramm eingetragen sind, gehen aus der später folgenden Wirkungsbeschreibung hervor. Eine Parallele zur Abszisse stellt die Umschaltschwelle u[tief]ST des Schmitt-Triggers ST dar. Verzögerungszeiten kleines Tau[tief]1 und kleines Tau[tief]2 werden in den Verzögerungsgliedern V[tief]z1 und V[tief]z2 der Fig. 1 und 2 erzeugt. Zeitabschnitte N x T[tief]0 entsprechen dem höchstmöglichen Zählerinhalt des Zählers Z[tief]1, multipliziert mit der Periodendauer T[tief]0 der aus dem Generator G entspringenden Zählimpulsfrequenz. n[tief]1 und n[tief]2 ist die Anzahl der während entsprechender Integrationszeiten auflaufenden Impulszahlen. Die Höchstwerte der Integrationsspannung, jeweils von der Umschaltschwelle u[tief]ST des Schmitt-Triggers ST aus gemessen, sind mit großes Delta u[tief]i I und großes Delta u[tief]i II bezeichnet.In Fig. 3 a voltage time diagram is shown which shows the course of the integration voltage u [low] i during a complete measuring cycle. The meaning of times t [low] 0 to t [low] 6, which are entered in the diagram, emerge from the description of effects that follows later. The switching threshold u [low] ST of the Schmitt trigger ST is parallel to the abscissa 1 and 2 generated. Time segments N x T [low] 0 correspond to the highest possible counter content of the counter Z [low] 1, multiplied by the period T [low] 0 of the counting pulse frequency arising from the generator G. n [deep] 1 and n [deep] 2 is the number of pulse counts that accumulate during the corresponding integration times. The maximum values of the integration voltage, each measured from the switching threshold u [low] ST of the Schmitt trigger ST, are denoted by a large delta u [low] i I and a large delta u [low] i II.

Unter dem Spannungsdiagramm sind in fünf Zeilen die dem Diagramm entsprechenden Schaltzeiten der Schalttransistoren T[tief]1 bis T[tief]9 der Fig. 2 eingezeichnet. Sie entsprechen den Steuersignalen A bis E der Schalttransistoren.The switching times of the switching transistors T [low] 1 to T [low] 9 of FIG. 2 corresponding to the diagram are drawn in below the voltage diagram in five lines. They correspond to the control signals A to E of the switching transistors.

In den folgenden Abschnitten ist die Wirkungsweise der Schaltungen nach Fig. 1 und 2 im Zusammenhang mit dem Spannungszeitdiagramm der Fig. 3 erläutert.In the following sections, the mode of operation of the circuits according to FIGS. 1 and 2 is explained in connection with the voltage time diagram of FIG.

Die Brückenschaltung DMS wird über das Leiterpaar L[tief]1, L[tief]2 und den Umpolschalter S[tief]1 mit der Gleichspannung u'[tief]s gespeist. Die Polarität der an der Speisediagonalen der Brückenschaltung DMS anliegenden, um die Spannungsabfälle auf den Zuleitungen L[tief]1 und L[tief]2 und den Schalterstrecken des Umpolschalters S[tief]1 gegenüber der Spannung u'[tief]s verminderten Speisespannung +/- u[tief]s kann - durch den Umpolschalter S[tief]1 gesteuert - periodisch gewechselt werden. Hierdurch fällt auf der Ausgangsseite der Brückenschaltung DMS eine MeßspannungThe DMS bridge circuit is fed with the DC voltage u '[low] s via the conductor pair L [deep] 1, L [deep] 2 and the polarity reversal switch S [deep] 1. The polarity of the supply voltage applied to the diagonal of the DMS bridge circuit, reduced by the voltage drops on the supply lines L [deep] 1 and L [deep] 2 and the switch sections of the polarity switch S [deep] 1 compared to the voltage u '[deep] s / - u [low] s can be changed periodically - controlled by the polarity reversal switch S [low] 1. This causes a measurement voltage to drop on the output side of the DMS bridge circuit

+/- u[tief]m = V x (+/- u[tief]s)+/- u [deep] m = V x (+/- u [deep] s)

an, wobei V die meßgrößenproportionale Verstimmung der Brückenschaltung ist. An den Klemmen des Normalwiderstandes R[tief]N innerhalb des aus 1/2 R[tief]V - R[tief]N - 1/2 R[tief]V bestehenden Spannungsteilers fällt die Bezugsspannung an. Beide Spannungen ändern im gleichen Takt wie u[tief]s ihre Polarität und sind nach Abklingen einer Einschwingzeit kleines Tau[tief]µ beide streng der Amplitude von u[tief]s proportional. Diesen Ausgangsspannungen sind kurzzeitig vorzeichenkonstante, vom Polaritätswechsel von u[tief]s unbeeinflußte, langzeitig nach Vorzeichen und Größe aber regellos driftende Thermospannungen überlagert, die das Meßergebnis bei Anwendung von Gleichspannungsspeisung fehlerhaft beeinflussen würden. Diese Störspannungen sind im Meßkreis in der Störspannung u[tief]t und im Bezugsspannungskreis in der Störspannung u[tief]kleines Theta zusammengefaßt.where V is the detuning of the bridge circuit, which is proportional to the measured variable. The reference voltage drops at the terminals of the normal resistor R [low] N within the voltage divider consisting of 1/2 R [low] V - R [low] N - 1/2 R [low] V at. Both voltages change their polarity in the same cycle as u [low] s and after a settling time small Tau [low] µ both are strictly proportional to the amplitude of u [low] s. These output voltages are superimposed for a short time with constant sign, unaffected by the polarity change of u [deep] s, but long-term according to sign and magnitude but irregularly drifting thermal voltages, which would incorrectly influence the measurement result if a DC voltage supply were used. These interference voltages are summarized in the measuring circuit in the interference voltage u [low] t and in the reference voltage circuit in the interference voltage u [low] small theta.

Die störspannungsbehafteten Spannungen +/- u[tief]m + u[tief]t und +/- u[tief]N + u[tief]kleines Theta gelangen über den taktgesteuerten Umschalter S[tief]2 wechselweise als u[tief]E auf den Eingang des Gleichspannungsverstärkers V[tief]1 mit dem Verstärkungsfaktor v; u[tief]E wird von diesem auf die Ausgangsspannung u[tief]A verstärkt. Diese Ausgangsspannung ist in der Praxis leider auch nicht ein getreues Abbild von u[tief]E, sondern sie enthält einen aussteuerungsunabhängigen, kurzzeitig konstanten, langzeitig aber regellos in gewissen Grenzen driftenden Nullanteil, dessen Größe auf die Eingangsseite umgerechnet in einer Störspannungsgröße u[tief]0 dargestellt werden kann. Damit gilt fürThe voltages subject to interference voltages +/- u [deep] m + u [deep] t and +/- u [deep] N + u [deep] small theta reach the clock-controlled switch S [deep] 2 alternately as u [deep] E to the input of the DC voltage amplifier V [low] 1 with the gain factor v; u [low] E is amplified by this to the output voltage u [low] A. In practice, this output voltage is unfortunately not a true copy of u [low] E, but it contains a level-independent, short-term constant, long-term but irregularly drifting zero component, the size of which is converted to the input side as an interference voltage value u [low] 0 can be displayed. This applies to

u[tief]A = v (u[tief]E + u[tief]0) (1)u [deep] A = v (u [deep] E + u [deep] 0) (1)

u[tief]A gelangt über einen taktgesteuerten Schalter S[tief]3 auf den Eingang des Miller-Integrators und wird an dessen Speicherkondensator C[tief]1 über Integration zu einer Integralspannung (2)u [low] A reaches the input of the Miller integrator via a clock-controlled switch S [low] 3 and is integrated into an integral voltage at its storage capacitor C [low] 1 (2)

führen. Der nachfolgende Schmitt-Trigger ST mit seiner möglichst scharf festgelegten, kurzzeitig stabilen Schaltschwelle u[tief]ST entscheidet ständig, ob das Niveau von u[tief]i oberhalb oder unterhalb von u[tief]ST liegt und bildet dies in den konjugierten Schaltzuständen A und A[mit Überstrich] = B ab, deren Umschaltzeitpunkte von 0 auf L, durch die Verzögerungsglieder V[tief]1 bzw. V[tief]2 um kleines Tau[tief]1 bzw. kleines Tau[tief]2 verzögert, und deren Umschaltpunkte von L auf 0 unverzögert auf das ODER-Glied OR gelangen und dort das Signal C bilden.to lead. The following Schmitt trigger ST with its as sharply defined, briefly stable switching threshold u [low] ST constantly decides whether the level of u [low] i is above or below u [low] ST and forms this in the conjugate switching states A. and A [with overline] = B from, whose switching times from 0 to L are delayed by the delay elements V [deep] 1 and V [deep] 2 by small Tau [deep] 1 or small Tau [deep] 2, and whose switchover points from L to 0 reach the OR element OR without delay and form signal C there.

L-Signal auf C schließt den Schalter S[tief]3 und öffnet das Tor U[tief]1 zum Zeitpunkt t[tief]1 (Fig. 3), und die Zählimpulse aus dem Wechselspannungsgenerator G (freilaufender Oszillator) mit der kurzzeitig stabilen Frequenz f[tief]0 gelangen auf den zuvor (durch einen c[mit Überstrich]-Impuls) auf Null gestellten Zähler Z[tief]1 mit dem Zählerinhalt N.L signal on C closes switch S [low] 3 and opens gate U [low] 1 at time t [low] 1 (Fig. 3), and the counting pulses from alternating voltage generator G (free-running oscillator) with the briefly stable Frequency f [low] 0 reach the counter Z [low] 1 with the counter content N. previously set to zero (by a c [with overline] pulse).

Für die Zeit T = N x T[tief]0 = N/f[tief]0 folgt dann die erste Integrationsphase der VerstärkereingangsspannungThe first integration phase of the amplifier input voltage then follows for the time T = N x T [low] 0 = N / f [low] 0

u[tief]E1 = + u[tief]m + u[tief]t = V x u[tief]s + u[tief]t (3)u [deep] E1 = + u [deep] m + u [deep] t = V x u [deep] s + u [deep] t (3)

Hieraus wird nach Verstärkung durch Verstärker V[tief]1 die AusgangsspannungAfter amplification by amplifier V [low] 1, this becomes the output voltage

u[tief]A1 = (u[tief]E1 + u[tief]0) x v = (V x u[tief]sp + u[tief]t + u[tief]0) v (4)u [deep] A1 = (u [deep] E1 + u [deep] 0) x v = (V x u [deep] sp + u [deep] t + u [deep] 0) v (4)

Über die 1. Integrationszeit von t[tief]1 bis t[tief]2 = t[tief]1 + N x T[tief]0 ändert sich die am Ausgang des Miller-Integrators anstehende Spannung u[tief]i um den Betrag (5)Over the 1st integration time from t [low] 1 to t [low] 2 = t [low] 1 + N x T [low] 0, the voltage u [low] i at the output of the Miller integrator changes by the amount (5)

Beim Überschreiten des Zählerinhaltes N gibt Zähler Z[tief]1 einen Übertragungsimpuls ü, der FF in die entgegengesetzte Schaltstellung und zur Abgabe einesWhen the counter content N is exceeded, the counter Z [low] 1 emits a transmission pulse ü, the FF into the opposite switch position and outputting one

Signales D bringt, das Umschalter S[tief]2 umlegt und die SpannungSignal D brings, the switch S [low] 2 flips over and the voltage

u[tief]E2 = - u[tief]N - u[tief]kleines Theta = - (k x u[tief]s + u[tief]kleines Theta)u [deep] E2 = - u [deep] N - u [deep] small theta = - (k x u [deep] s + u [deep] small theta)

mit (6)with (6)

auf den Verstärkereingang bringt. Es folgt die zweite Integrationsphase über die Zeitbrings to the amplifier input. The second phase of integration follows over time

t[tief]3 - t[tief]2 = t[tief]3 - n[tief]1 x T[tief]0,t [deep] 3 - t [deep] 2 = t [deep] 3 - n [deep] 1 x T [deep] 0,

die der Miller-Integrator benötigt, um die von u[tief]E1 bewirkte Änderung großes Delta u[tief]i I von u[tief]i wieder rückgängig zu machen, d. h. u[tief]i wieder auf die Umschaltschwelle u[tief]ST des Schmitt-Triggers zurückzuführen. Hier gilt (7)which the Miller integrator needs to reverse the change caused by u [deep] E1, large delta u [deep] i I from u [deep] i, ie u [deep] i back to the switching threshold u [deep] ST of the Schmitt trigger. The following applies here (7)

mitwith

u[tief]A2 = (- k x u[tief]s - u[tief]kleines Theta + u[tief]0) x v (8)u [deep] A2 = (- k x u [deep] s - u [deep] small theta + u [deep] 0) x v (8)

Während der zweiten Integrationsphase von t[tief]2 bis t[tief]2 + n[tief]1 T[tief]0 wird durch D auch das UND-Gatter U[tief]2 geöffnet und in den Zähler Z[tief]2 die Anzahl der n[tief]1 während dieser Zeit anfallenden Zählimpulse aus G eingezählt. n[tief]1 errechnet sich aus der Gleichheit vonDuring the second integration phase from t [low] 2 to t [low] 2 + n [low] 1 T [low] 0, D also opens AND gate U [low] 2 and enters counter Z [low] 2 the number of n [low] 1 counting pulses from G occurring during this time. n [deep] 1 is calculated from the equality of

großes Delta u[tief]i I = großes Delta u[tief]i1 = - großes Delta u[tief]i2 (9)large delta u [deep] i I = large delta u [deep] i1 = - large delta u [deep] i2 (9)

aus (5) und (7) zu (10)from (5) and (7) to (10)

Im Zeitpunkt t[tief]3 wird durch Umschalten des Schmitt-Triggers ST das Signal B erzeugt, das den Umpolschalter S[tief]1 umschaltet und damit u[tief]s umpolt. Das Verschwinden von A = B[mit Überstrich] kommt unverzögert durch V[tief]2 an OR an und läßt C in den Schaltzustand 0 zurückkehren. C wird von NOR in C[mit Überstrich] invertiert, welches Signal den Zähler Z[tief]1 auf Null stellt und FF in seine Grundstellung zurückführt. Signal C sperrt das UND-Gatter U[tief]1 und verhindert, daß weitere Zählimpulse in Z[tief]1 und Z[tief]2 gelangen, bis nach Ablauf der Verzögerungszeit kleines Tau[tief]2 über OR zum Zeitpunkt t[tief]4 Signal C wieder logisch L beträgt und die dritte Integrationsphase von t[tief]4 bis t[tief]4 + N x T[tief]0 durchgeführt wird, in welcher der Schalter S[tief]3 wieder durch Signal C geschlossen und wegen der Umpolung von u[tief]s jetzt die SpannungAt time t [low] 3, switching over the Schmitt trigger ST generates signal B, which switches the polarity reversal switch S [low] 1 and thus reverses the polarity of u [low] s. The disappearance of A = B [with overline] arrives at OR without delay through V [low] 2 and lets C return to switching state 0. C is inverted from NOR to C [with overline], which signal sets the counter Z [low] 1 to zero and returns FF to its basic position. Signal C blocks AND gate U [low] 1 and prevents further counting pulses from reaching Z [low] 1 and Z [low] 2 until after the delay time has elapsed small Tau [low] 2 via OR at time t [low ] 4 signal C is again logically L and the third integration phase from t [low] 4 to t [low] 4 + N x T [low] 0 is carried out, in which the switch S [low] 3 is closed again by signal C and because of the polarity reversal of u [deep] s now the voltage

u[tief]E3 = - u[tief]m + u[tief]t = - V x u[tief]s + u[tief]t (11)u [deep] E3 = - u [deep] m + u [deep] t = - V x u [deep] s + u [deep] t (11)

an den Eingang des Vorverstärkers V[tief]1 legt. Sie wird verstärkt zuto the input of the preamplifier V [low] 1. She is amplifying too

u[tief]A3 = (u[tief]E3 + u) x v = v (- V x u[tief]s + u[tief]t + u[tief]0) (12)u [deep] A3 = (u [deep] E3 + u) x v = v (- V x u [deep] s + u [deep] t + u [deep] 0) (12)

und führt am Ende der dritten Integrationsphase zur Änderung großes Delta u[tief]i3 = großes Delta u[tief]i II (13)and at the end of the third integration phase leads to a change in large delta u [deep] i3 = large delta u [deep] i II (13)

Der Übertragungsimpuls ü des Zählers Z[tief]1 schaltet wieder das Flip-Flop FF um und bildet das Signal D, das den Schalter S[tief]2 umschaltet und weitere Zählimpulse über das Tor U[tief]2 in den Zähler Z[tief]2 gelangen läßt. Damit wird die vierte Integrationsphase von t[tief]5 bis t[tief]5 + n[tief]2 x T[tief]0 eingeleitet, während der die SpannungThe transmission pulse ü of the counter Z [low] 1 switches the flip-flop FF again and forms the signal D, which toggles the switch S [low] 2 and further counting pulses via the gate U [low] 2 into the counter Z [low ] 2 can get. This initiates the fourth integration phase from t [deep] 5 to t [deep] 5 + n [deep] 2 x T [deep] 0, during which the voltage

u[tief]E4 = + u[tief]N - u[tief]kleines Theta = k x u[tief]s - u[tief]kleines Theta (14)u [deep] E4 = + u [deep] N - u [deep] small theta = k x u [deep] s - u [deep] small theta (14)

am Eingang des Verstärkers V[tief]1 liegt und von diesem aufat the input of the amplifier V [low] 1 and from this on

u[tief]A4 = (k x u[tief]s - u[tief]kleines Theta + u[tief]0) x v (15)u [deep] A4 = (k x u [deep] s - u [deep] small theta + u [deep] 0) x v (15)

verstärkt wird.is reinforced.

u[tief]A4 führt durch die Integration im Schmitt-Trigger ST dessen Ausgangsspannung u[tief]i4 wieder auf die Umschaltschwelle u[tief]ST zurück und macht somit die Spannungsänderung großes Delta u[tief]i3 = + großes Delta u[tief]i II = - großes Delta u[tief]i4 rückgängig (16)u [low] A4, through the integration in the Schmitt trigger ST, leads its output voltage u [low] i4 back to the switching threshold u [low] ST and thus makes the voltage change large delta u [low] i3 = + large delta u [low ] i II = - large delta u [deep] i4 reversed (16)

Die sich aus der Gleichheit von großes Delta u[tief]i3 = - großes Delta u[tief]i4 ergebende Zählerimpulsanzahl n[tief]2 (aus (13) ! (16)) (17)The number of counter pulses n [deep] 2 resulting from the equality of large delta u [deep] i3 = - large delta u [deep] i4 (from (13)! (16)) (17)

wird während der vierten Integrationsphase zusätzlich in den Zähler Z[tief]2 eingezählt, der daher zum Zeitpunkt t[tief]6 = t[tief]5 + n[tief]2 T[tief]0 nach dem Umspringen des Schmitt-Triggers ST in seine angeregte Schaltstellung den Zählerinhalt (18)is also counted into the counter Z [low] 2 during the fourth integration phase, which is therefore at time t [low] 6 = t [low] 5 + n [low] 2 T [low] 0 after the Schmitt trigger ST the counter contents in its excited switch position (18)

aus (10) + (17) aufweist. (18) läßt sich umformen: from (10) + (17). (18) can be transformed:

(19) (19)

Dimensioniert man die maximal nutzbare Verstimmung V[tief]max der Brückenschaltung DMS so, daß sie den Zählerinhalt n von Z[tief]2 voll ausnutzt, erhält man mit (19) die Bestimmungsgleichung (20)If the maximum usable detuning V [low] max of the DMS bridge circuit is dimensioned so that it fully utilizes the counter content n of Z [low] 2, the determining equation is obtained with (19) (20)

die sich bei Vernachlässigung der Fehlerglieder vereinfachen läßt zu (21)which can be simplified by neglecting the error terms (21)

aus der man die Dimensionierung für k findet zu (22)from which one finds the dimensioning for k (22)

Mit (22) läßt sich durch Einsetzen in (19) bei Berücksichtigung der Beziehungen (23)With (22) one can insert into (19) taking into account the relationships (23)

der in der Praxis bei der Anwendung der Erfindung verbleibende Einfluß der Störspannungen auf das Meßergebnis errechnen: (24)calculate the remaining influence of the interference voltages on the measurement result when the invention is applied: (24)

Es läßt sich mit (24) also zunächst ein Empfindlichkeitsfehler (Relativ-Fehler!) (25)With (24) a sensitivity error (relative error!) (25)

und dann noch ein relativer Nullpunktsfehler bezogen auf den Aussteuerungswert von (26)and then a relative zero point error related to the modulation value of (26)

feststellen.determine.

Die Fehler nach den Gleichungen (25) und (26) sollen im folgenden mit entsprechenden Fehlern verglichen werden, die in einer Schaltung mit der bekannten Doppelintegration in Kauf zu nehmen sind. Eine derartige Schaltung ist mit ihren wesentlichen Teilen in Fig. 4 dargestellt. Eingangsseitig entspricht die Schaltung weitgehend der Schaltung nach Fig. 1. Ein wichtiger Unterschied besteht jedoch darin, daß kein Umpolschalter für die Speisespannung der Brückenschaltung DMS und den Spannungsteiler zur Erzeugung der Referenzspannung vorgesehen ist. Es gibt bei dieser üblichen Schaltung nur den Umschalter S[tief]2, der vor dem Miller-Integrator liegt und dessen Eingang alternierend auf die Ausgänge des Vorverstärkers V[tief]1 und des Spannungsteilers für die Referenzspannung u[tief]N schaltet. Mit den in Fig. 4 eingetragenen Spannungen ergeben sich unter Berücksichtigung der Störspannungen für das Zählerergebnis nach dem zweiten Integrationsschritt (27)The errors according to equations (25) and (26) are to be compared in the following with corresponding errors that have to be accepted in a circuit with the known double integration. Such a circuit is shown with its essential parts in FIG. On the input side, the circuit largely corresponds to the circuit according to FIG. 1. An important difference, however, is that no polarity reversal switch is provided for the supply voltage of the bridge circuit DMS and the voltage divider for generating the reference voltage. In this usual circuit there is only the switch S [low] 2, which is located in front of the Miller integrator and whose input switches alternately to the outputs of the preamplifier V [low] 1 and the voltage divider for the reference voltage u [low] N. With the voltages entered in FIG. 4, taking into account the interference voltages, the counter result is obtained after the second integration step (27)

Bezeichnet man auch hier wieder mit n den Höchstwert des Zählergebnisses des zweiten Integrationsschrittes bei maximaler Verstimmung V[tief]max der Brückenschaltung DMS (vgl. (20)), so findet man (bei Vernachlässigung der Störspannungsfehler) vgl. (21) (28)If the maximum value of the counter result of the second integration step with maximum detuning V [low] max of the DMS bridge circuit (cf. see (21) (28)

so daß vgl. (22) (29)so that see (22) (29)

zu dimensionieren ist.is to be dimensioned.

Mit (23) findet man dann für den Zahlenwert n[tief]1 über (27) zu: vgl. (24) (30)With (23) one then finds for the numerical value n [deep] 1 via (27): see (24) (30)

Hieraus errechnet man den Empfindlichkeitsfehler zu vgl. (25) (31)The sensitivity error is calculated from this see (25) (31)

und den Nullpunktsfehler zu vgl. (26) (32)and the zero point error see (26) (32)

Nach (30) gehen also Änderungen der Verstärkung v direkt proportional in das Verschlüsselungsergebnis ein. Während nach (31) Thermospannungen u[tief]kleines Theta im Vergleichsspannungskreis umgekehrt proportional mit dem Verstärkungsgrad v gemildert in Empfindlichkeitsfehler eingehen, zusätzlich vermindert um den Faktor n/N, gehen sowohl die Thermospannungen u[tief]t im Meßkreis wie auch die Nullpunktsfehler des Verstärkers mit ihrem vollen Gewicht im Vergleich mit der maximalen Meßspannung u[tief]m[tief]max in das Meßergebnis ein.According to (30), changes in the gain v are included in the encryption result in a directly proportional manner. While, according to (31), thermal voltages u [deep] small theta in the comparison voltage circuit are inversely proportional to the gain v, reduced in sensitivity errors, additionally reduced by the factor n / N, both the thermal voltages u [deep] t in the measuring circuit and the zero point errors of the Amplifier with its full weight in comparison with the maximum measuring voltage u [deep] m [deep] max in the measurement result.

Welche Konsequenzen das hat, zeigt eine Überschlagsrechnung mit praktischen Werten (33)A rough calculation with practical values shows the consequences of this (33)

Soll dieses Verfahren also im Rahmen eichfähiger Wägeanlagen eingesetzt werden, müssen sowohl die Thermospannungen der vollständigen Meßkreisinstallation u[tief]t < 0,5 µV als auch die Driftspannungen u[tief]0 des Meßverstärkers V[tief]1 mit u[tief]0 < 0,5 µV auf einem Niveau gehalten werden, das heute nur mit sehr aufwendigen Meßverstärkern nach dem Chopperprinzip erreichbar ist. Außerdem gehen Änderungen des Verstärkungsfaktors v voll in proportionale Änderungen der Empfindlichkeit der Meßschaltung ein, wie dies aus (27) unmittelbar hervorgeht, (34)If this method is to be used within the scope of legal-for-trade weighing systems, both the thermal voltages of the complete measuring circuit installation u [low] t <0.5 µV and the drift voltages u [low] 0 of the measuring amplifier V [low] 1 with u [low] 0 <0.5 µV can be kept at a level that can only be achieved today with very complex measuring amplifiers based on the chopper principle. In addition, changes in the gain factor v are fully integrated into proportional changes in the sensitivity of the measuring circuit, as can be seen directly from (27), (34)

weshalb auch die Langzeitstabilität der Meßverstärker-Verstärkung mindestens auf Werte < 10[hoch]-4 zu halten ist.which is why the long-term stability of the measuring amplifier gain must be kept at least to values <10 [high] -4.

Vergleicht man hiermit die Fehler der Meßanordnung nach der Erfindung, so gehen Thermospannungen u[tief]kleines Theta im Bezugsspannungskreis und die Verstärkerdriftspannung u[tief]0 im Vergleich zur maximalen Meßspannung u[tief]m[tief]max nur mit dem Quadrat ihres um den Faktor n/2 N reduzierten Verhältnisses in Empfindlichkeitsfehler ein, vgl. (25). Dies ist um so bedeutungsvoller, als man im Interesse einer Ausmittelung des Einflusses dynamischer Meßgrößenschwankungen das Verhältnis der Integrationszeiten N x T[tief]0/n x T[tief]0 groß und damit den Wert N >> n machen sollte, wodurch man für den Faktor n/2 N mindestens mit den Werten von (35)If one compares the errors of the measuring arrangement according to the invention with this, thermal voltages u [deep] small theta in the reference voltage circuit and the amplifier drift voltage u [deep] 0 compared to the maximum measurement voltage u [deep] m [deep] max only deal with the square of theirs the factor n / 2 N reduced ratio into the sensitivity error, cf. (25). This is all the more important because, in the interest of averaging the influence of dynamic measured variable fluctuations, the ratio of the integration times N x T [deep] 0 / nx T [deep] 0 should be large and thus the value N >> n, which means that for the Factor n / 2 N with at least the values of (35)

arbeiten kann.can work.

Um zusätzlich Filterkosten und Abschirmaufwendungen in der Meßkreisinstallation zu sparen, wird man nach Möglichkeit für den WertIn order to save additional filter costs and shielding expenses in the measuring circuit installation, one is for the value if possible

N x T[tief]0 = G x T[tief]Netzspannung kongruent G x 20 ms (36)N x T [low] 0 = G x T [low] Mains voltage congruent G x 20 ms (36)

mit G = 1, 2, 3with G = 1, 2, 3

d. h. ein ganzzahliges Vielfaches der Periodendauer der Netzfrequenz wählen, eine Dimensionierung, die schon bisher mit gutem Erfolg in der Meßwertverarbeitung angewandt wurde.d. H. Choose an integral multiple of the period of the mains frequency, a dimensioning that has already been used with good success in measured value processing.

Mit den Werten unseres Beispiels von u[tief]m[tief]max = 10 mV wird mit (25) und (35) der maximale Empfindlichkeitsfehler (37)With the values in our example of u [deep] m [deep] max = 10 mV, (25) and (35) result in the maximum sensitivity error (37)

Damit bleibt selbst bei Werten von This means that even values of

= 1 % der maximale Empfindlichkeitsfehler= 1% of the maximum sensitivity error

F[tief]E[tief]Qmax < 1 x 10[hoch]-6 (38)F [low] E [low] Qmax <1 x 10 [high] -6 (38)

Der Einfluß von langzeitigen Schwankungen des Verstärkungsfaktors v auf die Empfindlichkeit der Meßschaltung ist demnach praktisch vollständig eliminiert.The influence of long-term fluctuations in the gain factor v on the sensitivity of the measuring circuit is therefore practically completely eliminated.

Ganz ähnlich liegen die Verhältnisse beim Nullpunktsfehler nach (26). Setzt man hier wieder für alle Störspannungen in ihrem Verhältnis zur maximalen Meßspannung u[tief]m[tief]max die bei geringstem Installationsaufwand und den billigsten der heute üblichen Operationsverstärker einzuhaltenden Werte von ein, d. h. |u[tief]t| = |u[tief]0| = |u[tief]kleines Theta| </= 100 µV absolut, so lassen sich nach (26) maximale Nullpunktsfehler von (39) und damit Werte von (40)The conditions for the zero point error according to (26) are very similar. If one sets here again for all interference voltages in their ratio to the maximum measurement voltage u [deep] m [deep] max the values of to be adhered to with the least installation effort and the cheapest of the operational amplifiers commonly used today a, ie | u [deep] t | = | u [deep] 0 | = | u [deep] small theta | </ = 100 µV absolute, according to (26) maximum zero point errors of (39) and thus values of (40)

einhalten. Oder anders ausgedrückt: Sämtliche Störspannungen dürfen Werte von 5 x 10[hoch]-2 - bezogen auf u[tief]m[tief]max - erreichen, ehe im ungünstigsten Falle F[tief]0[tief]Qmax den geforderten Wert von 10[hoch]-4 überschreiten kann.retain. In other words: all interference voltages may reach values of 5 x 10 [high] -2 - related to u [deep] m [deep] max - before in the worst case F [low] 0 [low] Qmax the required value of 10 can exceed [high] -4.

Meistens liegen die Werte der Thermospannungen u[tief]kleines Theta und u[tief]t in der Praxis stets unter 20 µV absolut. In diesem Fall kann mit dem Meßverstärker sogar eine Nullpunktsdrift u[tief]0[tief]max von (41)Usually the values of the thermal voltages u [deep] small theta and u [deep] t are always below 20 µV absolute in practice. In this case you can use the measuring amplifier even has a zero point drift u [deep] 0 [deep] max of (41)

zugebilligt werden, ohne den zugelassenen Größtwert des Nullpunktsfehlers von 10[hoch]-4 zu überschreiten.without exceeding the maximum permitted value of the zero point error of 10 [high] -4.

Diese wenigen Berechnungsbeispiele beweisen, daß die eingangs gestellten Forderungen in vollem und überzeugendem Maße beim Einsatz bei Brückenschaltungen erreichbar werden. Durch geringfügige, preisgünstige Aufwendungen und Ergänzungen, z. B. Doppelausstattung von Zählern, lassen sich leicht auch alle Forderungen des Eichgesetzes bezüglich der Funktionssicherheit dieser Schaltungen erreichen.These few calculation examples show that the requirements made at the beginning can be fully and convincingly achieved when used in bridge circuits. With minor, inexpensive expenses and additions, e.g. B. double equipment of counters, all requirements of the calibration law with regard to the functional reliability of these circuits can easily be met.

Wird für Z[tief]2 ein bidirektionaler Zähler mit gesondertem Taraspeicher eingesetzt, kann die Schaltung auch direkt die Aufgabe der automatischen Nullstellung und/oder Tarierung und/oder Taravorgabe übernehmen.If a bidirectional counter with a separate tare memory is used for Z [low] 2, the circuit can also directly take on the task of automatic zero setting and / or taring and / or tare specification.

Im Ausführungsbeispiel der Erfindung nach Fig. 2 sind die Schalter durch Feldeffekttransistoren realisiert. Die Schaltung ist durch Verwendung einer hochohmigen Verstärkereingangsschaltung (R[tief]E > 10[hoch]6 großes Omega) so ausgelegt, daß der Durchlaßwiderstand dieser Transistoren auch bei Werten bis z. B. 100 großes Omega noch nicht zu Empfindlichkeitsfehlern > 10[hoch]-4 führt.In the embodiment of the invention according to FIG. 2, the switches are implemented by field effect transistors. The circuit is designed by using a high-impedance amplifier input circuit (R [low] E> 10 [high] 6 large omega) so that the forward resistance of these transistors even with values up to z. B. 100 large omega does not yet lead to sensitivity errors> 10 [high] -4.

Neben Brückenschaltungen kommen alle sonstigen, mit ohmschen Widerständen in Brückenschaltung aufbaubaren Aufnehmer für den Einsatz in Verbindung mit diesem Analog-Digital-Verschlüssler in Betracht. Dies gilt insbesondere für Widerstandsthermometer, ohmsche Wegaufnehmer an NC-Maschinen, Winkelmeßeinrichtungen etc.In addition to bridge circuits, all other transducers that can be built up with ohmic resistors in a bridge circuit can be used in conjunction with this analog-digital encryptor. This applies in particular to resistance thermometers, ohmic displacement transducers on NC machines, angle measuring devices, etc.

Claims

1.Analog-digital encoders for passive transducers with a common DC supply voltage for transducers and a reference voltage source as well as with an integration device alternately acted upon by the output signal of the transducer or the reference voltage source with the aid of an integration time or voltage controlled switch and a polarity reversal switch for the supply voltage of the transducer and a preamplifier for the output signal of the transducer, characterized by the combination of the following features:

a) the polarity reversal switch reverses the polarity of the reference voltage in addition to the supply voltage of the transducer,

b) the preamplifier is in the signal path after the switch,

c) the measuring cycle is controlled via logic elements in such a way that an integration of the measuring voltage over a given integration time and a downward integration of the reference voltage up to a given voltage source after reversing the polarity of the voltage supply and simultaneous switching from the reference voltage output to the encoder output results in a downintegration of the measured voltage over the given time and an integration of the reference voltage up to a predetermined threshold follows.

2. Analog-digital encryptor according to claim 1, characterized in that the integration device is followed by a Schmitt trigger, the two mutually inverse outputs of which are connected via delay elements to two inputs of an OR gate and the output of the OR gate at one input an AND gate whose other input is connected to the output of a clock pulse generator and whose output is connected to the counting input of a first counter and a second AND gate to the counting input of a second counter and a transmission output of the first counter is connected to one input of a flip-flop, the other input and a reset input of the first counter is connected to the output of the OR gate via an inversion element and the output of the flip-flop is connected to the second input of the second AND gate and a control input of the switch and that the inverting output of the Schmitt trigger is on a control input of the polarity reversal switch and a transfer input of a buffer for the content of the second counter, as well as a reset input of the second counter.

3. Analog-digital encryptor according to claim 1 or 2, characterized in that the integration device is a Miller integrator.

4. Analog-digital encryptor according to claim 1 or one of the preceding claims, characterized in that an output of the buffer is connected to a numeric display.

5. Analog-digital encryptor according to claim 1 or one of the preceding claims, characterized in that the polarity reversal switch consists of four field effect transistors which are controlled in pairs by mutually inverse outputs of the Schmitt trigger.

6. Analog-digital encryptor according to claim 1 or one of the preceding claims, characterized in that the switch consists of four field effect transistors which are controlled in pairs by mutually inverse outputs of the flip-flop.

7. Analog-digital encryptor according to claim 2 or one of the preceding claims, characterized in that there are delay elements in front of the inputs of the OR gate which respond to the transition of the signals from logic "0" to "L" when the signals transition from "L" to logic "0", however, forward the signals without delay.