DE2752541C2

DE2752541C2 - Test signal generation for fault location

Info

Publication number: DE2752541C2
Application number: DE2752541A
Authority: DE
Inventors: Reginhard Dr.-Ing. 8032 Lochham Pospischil
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1977-11-24
Filing date: 1977-11-24
Publication date: 1979-12-20
Also published as: NL7811566A; DE2752541B1; FR2410397B1; IT7830045A0; FR2410397A1; GB2009472A; IT1100180B; JPS5482910A

Description

Die Erfindung betrifft ein Verfahren zur Erzeugung eines Prüfsignals, das zur adressenfreien Fehlerortung mittels Schleifenschaltung in den ZwischenregenratorenThe invention relates to a method for generating a test signal for address-free fault location by means of a loop circuit in the intermediate regenerators in einem System zur Übertragung von digitalen Signalen verwendet wird, insbesondere von PCM-Signalen, das in seinen Leitungsendgeräten mehrstufige Verwürfelungseinrichtungen mit einer Periodenlänge von (2"—j) Bit enthält und dabei a die Anzahl der Stufen darstellt und j eine mögliche Veränderung der Periodenlänge der in der Verwürfelungseinrichtung erzeugten Pseudozufallsfolge gegenüber der der Stufenzahl entsprechenden Pseudozufallsfolge mit einer Länge von (2»— 1) Bit angibt, und Anordnungen zur Durchführung dieses Verfahrens.is used in a system for transmitting digital signals, in particular PCM signals, includes the multi-stage in its line terminals Verwürfelungseinrichtungen with a period length of (2 "-j) bits while representing a number of stages, and j is a possible change in the period length the pseudo-random sequence generated in the scrambling device compared to the pseudo-random sequence corresponding to the number of stages with a length of (2 »- 1) bits, and arrangements for carrying out this method.

Zur Ortung fehlerhafter Regeneratorabschnitte innerhalb der Übertragungsstrecke eines PCM-Systems wird in vielen Fällen ein adressenfreies Fehlerortungsverfahren verwendet, bei dem, wie im Patent (Aktenzeichen: P 27 03 621.1-31) beschrieben, von einer prüfenden Endstelle Signale zu den empfangenden Regeneratoren ausgesendet werden und in der zu prüfenden Zwischenstelle ein Schleifenschluß zum Regenerator für die andere Gesprächsrichtung bewirkt wird. Über die so entstandene Schleife wird dann von der prüfenden Endsteile ein Prüfsignal ausgesendet, das nach Durchlaufen der Schleife von der prüfenden Endstelle, die im allgemeinen auch die empfangene Endstelle ist, auf Fehleranteile untersucht wird. Zur Überprüfung der erzeugten Schleife kann beispielsweise nach einem ersten Verfahren ein Pseudozufallssign.il übertragen werden, das nach Empfang mit dem ursprünglichen Signal verglichen wird.For locating faulty regenerator sections within the transmission path of a PCM system In many cases, an address-free fault location method is used in which, as described in the patent (file number: P 27 03 621.1-31), signals are sent from a testing terminal to the receiving regenerators and in the one to be tested Intermediate point, a loop closure to the regenerator for the other call direction is effected. About the so The resulting loop then sends out a test signal from the testing end parts, which after passing through the loop from the testing terminal, which is in the is generally also the received terminal, is examined for error components. To check the generated loop can transmit a pseudo-random sign.il, for example, according to a first method which is compared with the original signal after reception.

Dieses Verfahren geht davon aus, daß an der Anschlußstelle des Ortungsgerätes eine Bitfolge-unabhängige Signal-Übertragung möglich ist. Diese Möglichkeit besteht bei Systemen der eingangs erwähnten Art, sofern die mehrstufige Verwürfelungseinrichtung selbstsynchronisierend ist Die verwürfelte Pseudozufallsfolge des Prüfsignals enthält dann auch den erforderlichen Schleifenschlußbefehl. Bei derartigen Systemen steht dem Vorteil der Bitfolge-unabhängigen Signal-Übertragung der Nachtei! einer unvollkommenen Systemüberwachung und der Nachteil einer Fehlervervielfachung durch den selbstsynchronisierenden Verwürfler entgegen. Diese Nachteile lassen sich vermeiden, wenn man zur Systemüberwachung und zum Setzen der Verwürfelungseinrichtung eine im Übertragungssignal periodisch wiederkehrende Komponente, z. B. ein vorhandenes Rahmenkennungswort ausnutzt.This method assumes that a bit sequence-independent signal transmission is possible at the connection point of the locating device. This possibility exists with systems of the type mentioned at the beginning Type, provided the multi-stage scrambling device is self-synchronizing. The scrambled pseudo-random sequence of the test signal then also contains the required loop closure command. Such systems have the advantage of being independent of the bit sequence Signal transmission of the night! imperfect system monitoring and the disadvantage of a The self-synchronizing scrambler counteracts the multiplication of errors. These disadvantages can be Avoid using a component that recurs periodically in the transmission signal for system monitoring and for setting the scrambler, z. B. exploits an existing frame code word.

In beiden Übertragungssystemen könnten die gleichen Zwischenregeneratoren verwendet werden. Dies setzt wiederum voraus, daß in beiden Fällen das gleiche Fehlerortungsverfahren angewendet wird.The same repeaters could be used in both transmission systems. this again assumes that the same fault location method is used in both cases.

Dabei muß für beide Verfahren das Ortungssignal auf der Übertragungsstrecke nahezu identisch sein, d. h. also, daß die Bitmuster, die in einem adressenfreien Fehlerortungsverfahren für die Vorbereitung, den Schleifenschluß und die Zeitmarkierung übertragen werden, in beiden Fällen identisch sein müssen. Die Periodendauer der einzelnen Signale darf sich dabei geringfügig ändern.The locating signal must be on for both methods be almost identical to the transmission path, d. H. So that the bit pattern that is in an address-free Transfer of fault location procedures for preparation, loop closure and time stamping must be identical in both cases. The period duration of the individual signals may vary change slightly.

Die Aufgabe der Erfindung besteht also darin, ein Verfahren und Anordnungen zur Erzeugung eines Prüfsignals anzugeben, das die vorgenannten Bedingun· gen erfüllt.The object of the invention is therefore to provide a Specify methods and arrangements for generating a test signal that satisfies the aforementioned conditions gen met.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die Periodenlänge des Prüfsignals so gewählt ist, daß das kleinste gemeinsame Vielfache aus der Länge der Rahmenperiode des Nachrichtenübertragungssystems, der Periodenlänge des Verwürfelers und der Periodenlänge des Prüfsignals der Periodenlänge einesAccording to the invention, the object is achieved in that the period length of the test signal is chosen so that the least common multiple of the length of the frame period of the communication system, the period length of the scrambler and the Period length of the test signal of the period length of a

27 52 54t27 52 54t

zur Fehlerortung ausgesandten Qrtungssignals möglichst nahekommt, daß das Rahmenkennwort des PCM-Systems zur Überwachung und zum Setzen der Verwürfelungseinrichtung verwendet wird und nur einmal in der Rahmenperiode enthalten ist. Dabei soll unter Periode des Prüfsignals oder des Verwürfelers die Zeitdauer gemeint sein, nach der jeweils das erste Einsbit aus der jeweils maximal möglichen Folge von Einsbits auftrittfor fault location emitted Qrtungssignals comes as close as possible that the frame password of the PCM system is used to monitor and set the scrambler and only is included once in the frame period. It should the period of the test signal or the scrambler should be understood to mean the period of time after which the first One bit from the maximum possible sequence of one bits occurs in each case

Für ein PCM-System mit 480 PCM-Kanälen und einer Rahmenperiode von 1536 Bit ergibt sich eine Weiterbildung der Erfindung, bei der die Prüfsignalperiode 59 Bit, die Periode des gesetzten Verwürflers 2⁷ = 128 Bit und die Periode des gesamten Ortungssignals 7552 Bit beträgt und entsprechend nach der Verwürfelung einmal in der Periode des Ortungssignals ein aus 12Nullbits bestehender Schleifenschlußbefehl auftritt Eine bevorzugte Variante der Erfindung für das vorstehend genannte PCM-System ergibt sich dadurch, daß von dem Prüfsignal mit einer Periode von 59 Bit einmal je Rahmenperiode des 1536 Bit umfassenden Ortungssignals 10 Bit durch ein ebenfalls 10 Bit umfassendes Rahmenkennwort ersetzt werden, so daß in jedem 59. Rahmen die gleichen Bits des Prüfsignals durch das Rahmenkenn wort ersetzt werden.For a PCM system with 480 PCM channels and a frame period of 1536 bits, there is a further development of the invention in which the test signal period is 59 bits, the period of the scrambler set is 2 ⁷ = 128 bits and the period of the entire locating signal is 7552 bits and A preferred variant of the invention for the above-mentioned PCM system results from the fact that the test signal with a period of 59 bits is used once per frame period of the 1536-bit location signal 10 bits can be replaced by a 10-bit frame password, so that the same bits of the test signal are replaced by the frame password in every 59th frame.

Eine weitere Ausbildung der vorstehend geschilderten Verfahren nach der Erfindung ergibt sich dadurch, daß durch das Leitungsendgerät der Verwürfler so gesteuert wird, daß für jede 12. Periode des Verwürflers der Periodenanfang eine gerade Anzahl Bit vorzugsweise 14 Bit, vor dem Rahmenkennwort beginnt und daß dazu das Rahmenkennwort so in das Prüfsignal eingesetzt wird, daß der Anfang des Rahmenkennworts in jeder 59. Periode des Ortungssignals eine gerade Anzahl von Bits nach dem Periodenbeginn des Prüfsignal beginnt. Zur Einführung eines genau definierten Fehlers ist eine Variante der vorstehend geschilderten Verfahren zweckmäßig, bei der in bestimmten periodischen Abständen, vorzugsweise in jeder tausendsten Periode des Ortungssignals, ortungssignals, wenigstens ein Bit des Ortungssignals fehlerhaft ausgesendet wird.A further development of the above-described method according to the invention results from the fact that that the scrambler is controlled by the line terminal so that for every 12th period of the scrambler the beginning of the period an even number of bits, preferably 14 bits, begins before the frame password and that for this purpose the frame password is inserted into the test signal in such a way that the beginning of the frame password in every 59th period of the locating signal an even number of bits after the beginning of the period Test signal begins. A variant of the above is to introduce a well-defined error The described method is expedient, in which at certain periodic intervals, preferably in Every thousandth period of the locating signal, locating signal, at least one bit of the locating signal is faulty is sent out.

Zum besseren Verständnis soll die Erfindung im folgenden anhand der Zeichnung näher erläutert werden.For a better understanding, the invention is explained in more detail below with reference to the drawing will.

Dabei zeigtIt shows

F i g. 1 den Sendeteil eines Leitungsendgerätes eines zu überwachenden PCM-SystemsundF i g. 1 the transmission part of a line terminal of a PCM system to be monitored and

F i g. 2 die Schaltung eines Prüfsignalgenerators nach der Erfindung.F i g. 2 shows the circuit of a test signal generator according to the invention.

Der in der F i g. 1 dargestellte Sendeteil eines Leitungsendgerätes empfängt über die digitale Schnittstelle D5die zu übertragenden Signale, die beispielsweise im HDB-3-Code und mit einer Bitrate von etwa 34 M Bit vorliegen können. An die digitale Schnittstelle DS schließt sich der erste Decoder Dec 1 an, bei dem es sich um einen bekannten HDB-3-Decodierer handelt Die dlecodierten Signale werden anschließend einem Verwürfler bzw. Scrambler Scr zugeführt, der einen F'seudozufallsgenerator und ein Exklusiv-ODER-Gatter enthält und bei dem die erzeugte Pseudozufallsfolge dem einen Eingang des Exklusiv-ODER-Gatters und die decodierten Signale dessen anderem Eingang zugeführt und miteinander durch Modulo-2-Addition verwürfelt werden. Durch diese Verwürfelung der zu übertragenden Signale können für die Übertragung schwierige Elitfolgen, wie beispielsweise lange Nullbitfolgen und lange Folgen von 1 -Bits, eliminiert werden. Damit istThe one shown in FIG. The transmission part of a line terminal device shown in FIG. 1 receives the signals to be transmitted via the digital interface D5, which signals can be present, for example, in HDB-3 code and at a bit rate of approximately 34 M bits. To the digital interface DS, the first decoder Dec 1 connects, which is a well-known HDB-3 decoder dlecodierten The signals are then fed to a scrambler or scramblers Scr, one F'seudozufallsgenerator and an exclusive-OR -Gate contains and in which the generated pseudo-random sequence is fed to one input of the exclusive OR gate and the decoded signals are fed to the other input and scrambled together by modulo-2 addition. As a result of this scrambling of the signals to be transmitted, difficult elite sequences for transmission, such as long zero bit sequences and long sequences of 1 bits, can be eliminated. So is während der Übertragung aller Signalfolgen die Synchronisierung in allen Teilen des PCM-Systems, insbesondere auch in dem nachgeschalteten Alphabet-Code-Wandler gesichert Der Verwürfler enthalt eine Erkennungsschaltung für das im Übertragungssignal enthaltene Rahmenkennwort und eine von dieser gesteuerte Setzeinrichtung, Die Ausgangssignale des Verwürflers Scr werden dem Alphabet-Code-Wandler ACW zugeführt der eine Umsetzung in den für diesynchronizing secured during the transfer of all signal sequences in all parts of the PCM system, especially in the downstream alphabet code converter The scrambler contains a detection circuit for the included transmission signal frame identifier and controlled by this setting means, the output signals of the scrambler Scr be the alphabet-code converter ACW is supplied with an implementation in the for the

ίο Übertragung über Koaxialkabel bei hohen BUraten besonders günstigen MMS-43-Code vornimmt Die umgesetzten Signale werden anschließend über die Leitungsschnittstelle LS Anpaßstufen zugeführt die die erzeugten Signale an die Übertragungsleitung abgeben.ίο Transmission via coaxial cable at high BU rates carries out particularly favorable MMS-43 code. The converted signals are then fed to adapter stages via the line interface LS, which transmit the generated signals to the transmission line.

Bei einem derartig aufgebauten Leitungsendgerät ist nicht ohne weiteres zu erwarten, daß ein über die digitale Schnittstelle DS eingespeistes und aus einer Reihe von Nullbits bestehendes Ortungssignal den Alphabet-Code-Wandler zur Abgabe von ternärenWith a line terminal device constructed in this way, it is not to be expected without further ado that a locating signal, which is fed in via the digital interface DS and consists of a series of zero bits, will send the alphabet-code converter to the output of ternary

Nullbits an die Leitungsschnittstelle LSveranlaßtCauses zero bits at the line interface LS

Nach einem anderen Vorschlag «vjrde deshalb ein umschaltbarer Alphabet-Code-Wandier vorgesehen, durch den die vom Verwürfler erzeugte, im Ortungssignal als Schleifenschlußbefehl erzeugte NullbitfolgeAccording to another suggestion, therefore, a switchable alphabet-code converter is provided through which the zero bit sequence generated by the scrambler and generated in the locating signal as a loop closure command entgegen der Codierregel vom Alphabetcodewandier in eine Nul'.faitfolge umgewandelt wird.contrary to the coding rule of the alphabet code converter is converted into a zero-fait sequence.

Der in der Fig.2 dargestellte Prüfsignalgenerator enthält ein Schieberegister mit den aus D-Flipflops bestehenden Stufen 51 bis 56, ein mit den (?-AusgänThe test signal generator shown in Figure 2 contains a shift register with the stages 51 to 56 consisting of D flip-flops, one with the (? outputs gen der beiden letzten Schieberegisterslafen verbunde nen Exklusiv-ODER-Gatter G1, ein NAND-Gatter G2 mit sechs Eingängen, die bis auf die erste Schieberegisterstufe 51 und die sechste Schieberegisterstufe 56 jeweils getrennt mit dem ^-Ausgang eineir dergen of the last two shift registers connected NEN exclusive-OR gate G1, a NAND gate G2 with six inputs, which are separated except for the first shift register stage 51 and the sixth shift register stage 56 with the ^ output Schieberegisterstufen verbunden sind. Im Fall der ersten und der letzten Schieberegisterstufe 51, 56 sind die Q-Ausgänge mit jeweils einem Eingang des NAND-Gatters G 2 verbunden. Der Ausgang Q der sechsten Schieberegisterstufe 56 ist außerdem mit üinemShift register stages are connected. In the case of the first and the last shift register stage 51, 56, the Q outputs are each connected to an input of the NAND gate G 2 . The output Q of the sixth shift register stage 56 is also with üinem Eingang eines weiteren Exklusiv-ODER-Gatters G 3 verbunden, dessen anderer Eingang an den Ausgang eine»; Zähleinrichtung ZE angeschlossen ist. Mit dem Ausgang des NAND-Gatters G 2 ist der eine Eingang eines AND-Gatters G 4 verbunden, dessen andererInput of a further exclusive OR gate G 3 connected, the other input of which is connected to the output a »; Counting device ZE is connected. One input of an AND gate G 4 is connected to the output of the NAND gate G 2, the other one invertierender Eingang über einen ersten und einen zweiten Zähler ZrI, Zr2 vom Takteingang her gesteuert wird, und die Ausgangssignale des AND-Gatters G 4 einem Eingang der Zähleinrichtung ZE, dem Setzeingang 5, der vierten, fünften und sechsteninverting input is controlled via a first and a second counter ZrI, Zr2 from the clock input, and the output signals of the AND gate G 4 to an input of the counter ZE, the set input 5, the fourth, fifth and sixth Schieberegisterstufe und dem Clear-Eingang der ersten, zweiten und dritten Schieberegisterstufe 52,53 zugeführt werden. Zusätzlich werden der Zähleinrichtung Ze die Impulse des Bittaktes Ti zugeführt Mit dem Ausgang des ersten Exklusiv-ODER-Gatters G i Shift register stage and the clear input of the first, second and third shift register stage 52,53 are fed. In addition, the counter Ze the pulses of the bit clock Ti are fed to the output of the first exclusive OR gate G i

•5 5 ist der Dateneingang D der ersten Schieberegisterstufe verbunden, die Datet.eingänge D der weiteren Schieberegisterstufen sind in bekannter Weise mit Q-Ausgängen der jeweils im Signalweg davor befindlichen Schieberegisterstisfe verbunden, die auslösenden Ein• 5 5 is connected to the data input D of the first shift register stage, the Datet.eingänge D of the further shift register stages are connected in a known manner with Q-outputs of the Schieberegisterstisfe located in the signal path before, respectively, the triggering A gänge der Schieberegisterstufen sind an den Taktein gang TX angeschlossen. Die Zähleinrichtung ZrI dient zur Erzeugung eines Rahmentaktes und gibt bei jedem 1536-Men Taktimpuls einen Ausgangsimpuls an die weitere Zähleinrichtung Zr2 und an ein weiteresinputs of the shift register stages are connected to the clock input TX . The counting device ZrI is used to generate a frame cycle and sends an output pulse to the further counting device Zr2 and to another with every 1536 menu clock pulse Schieberegister Sr2 ab. Die weitere Zähleinrichtung Zr2 gibt bei jedem 59-sten Eingangsimpuls einen logischen Einsimpuls an den invertierenden Eingang des AND-Gatters G4 ab, durch den dessen Ausgang aufShift register Sr2 . The further counting device Zr2 emits a logic one-pulse to the inverting input of the AND gate G4 with every 59th input pulse, through which its output

logisch Null gesetzt wird. Ein Aiisgangsimpuls des Zählers Zr2 hat damit auf das Schieberegister die gleiche Setzwirkung wie eine am Ausgang von 92 auftretende logische Null.is set to logic zero. An output impulse of the Counter Zr2 has the same setting effect on the shift register as one at the output of 92 occurring logical zero.

Bei Anlegen eines Taktes mit einer im vorliegenden Falle gewählten Frequenz von 34 368 kHz an den Takteingang Ti werden die einzelnen Stufen des Schieberegisters nacheinander gesetzt bzw. rückgesetzt, so daß an dem Signalausgang SO ein Ausgangssignal mit einer Periodenlänge von (2⁶ - 5) Bit abgegeben wird. Nach der Verwürfelung in dem Verwürfler Scr, der einen siebenstufigen Pseudozufallsfolgengenerator mit einer Periode von 2⁷ Bit enthält, entsteht ein verwürfeltes Prüfsignal mit einer Periodendauer von 7552 Bit, das in jeder Periode 12 unmittelbar aufeinanderfolgende Nullbits enthält. Die Verkürzung der Periodenlänge auf 2^s —5 also 59 Bit im Prüfsignal erfolgt dabei dadurch, daß jedesmal, wenn in den Stufen 2 bis 5 desWhen a clock with a frequency of 34 368 kHz selected in the present case is applied to the clock input Ti , the individual stages of the shift register are set or reset one after the other, so that an output signal with a period length of (2 ⁶ - 5) bits is provided at the signal output SO is delivered. After the scrambling in the scrambler Scr, which includes a seven-stage pseudo-random sequence generator with a period of 2 bit ^7, produced a scrambled test signal with a period of 7552 bits, which contains 12 contiguous zero bits in each period. The shortening of the period length to 2 ^s- 5, that is to say 59 bits, in the test signal is achieved by the fact that every time in stages 2 to 5 of the

Sf hlpHprPCrictprc Pinp hinärp Willi pincrpe^hripKpn ict HnH . __σ.-._._ _ _ . ...._c...»....._u... .-., _u.._u Sf hlpHprPCrictprc Pinp hinärp Willi pincrpe ^ hripKpn ict HnH . _ _σ .-._._ _ _. .... _c ... »..... _u ... .-., _u .. _u

in den Stufen 1 und 6 am Zeitpunkt der ersten Eins nach einem Block aus n-\ Nullen nach dem Block aus η binären Einsbits der Inhalt der vierten und fünften Schieberegisterstufe auf logisch Eins und der Inhalt der ersten Schieberegisterstufe auf Null gesetzt wird. Der gewählte Setzzeitpunkt hat dabei den Vorteil, daß der Inhalt der sechsten Stufe des Schieberegisters und damit dessen Ausgangssignal nicht verändert wird. In jeder 59. Periode des Rahmentaktes stimmt außerdem, durch die Ausgangsimpulse des Zählers Zr 2 gesteuert, der Setzzeitpunkt mit dem Auftreten des Rahmentaktes überein. Der vom Zähler Zr Zr 1 abgegebene Rahmentakt steuert eine Einblendelogik eines zweiten Schieberegisters Sr2, dessen Signaleingang mit dem Ausgang des weiteren EXOR-Gatters G 3 verbunden ist und durch das ein Teil der durchlaufenden Prüfsignalfolge durch das Rahmenkennwort ersetzt wird.in stages 1 and 6 at the time of the first one after a block of n- \ zeros after the block of η binary one bits, the content of the fourth and fifth shift register stage is set to logic one and the content of the first shift register stage is set to zero. The selected setting time has the advantage that the content of the sixth stage of the shift register and thus its output signal are not changed. In every 59th period of the frame clock, controlled by the output pulses of the counter Zr 2, the setting time coincides with the occurrence of the frame clock. The frame clock output by the counter Zr Zr 1 controls a fade-in logic of a second shift register Sr2, the signal input of which is connected to the output of the further EXOR gate G 3 and which replaces part of the continuous test signal sequence with the frame password.

Zur Einblendung einer bestimmten Fehlerquote wird in jeder tausendsten Periode des Prüfsignals ein Bit invertiert zu seinem Sollwert abgegeben. Dies geschieht dadurch, daß in jeder tausendsten Periode die erste auf den Setzzeitpunkt in dieser Periode folgende binäre Eins im Ausgangssignal des Prüfsignalgenerators durcr eine binäre Null ersetzt wird. Zu diesem Zweck wird der Setzimpuls des Schieberegisters der Zähleinrichtung Zl To display a certain error rate, a bit is output inverted to its nominal value in every thousandth period of the test signal. This is done in that in every thousandth period the first binary one following the setting time in this period is replaced by a binary zero in the output signal of the test signal generator. For this purpose, the set pulse of the shift register of the counter Zl

ί zugeführt, deren Ausgangsimpulse die Eins-Null-Wandlung im Prüfsignal bewirken. Die Zähleinrichtung Zt enthält dazu neben einem dreistelligen Dezimalzähler einen Impulsgenerator und eine Verzögerungseinrichtung. Durch den dreistelligen Dezimalzähler wird jeder ί supplied, the output pulses of which cause the one-to-zero conversion in the test signal. The counter currently includes this in addition to a three-digit decimal counter a pulse generator and a delay device. The three-digit decimal counter makes everyone

ίο vom Gatter G 4 abgegebene Rücksetzimpuls gezählt und beim tausendsten Rücksetzimpuls der Impulsgenerator aktiviert, der über die Verzögerungseinrichtung einen Ausgangsimpuls an das Gatter G 3 abgibt. Durch die im Gatter G 3 erfolgende modulo-2-Addition wird jeder tausendste Ausgangsimpuls des Prüfsignalgenerators, der eigentlich als logische Eins auftreten müßte, als logische Null abgegeben und dadurch ein definierter und gut meßbarer Fehler übertragen. Die in der 7.ählereinrirhtiini* wpitprhin vnrhunrlpnp Vpryntrprungseinrichtung dient zum Ausgleich der Laufzeiten zwischen dem Schieberegister und der Zähleinrichtung. Zur Bestimmung des Schleifenortes wird gewöhnlich eine Laufzeitmessung durchgeführt, zu der im vorliegenden Falle ein empfangsseitig angeordneter Zählerίο counted the reset pulse emitted by gate G 4 and activated the pulse generator at the thousandth reset pulse, which emits an output pulse to gate G 3 via the delay device. Due to the modulo-2 addition taking place in gate G 3, every thousandth output pulse of the test signal generator, which should actually appear as a logic one, is output as a logic zero and thus a defined and easily measurable error is transmitted. The Vpryntrp in the 7. To determine the loop location, a run-time measurement is usually carried out, for which in the present case a counter arranged on the receiving end

2^r, verwendet wird. Dieser Zähler wird durch das zur Fchlerquotenbestimmung invertiert abgegebene Bit gestartet und durch das Erkennen der um Eins erhöhten Zahl f η Nullbits auf der Empfangsseite gestoppt. Die Periodendauer von etwa 1.72 ms zwischen zwei 2 ^r , is used. This counter is started by the inverted bit output to determine the fan rate and is stopped by the recognition of the number f η zero bits increased by one on the receiving end. The period of about 1.72 ms between two

jo Freigabeimpulsen entspricht bei einer Übertragungsgeschwindigkeit von ca. 4 bis 5 ysec pro km meßbaren Entfernungen von 175 bis 218 km. Wird zusätzlich als Zähltakt für den Laufzeitzähler der zur Verkürzung der Prüfmusterperiode angewandte Setzpuls verwendet,jo release pulses corresponds to a transmission speed from approx. 4 to 5 ysec per km measurable distances from 175 to 218 km. Is also used as a Counting cycle for the runtime counter the set pulse used to shorten the test pattern period,

J5 dann ist die Entfernungsmessung auf Abstände von etwa 200 m genau. Im Hinblick auf die weitaus größeren Abstände zwischen den einzelnen Regeneratoren der Übertragungsstrecke reicht diese Entfernungsbestimmung aus, um einen fehlerhaften Regenerator ermitteln zu können.J5 then the distance measurement to distances of about 200 m exactly. In view of the much larger distances between the individual regenerators of the Transmission distance, this distance determination is sufficient to determine a faulty regenerator to be able to.

Hipr-711 9 Rlatt 7pirhnunopnHipr-711 9 Rlatt 7pirhnunopn

Claims

Patentansprüche;Claims;

t. Verfahren zur Erzeugung eines Prüfsignals, das zur adressenfreien Fehlerortung mittels Schleifen- "> schaltung in den Zwischenregeneratoren in einem System zur Übertragung von digitalen Signalen, insbesondere von PCM-Signalen, verwendet wird, das in seinen Leitungsendgeräten mehrstufige Verwürfelungseinrichtungen mit einer Periodenlän- to ge von (2'—j) Bit enthält und dabei a die Anzahl der Stufen darstellt und j eine mögliche Veränderung der Periodenlänge der in der Verwürfelungseinrichtung erzeugten Pseudozufallsfolge gegenüber der der Stufenzahl entsprechenden Pseudozufallsfolge is mit einer Länge von (2*— 1) Bit angibt, dadurch gekennzeichnet, daß die Periodenlänge des Prüfsignals so gewählt ist, daß das kleinste gemeinsame Vielfache aus der Länge der Rahmenperiode des Nachrichtenübertragungssystems, der Periodenlängf des Verwürfelers und der Periodenlänge des Prüfsignals der Periodenlänge eines zur Fehlerortung ausgesandten Ortungssignals möglichst nahekommt, daß das Rahmenkennwort des PCM-Systems zur Überwachung und zum Setzen der Verwürfelungseinrichtung verwendet wird und nur einmal in der Rahmenperiode enthalten istt. Method for generating a test signal, which is used for address-free fault location by means of loop "> circuit in the repeaters in a system for the transmission of digital signals, in particular PCM signals, which has multi-stage scrambling devices with a period length of ge in its line terminals (2'-j) bits and a represents the number of stages and j indicates a possible change in the period length of the pseudo-random sequence generated in the scrambler compared to the pseudo-random sequence is corresponding to the number of stages and has a length of (2 * -1) bits, thereby characterized in that the period length of the test signal is chosen so that the smallest common multiple of the length of the frame period of the communication system, the period length of the scrambler and the period length of the test signal comes as close as possible to the period length of a location signal sent out for fault location, that the frame code t of the PCM system is used to monitor and set the scrambler and is only included once in the frame period

2. Verfahren nach Patentanspruch 1 für ein PCM-System mit 480 PCM-Kanälen und einer Rahmenperiode von 1536 Bit, dadurch gekennzeichnet, daß die Prüfsignalperiode 59 Bit, die Periode des gesetzten Verwürfler 2⁷ = 128 Bit und die Periode des gesamten Ortungssignals 7"32 Bit beträgt und entsprechend nach der Vrrwürflung einmal in der Periode des Ortungssignals eir aus 12 Nullbits ^J5 bestehender Schleifenschlußbefeh! auftritt.2. The method according to claim 1 for a PCM system with 480 PCM channels and a frame period of 1536 bits, characterized in that the test signal period 59 bits, the period of the scrambler set 2 ⁷ = 128 bits and the period of the entire location signal 7 " 32 bits and accordingly occurs once in the period of the locating signal after the check, a loop ^{closure command consisting of 12 zero bits J5.}

3. Verfahren nach Patentanspruch 2, dadurch gekennzeichnet, daß von dem Prüfsignal mit einer Periode von 59 Bit einmal je Rahmenperiode des 1536 Bit umfassenden Ortungssignals 10 Bit durch ·»< > ein ebenfalls 10 Bit umfassendes Rahmenkennwort ersetzt werden, so daß in jedem 59. Rahmen die gleichen Bits des Prüfsignals durch das Rahmenkennwort ersetzt werden.3. The method according to claim 2, characterized in that of the test signal with a Period of 59 bits once per frame period of the 1536-bit location signal 10 bits through · »< > a frame password, also comprising 10 bits, must be replaced so that in every 59th frame the the same bits of the test signal are replaced by the frame password.

4. Verfahren nach Patentansprüchen 2 oder 3, -»5 dadurch gekennzeichnet, daß durch das Leitungsendgerät der Verwürfler so gesteuert wird, daß für jede 12. Periode des Verwürfler der Periodenanfang eine gerade Anzahl Bit, vorzugsweise 14 Bit. vor dem Rahmenkennwort beginnt und daß dazu das ^V) Rahmenkennwort so in das Prüfsignal eingesetzt wird, daß der Anfang des Rahmenkennworts in jeder 59. Periode des Ortungssignals eine gerade Anzahl von bits nach dem Periodenbeginn des Prüfsignals beginnt.4. The method according to claims 2 or 3, - »5, characterized in that the scrambler is controlled by the line terminal so that for every 12th period of the scrambler the beginning of the period an even number of bits, preferably 14 bits. begins before the frame password and that for this purpose the ^V) frame password is inserted into the test signal in such a way that the beginning of the frame password begins an even number of bits after the start of the period of the test signal in every 59th period of the locating signal.

5. Verfahren nach Patentansprüchen 1 bis 4, dadurch gekennzeichnet, daß in bestimmten periodischen Abständen, vorzugsweise in jeder tausendsten Periode des Ortungssignals, wenigstens ein Bit des Ortungssignals fehlerhaft ausgesendet wird. ^b0 5. The method according to claims 1 to 4, characterized in that at certain periodic intervals, preferably in every thousandth period of the location signal, at least one bit of the location signal is erroneously emitted. ^b0