DE2752541B1 - Test signal generation for fault location - Google Patents
Test signal generation for fault locationInfo
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Description
Die Erfindung betrifft ein Verfahren zur Erzeugung eines Prüfsignals, das zur adressenfreien Fehlerortung mittels Schleifenschaltung in den Zwischenregenratoren in einem System zur Übertragung von digitalen Signalen verwendet wird, insbesondere von PCM-Signalen, das in seinen Leitungsendgeräten mehrstufige Verwürfelungseinrichtungen mit einer Periodenlänge von (2a—j) Bit enthält und dabei a die Anzahl der Stufen darstellt und j eine mögliche Veränderung der Periodenlänge der in der Verwürfelungseinrichtung erzeugten Pseudozufallsfolge gegenüber der der Stufenzahl entsprechenden Pseudozufallsfolge mit einerThe invention relates to a method for generating a test signal which is used for address-free fault location by means of a loop circuit in the intermediate regenerators in a system for the transmission of digital signals, in particular PCM signals, which has multi-stage scrambling devices with a period length of (2 a - j) contains bits and a represents the number of stages and j represents a possible change in the period length of the pseudo-random sequence generated in the scrambling device compared to the pseudo-random sequence corresponding to the number of stages with a
ίο Länge von (2a—1) Bit angibt, und Anordnungen zur Durchführung dieses Verfahrens.ίο indicates length of (2 a -1) bits, and arrangements for performing this method.
Zur Ortung fehlerhafter Regeneratorabschnitte innerhalb der Übertragungsstrecke eines PCM-Systems wird in vielen Fällen ein adressenfreies Fehlerortungsverfahren verwendet, bei dem, wie im Patent (Aktenzeichen: P 27 03 621.1-31) beschrieben, von einer prüfenden Endstelle Signale zu den empfangenden Regeneratoren ausgesendet werden und in der zu prüfenden Zwischenstelle ein Schleifenschluß zum Regenerator für die andere Gesprächsrichtung bewirkt wird. Über die so entstandene Schleife wird dann von der prüfenden Endstelle ein Prüfsignal ausgesendet, das nach Durchlaufen der Schleife von der prüfenden Endstelle, die im allgemeinen auch die empfangene Endstelle ist, aufFor locating faulty regenerator sections within the transmission path of a PCM system is in many cases an address-free fault location method used, in which, as described in the patent (file number: P 27 03 621.1-31), by an auditor Terminal signals are sent to the receiving regenerators and in the area to be tested Intermediate point, a loop closure to the regenerator for the other call direction is effected. About the so The resulting loop then sends a test signal from the testing terminal, which after it has passed through the loop from the testing terminal, which is generally also the receiving terminal
Fehleranteile untersucht wird. Zur Überprüfung der erzeugten Schleife kann beispielsweise nach einem ersten Verfahren ein Pseudozufallssignal übertragen werden, das nach Empfang mit dem ursprünglichen Signal verglichen wird.Error components is examined. To check the generated loop, for example, after a first method a pseudo-random signal are transmitted, which after reception with the original Signal is compared.
JO Dieses Verfahren geht davon aus, daß an der Anschlußstelle des Ortungsgerätes eine Bitfolge-unabhängige Signal-Übertragung möglich ist. Diese Möglichkeit besteht bei Systemen der eingangs erwähnten Art, sofern die mehrstufige VerwürfelungseinrichtungJO This method assumes that a bit sequence-independent at the connection point of the locating device Signal transmission is possible. This possibility exists with systems of the type mentioned at the beginning Type, provided the multi-stage scrambler
J5 selbstsynchronisierend ist. Die verwürfelte Pseudozufallsfolge des Prüfsignals enthält dann auch den erforderlichen Schleifenschlußbefehl. Bei derartigen Systemen steht dem Vorteil der Bitfolge-unabhängigen Signal-Übertragung der Nachteil einer unvollkommenen Systemüberwachung und der Nachteil einer Fehlervervielfachung durch den selbstsynchronisierenden Verwürfler entgegen. Diese Nachteile lassen sich vermeiden, wenn man zur Systemüberwachung und zum Setzen der Verwürfelungseinrichtung eine im Übertragungssignal periodisch wiederkehrende Komponente, z. B. ein vorhandenes Rahmenkennungswort ausnutzt.J5 is self-synchronizing. The scrambled pseudo-random sequence of the test signal then also contains the required loop closure command. With such The advantage of bit-sequence-independent signal transmission has the disadvantage of imperfect systems System monitoring and the disadvantage of a multiplication of errors due to the self-synchronizing Against scramblers. These disadvantages can be avoided if you go to system monitoring and to Setting of the scrambling device a component that recurs periodically in the transmission signal, z. B. exploits an existing frame code word.
In beiden Übertragungssystemen könnten die gleichen Zwischenregeneratoren verwendet werden. Dies setzt wiederum voraus, daß in beiden Fällen das gleiche Fehlerortungsverfahren angewendet wird.The same repeaters could be used in both transmission systems. this again assumes that the same fault location method is used in both cases.
Dabei muß für beide Verfahren das Ortungssignal auf der Übertragungsstrecke nahezu identisch sein, d. h. also, daß die Bitmuster, die in einem adressenfreien Fehlerortungsverfahren für die Vorbereitung, den Schleifenschluß und die Zeitmarkierung übertragen werden, in beiden Fällen identisch sein müssen. Die Periodendauer der einzelnen Signale darf sich dabei geringfügig ändern.The locating signal on the transmission path must be almost identical for both methods, i. H. so that the bit pattern, which in an address-free fault location method for the preparation, the The end of the loop and the time stamp are transmitted, must be identical in both cases. the The period duration of the individual signals may change slightly.
Die Aufgabe der Erfindung besteht also darin, ein Verfahren und Anordnungen zur Erzeugung eines Prüfsignals anzugeben, das die vorgenannten Bedingungen erfüllt.The object of the invention is therefore to provide a method and arrangements for generating a Specify test signal that fulfills the aforementioned conditions.
Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die Periodenlänge des Prüfsignals so gewählt ist, daß das kleinste gemeinsame Vielfache aus der Länge der Rahmenperiode des Nachrichtenübertragungssvstems, der Periodenlänge des Verwürfelers und . :r Periodenlänge des Prüfsignais der Periodeniänge einesAccording to the invention, the object is achieved in that the period length of the test signal is chosen so that the least common multiple of the length of the frame period of the communication system, the period length of the scrambler and. : r Period length of the test signal of the period length of a
zur Fehlerortung ausgesandten Ortungssignals möglichst nahekommt, daß das Rahmenkennwort des PCM-Systems zur Überwachung und zum Setzen der Verwürfelungseinrichtung verwendet wird und nur einmal in der Rahmenperiode enthalten ist. Dabei soll unter Periode des Prüfsignals oder des Verwürfelers die Zeitdauer gemeint sein, nach der jeweils das erste Einsbit aus der jeweils maximal möglichen Folge von Einsbits auftritt.for error location emitted location signal comes as close as possible that the frame password of the PCM system is used to monitor and set the scrambler and only is included once in the frame period. The period of the test signal or the scrambler should be Period of time should be meant after which the first one-bit from the maximum possible sequence of One-bit occurs.
Für ein PCM-System mit 480 PCM-Kanälen und einer Rahmenperiode von 1536 Bit ergibt sich eine Weiterbildung der Erfindung, bei der die Prüfsignalperiode 59 Bit, die Periode des gesetzten Verwürfler V= 128 Bit und die Periode des gesamten Ortungssignals 7552 Bit beträgt und entsprechend nach der Verwürfelung einmal in der Periode des Ortungssignals ein aus 12 Nullbits bestehender Schleifenschlußbefehl auftritt. Eine bevorzugte Variante der Erfindung für das vorstehend genannte PCM-System ergibt sich dadurch, daß von dem Prüfsignal mit einer Periode von 59 Bit einmal je Rahmenperiode des 1536 Bit umfassenden Ortungssignals 10 Bit durch ein ebenfalls 10 Bit umfassendes Rahmenkennwort ersetzt werden, so daß in jedem 59. Rahmen die gleichen Bits des Prüfsignals durch das Rahmenkennwort ersetzt werden.For a PCM system with 480 PCM channels and a frame period of 1536 bits, there is a further development of the invention in which the test signal period is 59 bits, the period of the scrambler set V = 128 bits and the period of the entire locating signal is 7552 bits and accordingly after the scrambling, a loop closure command consisting of 12 zero bits occurs once in the period of the location signal. A preferred variant of the invention for the above-mentioned PCM system results from the fact that 10 bits of the test signal with a period of 59 bits are replaced once per frame period of the locating signal comprising 1536 bits by a frame password likewise comprising 10 bits, so that in each 59. frame the same bits of the test signal are replaced by the frame password.
Eine weitere Ausbildung der vorstehend geschilderten Verfahren nach der Erfindung ergibt sich dadurch, daß durch das Leitungsendgerät der Verwürfler so gesteuert wird, daß für jede 12. Periode des Verwürflers der Periodenanfang eine gerade Anzahl Bit, vorzugsweise 14 Bit, vor dem Rahmenkennwort beginnt und daß dazu das Rahmenkennwort so in das Prüfsignal eingesetzt wird, daß der Anfang des Rahmenkennworts in jeder 59. Periode des Ortungssignals eine gerade Anzahl von Bits nach dem Periodenbeginn des Prüfsignals beginnt. Zur Einführung eines genau definierten Fehlers ist eine Variante der vorstehend geschilderten Verfahren zweckmäßig, bei der in bestimmten periodischen Abständen, vorzugsweise in jeder tausendsten Periode des Ortungssignals, ortungssignals, wenigstens ein Bit des Ortungssignals fehlerhaft ausgesendet wird.A further development of the above-described method according to the invention results from the fact that that the scrambler is controlled by the line terminal so that for every 12th period of the scrambler the beginning of the period begins an even number of bits, preferably 14 bits, before the frame password and that for this purpose the frame password is inserted into the test signal in such a way that the beginning of the frame password in every 59th period of the locating signal an even number of bits after the beginning of the period Test signal begins. A variant of the above is to introduce a well-defined error The described method is expedient, in which at certain periodic intervals, preferably in Every thousandth period of the locating signal, locating signal, at least one bit of the locating signal is faulty is sent out.
Zum besseren Verständnis soll die Erfindung im folgenden anhand der Zeichnung näher erläutert werden.For a better understanding, the invention is explained in more detail below with reference to the drawing will.
Dabei zeigtIt shows
Fig. 1 den Sendeteil eines Leitungsendgerätes eines zu überwachenden PCM-Systems undFig. 1 shows the transmission part of a line terminal of a PCM system to be monitored and
Fi g. 2 die Schaltung eines Prüfsignalgenerators nach der Erfindung.Fi g. 2 shows the circuit of a test signal generator according to the invention.
Der in der Fig. 1 dargestellte Sendeteil eines Leitungsendgerätes empfängt über die digitale Schnittstelle ÄSdie zu übertragenden Signale, die beispielsweise im HDB-3-Code und mit einer Bitrate von etwa 34 M Bit vorliegen können. An die digitale Schnittstelle DS schließt sich der erste Decoder Dec 1 an, bei dem es sich um einen bekannten HDB-3-Decodierer handelt. Die decodierten Signale werden anschließend einem Verwürfler bzw. Scrambler Scr zugeführt, der einen Pseudozufallsgenerator und ein Exklusiv-ODER-Gatter enthält und bei dem die erzeugte Pseudozufallsfolge dem einen Eingang des Exklusiv-ODER-Gatters und die decodierten Signale dessen anderem Eingang zugeführt und miteinander durch Modulo-2-Addition verwürfelt werden. Durch diese Verwürfelung der zu übertragenden Signale können für die Übertragung schwierige Bitfolgen, wie beispielsweise lange Nullbitfolgen und lange Folgen von 1 -Bits, eliminiert werden. Damit ist während der Übertragung aller Signalfolgen die Synchronisierung in allen Teilen des PCM-Systems, insbesondere auch in dem nachgeschalteten Alphabet-Code-Wandler gesichert. Der Verwürfler enthält eine Erkennungsschaltung für das im Übertragungssignal enthaltene Rahmenkennwort und eine von dieser gesteuerte Setzeinrichtung. Die Ausgangssignale des Verwürflers Scr werden dem Alphabet-Code-Wandler ACW zugeführt, der eine Umsetzung in den für dieThe transmitting part of a line terminal device shown in FIG. 1 receives the signals to be transmitted via the digital interface AS, which signals can be present, for example, in HDB-3 code and at a bit rate of approximately 34 M bits. The first decoder Dec 1, which is a known HDB-3 decoder, is connected to the digital interface DS. The decoded signals are then fed to a scrambler Scr, which contains a pseudo-random generator and an exclusive-OR gate and in which the generated pseudo-random sequence is fed to one input of the exclusive-OR gate and the decoded signals are fed to the other input and through each other Modulo-2 addition can be scrambled. This scrambling of the signals to be transmitted makes it possible to eliminate bit sequences that are difficult for transmission, such as long zero bit sequences and long sequences of 1 bits. This ensures synchronization in all parts of the PCM system, in particular also in the alphabet-code converter connected downstream, during the transmission of all signal sequences. The scrambler contains a detection circuit for the frame password contained in the transmission signal and a setting device controlled by this. The output signals of the scrambler Scr are fed to the alphabet code converter ACW , which converts into the for the
ίο Übertragung über Koaxialkabel bei hohen Bitraten besonders günstigen MMS-43-Code vornimmt. Die umgesetzten Signale werden anschließend über die Leitungsschnittstelle LS Anpaßstufen zugeführt, die die erzeugten Signale an die Übertragungsleitung abgeben.ίο Transmission via coaxial cable at high bit rates makes particularly favorable MMS-43 code. The converted signals are then fed to adapter stages via the line interface LS , which output the generated signals to the transmission line.
: ■") Bei einem derartig aufgebauten Leitungsendgerät ist nicht ohne weiteres zu erwarten, daß ein über die digitale Schnittstelle DS eingespeistes und aus einer Reihe von Nullbits bestehendes Ortungssignal den Alphabet-Code-Wandler zur Abgabe von ternären Nullbits an die Leitungsschnittstelle LSveranlaßt.With such a structured line terminal it is not to be expected that a locating signal fed in via the digital interface DS and consisting of a series of zero bits will cause the alphabet code converter to send ternary zero bits to the line interface LS .
Nach einem anderen Vorschlag wurde deshalb ein umschaltbarer Alphabet-Code-Wandler vorgesehen, durch den die vom Verwürfler erzeugte, im Ortungssignal als Schleifenschlußbefehl erzeugte NullbitfolgeAccording to another proposal, a switchable alphabet-code converter was therefore provided, through which the zero bit sequence generated by the scrambler and generated in the locating signal as a loop closure command
_>-> entgegen der Codierregel vom Alphabetcodewandler in eine Nullbitfolge umgewandelt wird._> -> contrary to the coding rule of the alphabet code converter in a zero bit sequence is converted.
Der in der F i g. 2 dargestellte Prüfsignalgenerator enthält ein Schieberegister mit den aus />Flipflops bestehenden Stufen 51 bis 56, ein mit den (?-Ausgän-The one shown in FIG. The test signal generator shown in FIG. 2 contains a shift register with the off /> flip-flops existing levels 51 to 56, one with the (? -output-
Sd gen der beiden letzten Schieberegisterstufen verbundenen Exklusiv-ODER-Gatter G 1, ein NAND-Gatter G 2 mit sechs Eingängen, die bis auf die erste Schieberegisterstufe 51 und die sechste Schieberegisterstufe 56 jeweils getrennt mit dem ^-Ausgang einer derSd gene of the two last shift register stages connected exclusive-OR gate G 1, a NAND gate G 2 with six inputs, which apart from the first shift register stage 51 and the sixth shift register stage 56 are each separated with the ^ output of one of the
S) Schieberegisterstufen verbunden sind. Im Fall der ersten und der letzten Schieberegisterstufe 51, 56 sind die (^-Ausgänge mit jeweils einem Eingang des NAND-Gatters G 2 verbunden. Der Ausgang Q der sechsten Schieberegisterstufe 56 ist außerdem mit einem Eingang eines weiteren Exklusiv-ODER-Gatters G 3 verbunden, dessen anderer Eingang an den Ausgang einer Zähleinrichtung ZE angeschlossen ist. Mit dem Ausgang des NAND-Gatters G2 ist der eine Eingang eines AND-Gatters G4 verbunden, dessen anderer invertierender Eingang über einen ersten und einen zweiten Zähler ZrI, Zr2 vom Takteingang her gesteuert wird, und die Ausgangssignale des AND-Gatters G 4 einern^ Eingang der Zähleinrichtung ZE, dem Setzeingang 5, der vierten, fünften und sechstenS) shift register stages are connected. In the case of the first and the last shift register stage 51, 56, the (^ outputs are each connected to an input of the NAND gate G 2. The output Q of the sixth shift register stage 56 is also connected to an input of a further exclusive OR gate G 3 The other input of which is connected to the output of a counter ZE . One input of an AND gate G 4 is connected to the output of the NAND gate G2 , the other inverting input of which is connected to the clock input via a first and a second counter ZrI, Zr2 is controlled forth, and the output signals of the AND gate G 4 one ^ input of the counter ZE, the set input 5, the fourth, fifth and sixth
">o Schieberegisterstufe und dem Clear-Eingang der ersten, zweiten und dritten Schieberegisterstufe 52, 53 zugeführt werden. Zusätzlich werden der Zähleinrichtung Ze die Impulse des Bittaktes 7*1 zugeführt. Mit dem Ausgang des ersten Exklusiv-ODER-Gatters G 1 . ist der Dateneingang Oder ersten Schieberegisterstufe verbunden, die Dateneingänge D der weiteren Schieberegisterstufen sind in bekannter Weise mit <?-Ausgängen der jeweils im Signalweg davor befindlichen Schieberegisterstufe verbunden, die auslösenden Ein-"> o shift register stage and the clear input of the first, second and third shift register stage 52, 53. In addition, the counter Ze the pulses of the bit clock 7 * 1 are fed. With the output of the first exclusive OR gate G 1 the data input Or is connected to the first shift register stage, the data inputs D of the further shift register stages are connected in a known manner to the <?
M gänge der Schieberegisterstufen sind an den Takteingang Ti angeschlossen. Die Zähleinrichtung ZrX dient zur Erzeugung eines Rahmentaktes und gibt bei jedem 1536-sten Taktimpuls einen Ausgangsimpuls an die weitere Zähleinrichtung Zr2 und an ein weiteres M courses of the shift register stages are connected to the clock input Ti . The counting device ZrX is used to generate a frame cycle and sends an output pulse to the further counting device Zr2 and to another with every 1536th clock pulse
)3 Schieberegister 5r2 ab. Die weitere Zähleinrichtung Zr 2 gibt bei jedem 59-sten Eingangsimpuls einen logischen Einsimpuis an den invertierenden Eingang des AND-Gatters G4 ab, durch den dessen Ausgang auf) 3 shift registers 5r2. The further counting device Zr 2 emits a logic one pulse to the inverting input of the AND gate G4 with every 59th input pulse, through which its output
logisch Null gesetzt wird. Ein Ausgangsimpuls des Zählers Zr 2 hat damit auf das Schieberegister die gleiche Setzwirkung wie eine am Ausgang von 92 auftretende logische Null.is set to logic zero. An output pulse from the counter Zr 2 thus has the same setting effect on the shift register as a logic zero occurring at the output of 92.
Bei Anlegen eines Taktes mit einer im vorliegenden Falle gewählten Frequenz von 34 368 kHz an den Takteingang Ti werden die einzelnen Stufen des Schieberegisters nacheinander gesetzt bzw. rückgesetzt, so daß an dem Signalausgang SO ein Ausgangssignal mit einer Periodenlänge von (2* - 5) Bit abgegeben wird. Nach der Verwürfehmg in dem Verwürfler Scr, der einen siebenstufigen Pseudozufallsfolgengeneretor mit einer Periode von 27 Bit enthält, entsteht ein verwürfeltes Prüfsignal mit einer Periodendauer von 7552 Bh, das in jeder Periode 12 unmittelbar aufeinanderfolgende Nullbits enthält. Die Verkürzung der Periodenlänge auf 2«-5 also 59 Bit im Prüfsignal erfolgt dabei dadurch, daß jedesmal, wenn in den Stufen 2 bis 5 des Schieberegisters eine binäre Null eingeschrieben ist, und in den Stufen 1 und 6 am Zeitpunkt der ersten Eins naeh einem Block aus n-1 Nullen nach dem Block aus π binären Einsbits der Inhalt der vierten und fünften Schieberegisterstufe auf logisch Eins und der Inhalt der ersten Schieberegisterstufe auf Null gesetzt wird. Der gewählte Setzzeitpunkt hat dabei den Vorteil, daß der Inhalt der sechsten Stufe des Schieberegisters und damit dessen Ausgangssignal nicht verändert wird. In jeder 59. Periode des Rahmentaktes stimmt außerdem, durch die Ausgangsimpulse des Zählers Zr 2 gesteuert, der Setzzeitpunkt mit dem Auftreten des Rahmentaktes überein. Der vom Zähler Zr Zr 1 abgegebene Rahmentakt steuert eine Einblendelogik eines zweiten Schieberegisters Sr 2, dessen Signaleingang mit dem Ausgang des weiteren EXOR-Gatters G 3 verbunden ist und durch das ein Teil der durchlaufenden Prüfsignalfolge durch das Rahmenkennwort ersetzt wird.When a clock with a frequency of 34 368 kHz selected in the present case is applied to the clock input Ti , the individual stages of the shift register are set or reset one after the other, so that an output signal with a period length of (2 * -5) bits is provided at the signal output SO is delivered. After Verwürfehmg in the scrambler Scr, which includes a seven-stage Pseudozufallsfolgengeneretor with a period of 2 bit 7, produced a scrambled test signal with a period of 7552 Bh containing 12 immediately consecutive zero bits in each period. The shortening of the period length to 2 «-5, ie 59 bits, in the test signal takes place in that every time a binary zero is written in stages 2 to 5 of the shift register and in stages 1 and 6 at the time of the first one Block of n- 1 zeros after the block of π binary one bits the content of the fourth and fifth shift register stage is set to logic one and the content of the first shift register stage is set to zero. The selected setting time has the advantage that the content of the sixth stage of the shift register and thus its output signal are not changed. In every 59th period of the frame clock, controlled by the output pulses of the counter Zr 2, the setting time coincides with the occurrence of the frame clock. The frame clock output by the counter Zr Zr 1 controls a fade-in logic of a second shift register Sr 2, the signal input of which is connected to the output of the further EXOR gate G 3 and which replaces part of the test signal sequence with the frame password.
Zur Einblendung einer bestimmten Fehlerquote wird in jeder tausendsten Periode des Prüfsignals ein Bit invertiert zu seinem Sollwert abgegeben. Dies geschieht dadurch, daß in jeder tausendsten Periode die erste aufA bit is used in every thousandth period of the test signal to show a certain error rate output inverted to its setpoint. This happens because in every thousandth period the first den Setzzeitpunkt in dieser Periode folgende binäre Eins im Ausgangssignal des Prüfsignalgenerators durch eine binäre Null ersetzt wird. Zu diesem Zweck wird der Setzimpuls des Schieberegisters der Zähleinrichtung ZE The binary one following the setting time in this period is replaced by a binary zero in the output signal of the test signal generator. For this purpose, the set pulse of the shift register of the counter ZE zugeführt, deren Ausgangsimpulse die Eins-Null-Wandlung im Prüfsignal bewirken. Die Zähleinrichtung ZE enthält dazu neben einem dreistelligen Dezimalzähler einen Impulsgenerator und eine Verzögerungseinrichtung. Durch den dreistelligen Dezimalzähler wird jedersupplied, the output pulses of which cause the one-to-zero conversion in the test signal. For this purpose, the counter ZE contains a three-digit decimal counter, a pulse generator and a delay device. The three-digit decimal counter makes everyone vom Gatter GA abgegebene Rücksetzimpuls gezählt und beim tausendsten Rücksetzimpuls der Impulsgenerator aktiviert, der über die Verzögerungseinrichtung einen Ausgangsimpuls an das Gatter G 3 abgibt. Durch die im Gatter G 3 erfolgende modulo-2-Addition wirdThe reset pulse emitted by the gate GA is counted and the pulse generator is activated at the thousandth reset pulse, which emits an output pulse to the gate G 3 via the delay device. Due to the modulo-2 addition taking place in gate G 3,
ι s jeder tausendste Ausgangsimpuls des Prüfsignalgenerators, der eigentlich als logische Eins auftreten müßte, als logische Null abgegeben und dadurch ein definierter und gut meßbarer Fehler übertragen. Die in der Zahlereinrichtung weiterhin vorhandene Verzögeι s every thousandth output pulse of the test signal generator, which should actually occur as a logical one, as logical zero emitted and thereby a defined and easily measurable error transmitted. The one in the Payer institution continues to have existing delays rungseinrichtung dient zum Ausgleich der Laufzeiten zwischen dem Schieberegister und der Zähleinrichtung. Zur Bestimmung des Schleifenortes wird gewöhnlich eine Laufzeitmessung durchgeführt, zu der im vorliegenden Falle ein empfangsseitig angeordneter ZählerThe provisioning device is used to compensate for the running times between the shift register and the counter. To determine the location of the loop, it is usual a transit time measurement is carried out, for which in the present case a counter arranged on the receiving side verwendet wird Dieser Zähler wird durch das zur Fehlerquotenbestimmung invertiert abgegebene Bit gestartet und durch das Erkennen der um Eins erhöhten Zahl an Nullbits auf der Empfangsseite gestoppt. Die Periodendauer von etwa 1,72 ms zwischen zweiis used This counter is returned by the inverted bit for determining the error rate started and stopped by the recognition of the number of zero bits increased by one on the receiving side. the Period of about 1.72 ms between two Freigabeimpulsen entspricht bei einer Übertragungsgeschwindigkeit von ca. 4 bis 5 y&ec pro km meßbaren Entfernungen von 175 bis 218 km. Wird zusätzlich als Zähltakt für den Laufzeitzähler der zur Verkürzung der Prüfmusterperiode angewandte Setzpuls verwendet,Release pulses correspond to measurable distances of 175 to 218 km at a transmission speed of approx. 4 to 5 y & ec per km. If the set pulse used to shorten the test pattern period is also used as the counting cycle for the runtime counter, dann ist die Entfernungsmessung auf Abstände von etwa 200 m genau. Im Hinblick auf die weitaus größeren Abstände zwischen den einzelnen Regeneratoren der Übertragungsstrecke reicht diese Entfernungsbestimmung aus, um einen fehlerhaften Regenerator ermittelnthen the distance measurement is based on distances of about 200 m exactly. In view of the much larger distances between the individual regenerators of the Transmission distance, this distance determination is sufficient to determine a faulty regenerator zu können.to be able to.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0016416A1 (en) * | 1979-03-22 | 1980-10-01 | Siemens Aktiengesellschaft | Address-free fault localisation |
| EP0033932B1 (en) * | 1980-02-08 | 1984-06-13 | Siemens Aktiengesellschaft | Combined supervision and fault location in transmission lines for digital signals |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2649145C3 (en) * | 1976-10-28 | 1980-07-10 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Test signal generator for fault location |
| DE2703621C3 (en) * | 1977-01-28 | 1981-06-11 | Siemens AG, 1000 Berlin und 8000 München | Test signal generator for a locating device to locate faulty regenerator fields |
-
1977
- 1977-11-24 DE DE2752541A patent/DE2752541C2/en not_active Expired
-
1978
- 1978-11-17 FR FR7832516A patent/FR2410397A1/en active Granted
- 1978-11-22 IT IT30045/78A patent/IT1100180B/en active
- 1978-11-22 JP JP14357778A patent/JPS5482910A/en active Pending
- 1978-11-23 GB GB7845850A patent/GB2009472A/en not_active Withdrawn
- 1978-11-24 NL NL7811566A patent/NL7811566A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0033932B1 (en) * | 1980-02-08 | 1984-06-13 | Siemens Aktiengesellschaft | Combined supervision and fault location in transmission lines for digital signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5482910A (en) | 1979-07-02 |
| GB2009472A (en) | 1979-06-13 |
| NL7811566A (en) | 1979-05-28 |
| DE2752541C2 (en) | 1979-12-20 |
| FR2410397B1 (en) | 1983-06-10 |
| IT1100180B (en) | 1985-09-28 |
| FR2410397A1 (en) | 1979-06-22 |
| IT7830045A0 (en) | 1978-11-22 |
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