DE2721764C2

DE2721764C2 - Bit error rate determination in PCM transmission systems

Info

Publication number: DE2721764C2
Application number: DE19772721764
Authority: DE
Inventors: Josef Ing.(Grad.) 8021 Hohenschaeftlarn Doemer; Klaus-Dieter Dipl.-Ing. 8000 Muenchen Kahn
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1977-05-13
Filing date: 1977-05-13
Publication date: 1979-04-19
Also published as: DE2721764B1

Description

Die Erfindung betrifft ein Verfahren zur Bitfehlerquotenbestimmung von PCM-Übertr«,,g\jngssystemen während einer Prüfzeit, in der keine Übertragung von Informationssignalen erfolgt und statt dessen, periodisch unterbrochen durch die systembedingte Übertragung des Rahmenkennwortes und des Meldewortes, eine Pseudozufallsfolge übertragen wird, deren Länge so gewählt ist, daß sich in derem Binärsignal eine dem Rauschen angenäherte Verteilung von Einsbits und Nullbits ergibt, und Anordnungen zur Durchführung des Verfahrens.The invention relates to a method for bit error rate determination of PCM transmission systems during a test period in which no transmission of Information signals takes place and instead, periodically interrupted by the system-related transmission the frame password and the message word, a pseudo-random sequence is transmitted, the length of which is chosen so that in its binary signal there is a distribution of one bits and Results in zero bits, and arrangements for carrying out the method.

Zur Untersuchung der Funktionsweise von PCM-Übertragungssystemen und zur periodischen Überprüfung dieser Systeme ist die Ermittlung der Bitfehlerquote bei der Übertragung von bestimmten Prüfsignalen von besonderer Bedeutung. Die Untersuchungen werden gewöhnlich mit Hilfe eines Bitfehlerquoten-Meßplatzes durchgeführt, wie er in der F i g. 1 dargestellt ist. Derartige bekannte Bitfehlerquotenmeßplätze bestehen aus einem Sender für das Digitalsignal und einem entsprechenden Empfänger, zwischen denen im Signalweg das Meßobjekt, also das PCM-Übertragungssystem, angeordnet ist. Der Sender für das Digitalsignal besteht im wesentlichen aus dem Taktgenerator T₁ einem von diesem gesteuerten Wortgenerator JVG zur Erzeugung des durch eine bestimmte Bitfolge dargestellten Prüfsignals und einem an den Wortgenerator angeschlossenen Pulsformer PF, der das für die Ansteuerung des Übertragungssystems am besten geeignete Schnittstellensignal erzeugt Von dem PCM-Übertragungssystem werden die Signale dem Digitalsignal-Empfänger zugeführt, der eingangsseitigTo examine the functionality of PCM transmission systems and to periodically check these systems, the determination of the bit error rate during the transmission of certain test signals is of particular importance. The investigations are usually carried out with the aid of a bit error rate measuring station, as shown in FIG. 1 is shown. Such known bit error rate measuring stations consist of a transmitter for the digital signal and a corresponding receiver, between which the device under test, that is to say the PCM transmission system, is arranged in the signal path. The transmitter for the digital signal essentially consists of the clock generator T _1, a word generator JVG controlled by this to generate the test signal represented by a certain bit sequence and a pulse shaper PF connected to the word generator, which generates the interface signal Von which is most suitable for controlling the transmission system In the PCM transmission system, the signals are fed to the digital signal receiver on the input side

einen Eingangsverstärker E, eine an diesen angeschlossene Synchronisationsschaltung S und außerdem eine Auswerteschaltung A W aufweist Der Eingangsverstärker Edient einerseits zur Verstärkung der ankommenden Signale und andererseits dazu, die Ausgangssignale des PCM-Übertragungssystems wieder in binäre Signale zu überführen. Die Synchronisationsschaltung enthält im wesentlichen eine Vergleichseinrichtung, in der der empfangene Bitstrom mit dem erwarteten Bitstrom verglichen und das Vergleichsergebnis der Auswerteschaltung A W zugeführt wird. In der Auswerteschaltung A W erfolgt neben der Auswertung des Vergleichsergebnisses, also im wesentlichen einer Digitalisierung, die Anzeige des Vergleichsergebnisses. Für die Funktion der Synchronisationsschaltung ist die Kenntnis der vom Wortgenerator erzeugten Prüfsignale Voraussetzung, diese Voraussetzung kann entweder durch eine direkte Übertragung dieser Signale oder — im Hinblick auf die räumliche Ausdehnung des PCM-Übertragungssystems — durch einen analogen Aufbau von Synchronisationsschaltung und sendeseitigem Wortgeneraior erreicht werden.an input amplifier E, a synchronization circuit S connected to it and also an evaluation circuit AW . The input amplifier E serves on the one hand to amplify the incoming signals and on the other hand to convert the output signals of the PCM transmission system back into binary signals. The synchronization circuit essentially contains a comparison device in which the received bit stream is compared with the expected bit stream and the comparison result is fed to the evaluation circuit A W. In addition to the evaluation of the comparison result, ie essentially a digitization, the display of the comparison result takes place in the evaluation circuit AW. For the synchronization circuit to function, knowledge of the test signals generated by the word generator is a prerequisite; this requirement can be achieved either by direct transmission of these signals or - with regard to the spatial expansion of the PCM transmission system - by an analog structure of the synchronization circuit and the word generator on the transmit side.

Um bei der Bitfehlerquotenbestimmung alle praktisch möglichen Kombinationen erfassen zu können und andererseits keine dieser Bitkombinationen hervorzuheben, ist es notwendig, ein Prüfsignal zu verwenden, das eine dem Rauschen angenäherte Verteilung der einzelnen Bitwerte aufweist Zu diesem Zweck wird gewöhnlich eine Pseudozufallsfolge ausreichender Länge erzeugt LJm die Sychronisation zwischen Digitalsignal-Sender PCM-Übertragungssystem und Digitalsignalempfänger zu sichern, ist die Übertragung der für die Synchronisation benötigten Signale, also in der Regel des Rahmenkennwortes und des Meldewortes, notwendig. Zu diesem Zweck wird beim Stande der Technik in die durch einen freilaufenden Generator erzeugte Pseudozufallsfolge periodisch an bestimmten Stellen das Rahmenkennwort und das Meldewort eingeblenuet Nachteilig bei dieser Lösung ist jedoch, daß die Neusynchronisierzeit des Empfängers sowohl mit der Länge der Pseudozufallsfolge als auch mit der Länge der Rahmenperiode des PCM-Systems ansteigt Bei der Bitfehlerquotenbestimmung nach dem Stande der Technik ergibt sich also der Nachteil, daß einerseits wegen der Annäherung an eine statistische Verteilung eine minimale Länge der Pseudozufallsolge nicht unterschritten werden kann, sich aber andererseits durch die lange Neusynchronisierzeit des Empfängers Fehlinterpretationen der Meßergebnisse ergeben können. In order to be able to capture all practically possible combinations when determining the bit error rate and on the other hand, to highlight none of these bit combinations, it is necessary to use a test signal, which has a distribution of the individual bit values that approximates the noise. For this purpose, Usually a pseudo-random sequence of sufficient length creates LJm the synchronization between digital signal transmitters Securing the PCM transmission system and digital signal receiver is the transmission for the signals required for synchronization, i.e. usually the frame password and the message word, necessary. For this purpose, in the prior art, a free-running generator is used generated pseudo-random sequence periodically at certain points the frame password and the message word The disadvantage of this solution, however, is that the resynchronization time of both the receiver increases with the length of the pseudo-random sequence as well as with the length of the frame period of the PCM system When determining the bit error rate according to the prior art, there is thus the disadvantage that on the one hand because of the approximation to a statistical distribution, a minimum length of the pseudo-random sequence is not can be fallen short of, but on the other hand by the long resynchronization time of the receiver Can result in misinterpretations of the measurement results.

Die Aufgabe der Erfindung besteht also darin, Verfahren und Anordnungen zur Bitfehlerquotenbestimmung der eingangs erwähnten Art zu finden, bei denen eine erheblich geringere Synchronisieret auftrittThe object of the invention is therefore to provide methods and arrangements for determining the bit error rate of the type mentioned at the outset to be found in which a considerably lower Synchronisieret occurs

Erfindurigsgemäß wird die Aufgabe dadurch gelöst, daß während der Übertragung des Rahmenkennwortes und des Meldewortes die Übertragung der Pseudozufallsfolge unterbrochen ist und nach der Unterbrechung die Übertragung der Pseudozufallsfolge mit derjenigen Bitstelle aufgenommen wird, die der vor der Unterbrechung zuletzt übertragenen Bitstelle unmittelbar folgt. Die Erfindung beruht dabei auf der Erkenntnis, daß durch eine Einschachtelung der Bits der Pseudozufallsfolge in den für die Informationsübertragung vorgese· henen Zeitschlitz zwischen den Rahmenkenn- und den Meldewörtern die für die Synchronisation wesentliche Unterperiode erheblich verkürzt werden kann. Von besonderem Vorteil ist dabei, daß der notwendige Aufwand vergleichsweise gering ist und die gefundene Lösung aufgrund ihrer Codeunabhängigkeit für die Untersuchung verschiedener PCM-Systeme einsetzbar istAccording to the invention, the object is achieved in that during the transmission of the frame password and the message word, the transmission of the pseudo-random sequence is interrupted and after the interruption the transmission of the pseudo-random sequence is started with that bit position that was before the interruption bit position last transmitted immediately follows. The invention is based on the knowledge that by nesting the bits of the pseudo-random sequence in the information transmission The time slot between the frame identification and the message words is essential for the synchronization Sub-period can be shortened considerably. It is of particular advantage that the necessary Effort is comparatively low and the solution found is for the Examination of various PCM systems can be used

Eine bevorzugte Variante des erfindungsgemäßen Verfahrens zum Einsatz in einem System PCM 30 mit einer Rahmenperiode von 2⁹ Bit, bei dem die Länge des Rahmenkennwortes und des Meldewortes je 8 BitA preferred variant of the method according to the invention for use in a PCM 30 system with a frame period of 2 ⁹ bits, in which the length of the frame password and the message word are 8 bits each

ίο beträgt, ergibt sich dadurch, daß die Pseudozufallsfolge eine Länge von 2¹⁵ — 1 Bit aufweist In diesem Fail ergibt sich im praktischen Betrieb eine mittlere Neusyp.chronisierzeit des Empfängers zu 0,132 s, die erheblich unter dem maximal zulässigen Wert von 1 s liegt und dadurch auch noch Reserven gegenüber einer durch Bitfehler hervorgerufenen Erhöhung der Neusynchronisierzeit bietetίο is, this results in that the pseudo-random sequence has a length of 2 ¹⁵ - has 1 bit In this Fail an average Neusyp.chronisierzeit of the receiver results in practical operation to 0.132 s, which considerably s is below the maximum permissible value of 1 and thereby also offers reserves against an increase in the resynchronization time caused by bit errors

Die mittlere Neusynchronisierzeit des Empfängers ist abhängig von der Bitfehlerquou Jes PCM-Übertragungssystems; der vorstehend an gegr. bene Wert von 0,132 5 gilt deshalb nur für den Fall, daß keine Bitfehler vorkommen. Treten jedoch Bitfehler auf, so vergrößert sich die Neusynchronisierzeit da durch die Bitfehler vorhandene Synchronisierwörter verfälscht werden können und dadurch Auslassungsfehler entstehen oder durch die Bitfehler-Synchronisierwörter an falscher Stelle vorgetäuscht werden und dadurch sogenannte Imitationsfehler auftreten. Die Imiiationsfehler sind dabei im praktischen Betrieb in der Regel zu vernachlässigen, da zur Synchronisation eine größere Anzahl, beispielsweise 24 Bit ausgewertet werden und in einer stochastischen Impulsfolge die Wahrscheinlichkeit des Auftretens eines solchen Blockes sich entsprechend zu 2~²⁴ ergibt Imitationsfehler führen außerdem dazu, daß eine Fehlsynchronisation die Fehlerquote von 1/2 bei Pseudozufallsfolgen ergibt und dadurch sehr schnell erkannt wird. Wesentlich „ind also im praktischer. Betrieb nur die Auslassungsfehler, die im folgenden betrachtet werden sollen.The average resynchronization time of the receiver depends on the bit error rate of the PCM transmission system; the above stated value of 0.132 5 therefore only applies in the event that no bit errors occur. However, if bit errors occur, the resynchronization time increases because the bit errors can corrupt existing synchronization words and thus cause omission errors or are simulated by the bit error synchronization words in the wrong place and so so-called imitation errors occur. The imitation errors are usually negligible in practical operation, since a larger number, for example 24 bits, are evaluated for synchronization and the probability of such a block occurring in a stochastic pulse sequence is 2 ~ ²⁴ an incorrect synchronization results in an error rate of 1/2 in pseudo-random sequences and is therefore recognized very quickly. Essentially “ind in a practical way. Operate only the omission errors to be considered below.

Bezeichnet man die Fehlerquote des Bitstroms zu e, dann kann die Wahrscheinlichkeit, daß ein aus 24 Bit bestehendes Synchronisierwort gestört ist, zu 5=1 -(I -e)²⁴ bestimmt werden. Beträgt der zeitliche Abstand zwischen zwei möglichen Synchronisierpunkten T_min, dann liegt die mittlere Synchronisierzeit im fehlerfreien Fall bei 1/2 T_n,,.-* Beim Auftreten einer bestimmten Fehlerquote ist die mittlere Synchronisierzeit die Summe von mehreren Zeiten. Die einzelnen Summanden ergeben sich aus der Wahrscheinlichkeit.If one denotes the error rate of the bit stream for e, then the probability that a synchronization word consisting of 24 bits is disturbed can be determined as 5 = 1 - (I -e) ²⁴ . If the time interval between two possible synchronization points is T _min , then the average synchronization time in the error-free case is 1/2 T _n ,, .- * If a certain error rate occurs, the average synchronization time is the sum of several times. The individual summands result from the probability.

daß das n-te Synchronisierwort richtig ist und unter der Bedingung, daß alle vorangegangenen Synchronisierwö^r*.er falsch waren, multipliziert mit der für diesen Fall geltenden mittleren Synchronisierzeit Die Wahrscheinlichkeit daß das erste Synchronisierwon (also n=0) richtig angetroffen wird, ist (1 - s) und die entsprechende Synchronisierzeit 1/2 · T_min. War das erste Synchronisierwort falsch, dann ist die Wahrscheinlichkeit, daü das zweite Synchronisierwort (also n= 1) richtig ist, zu 5 (I-S) und die entsprechende Synchronisierzeit 3/2 ' Tmin. In entsprechender Weise ergibt sich für das dritte Synchronisierwort eine Wahrscheinlichkeit von .9(1 = S) und eine Synchronisierzeit von 5/2 · T_m^ Allgemein gilt alsothat the n-th synchronizing word is correct, and under the condition that all preceding Synchronisierwö ^r * .he were wrong, multiplied by the applicable in this case, synchronization time average, the probability that the first Synchronisierwon (thus n = 0) is found correct, (1 - s) and the corresponding synchronization time 1/2 · T _min . If the first synchronization word was wrong, then the probability that the second synchronization word (i.e. n = 1) is correct is 5 (IS) and the corresponding synchronization time is 3/2 ' Tmin. Correspondingly, the third synchronization word has a probability of .9 (1 = S) and a synchronization time of 5/2 · T _m ^ In general, the following therefore applies

Zc_ =£ Zc_ = £

I minI min H=OH = O

Daraus ereibt sich, daß durch die erfindunesBemäßeFrom this it happens that by the invention

Lösung selbst bei relativ großen Bitfehlerquoten (δ6 · 10-²) die angestrebte Neusynchronisierzeit von 1 see unterschritten wird.Solution even with relatively large bit error rates (δ6 · 10-2), the desired resynchronization time of 1 ^{second is not reached.}

In den Patentansprüchen 5 und 6 werden Anordnungen zur Durchführung der vorstehend geschilderten Verfahren beschrieben, die durch teilweise übereinstimmenden Aufbau von Sender und Empfänger Vorteile bieten.In the claims 5 and 6 arrangements for carrying out the above are described Method described, which benefits from partially matching structure of transmitter and receiver Offer.

Die Erfindung soll im folgenden anhand der Zeichnung näher erläutert werden. Dabei zeigtThe invention is to be explained in more detail below with reference to the drawing. It shows

Fig. 1 das Blockschaltbild eines Bitfehlerquotenmeßplatzes, 1 shows the block diagram of a bit error rate measuring station,

F i g. 2 den Rahmenaufbau bei Einschachtelung der Pseudozufallsfolge in den Informationszeitschlitz des Rahmens des als Meßobjekt dienenden PCM-30-Sy- is stems,F i g. 2 the frame structure when the pseudo-random sequence is nested in the information time slot of the Frame of the PCM-30 system serving as the test object,

F i g. 3 das Blockschaltbild des entsprechend F i g. 1 Ausgangszustand wieder erreicht, da 16-31 Bit eine Verschiebung von 496 Bit ergeben. Daraus ergibt sich der Abstand der zur Synchronisation des Empfängers verwendbaren Synchronisierwörter zuF i g. 3 shows the block diagram of the corresponding FIG. 1 Initial state reached again, since 16-31 bit one Result in a shift of 496 bits. This gives the distance to the synchronization of the receiver usable synchronization words

16 ·ί2¹⁵ - D+_2ΙΙ4·8
2,048· 1O¹⁷Hz -"16 · ί2 ¹⁵ - D + _2ΙΙ4 · 8
2.048 x 10 ¹⁷ Hz - "

= 0.264 .ν= 0.264 .ν

und entsprechend die mittlere Synchronisierzeit des Empfängers zu 0,132 s.and accordingly the average synchronization time of the receiver to 0.132 s.

Die im Empfänger verwertbaren Synchronisierwörter dürfen während einer gemeinsamen Unterperiode des PCM-30-Rahmensignais und der Pseudozufallsfolge nur einmal vorkommen, um eine einwandfreie Synchronisation zu gewährleisten. Deshalb sind die verabredeten Synchronisierwörter aus dem jeweils 8 BitThe synchronization words that can be used in the receiver may be used during a common sub-period of the PCM-30 frame signal and the pseudo-random sequence occur only once to ensure perfect synchronization to ensure. Therefore the agreed synchronization words are each 8 bits

im Digiiäiäignä'i-Scnder Vcf'wcüucicFi Wurigeficfäiüfs cnu'iaucnucri ϊ\&ΓιΠΊ6ΓιΚέΓιΓΓ\νϋΐ i üfiu IG Bit dci rseüdu-im Digiiäiäignä'i-Scnder Vcf'wcüucicFi Wurigeficfäiüfs cnu'iaucnucri ϊ \ & ΓιΠΊ6ΓιΚέΓιΓΓ \ νϋΐ i üfiu IG Bit dci rseüdu-

F i g. 4 das Blockschaltbild der Synchronisationsschaltung im Digitalsignal-Empfänger des Bitfehlerquotenmeßplatzes nach der F i g. 1.F i g. 4 shows the block diagram of the synchronization circuit in the digital signal receiver of the bit error rate measuring station according to FIG. 1.

Der Bitfehlerquotenmeßplatz nach der F i g. 1 ist bei der Besprechung des Standes der Technik bereits erläutert worden. Der gleiche blockmäßige Aufbau wird zur Durchführung des Verfahrens nach der Erfindung benutzt Zu diesem Zwecke sind jedoch der Wortgenerator WG im Sender und die entsprechende Synchronisationsschaltung im Empfänger verändert. Der Wortgenerator WG im Sender liefert das Rahmensignal für das als Objekt verwendete PCM-30-System und in dessen Informations-Zeitschlitz neben anderen einstellbaren Programmen die Pseudozufallsfolge mit einer Länge von 2'⁵-l Bit. Die Synchronisationsschaltung 5 im Empfänger erwartet einen festgelegten Block von 24 Bit vom Sender, der sich aus dem Rahmenkennwort zu 8 Bit und weiteren 16 Bit aus der Pseudozufallsfolge zusammensetzt und der im Empfänger nach Auslösung durch die Synchronisationsschaltung .Sebenfalls erzeugt wird. Da beide Bitblöcke im störungsfreien Fall identisch sein müssen, kann dadurch die zu überprüfende Folge auf Fehler untersucht werden.The bit error rate measuring station according to FIG. 1 has already been explained in the discussion of the prior art. The same block-like structure is used to carry out the method according to the invention. For this purpose, however, the word generator WG in the transmitter and the corresponding synchronization circuit in the receiver have been changed. The word generator WG in the transmitter supplies the frame signal for the object used as the PCM-30 system and in the time slot information in addition to other settable programs, the pseudo-random sequence having a length of 2 ^'5 -l bits. The synchronization circuit 5 in the receiver expects a fixed block of 24 bits from the transmitter, which is composed of the frame password of 8 bits and a further 16 bits from the pseudo-random sequence and which is also generated in the receiver after being triggered by the synchronization circuit. Since both bit blocks have to be identical in a fault-free case, the sequence to be checked can be examined for errors.

Die F i g. 2 zeigt den Rahmenaufbau für den Fall, daß die Bits der Pseudozufallsfolge in der Weise in den Informationszeitschlitz eingeschachtelt sind, daß, beispielsweise durch Unterbrechung der Taktsteuerung des Pseudozufallsfolgengenerators, während der Übertragung des Rahmenkennwortes und des Meldewortes nach der Unterbrechung die Übertragung der Pseudozufallsfolge mit derjenigen Bitstelle aufgenommen wird, die der vor der Unterbrechung als letzte übertragene Bitstelle unmittelbar folgt Dadurch sollte sich im Falle der Prüfung eines Systems PCM 30 mittels einer Pseudozufallsfolge mit der Länge von 2¹⁵-1 Bit eine Verkürzung der gemeinsamen Unterperiode zwischen Pseudozufallsfolgen-Periode und Rahmenperiode PCM 30 um den Faktor 31 und eine entsprechende Verkürzung der Neusynchronisierzeit ergeben. Die Verkürzung um den Faktor 31 ergibt sich dadurch, daß zwischen zwei Rahmenkennwörtern AKW(MId ebenfalls zwischen zwei Meldewörtern MW) 496 Bits der Pseudozufallsfolge liegen und am Ende der Periode der Pseudozufallsfolge 31 Bits der Pseudozufallsfolge übrig bleiben. Dadurch verschiebt sich der Beginn jeder neuen Periode der Pseudozufallsfolge, der in der unteren Zeile der Fig.2 dargestellt ist, um 31 Bit Nach 16 Perioden der Pseudozufallsfolge, entsprechend 2114 halben Rahmenperioden des Systems PCM 30, ist bereits der zufallsfolge zusammengesetzt.The F i g. 2 shows the frame structure for the case that the bits of the pseudo-random sequence are nested in the information time slot in such a way that, for example by interrupting the clock control of the pseudo-random sequence generator, during the transmission of the frame password and the message word after the interruption, the transmission of the pseudo-random sequence with that bit position which immediately follows the last bit position transmitted before the interruption.This should result in a shortening of the common sub-period between the pseudo-random sequence period and the frame period PCM 30 in the case of testing a PCM 30 system using a pseudo-random sequence with a length of 2 ^{15 -1 bits} by a factor of 31 and a corresponding reduction in the resynchronization time. The shortening by a factor of 31 results from the fact that between two frame passwords AKW (MId also between two message words MW) there are 496 bits of the pseudo-random sequence and 31 bits of the pseudo-random sequence remain at the end of the period of the pseudo-random sequence. This shifts the beginning of each new period of the pseudo-random sequence, which is shown in the lower line of FIG. 2, by 31 bits. After 16 periods of the pseudo-random sequence, corresponding to 2114 half frame periods of the PCM 30 system, the random sequence is already composed.

Die F i g. 3 zeigt das Blockschaltbild des Wortgenerators WG im Digitalsignalsender. Der Wortgenerator WG besteht aus der mit einer Taktquelle Tverbundenen Steuereinheit SF mit einem programmierbaren Zähler, einem Generator PR \5G für die Pseudozufallsfolgen, einem Festwortgenerator FWG, einem Prüfmustergenerator PMG, einem Rahmenkennwort- und Meldewortgt.cerator RKJMWG mit einem Parallel-Serien-Wandler, einer Anordnung zur Einblendung des Rahmenkennwortes und des Meldewortes RKJMWE und einer Torschaitung TOR, die mit einem steuerbaren Programmwahlschalter PW verbunden ist, über den als Programm beispielsweise die Pseudozufallsfolge oder aber auch andere Programme wählbar sind. Die Ausgänge der Steuereinheit SF sind mit den Steuereingängen der einzelnen Generatoren PR 15G, FWG, PMG und RKJMWG sowie mit der Einblendeanordnung verbunden. Die Ausgänge des Pseudozufallsfolgengenerators PR\5G, des Festwortgeneratos FWG und des Prüfmustergenerators PMG sind mit den Eingängen der Torschaltung verbunden, deren Ausgang mit dem einen Eingang der Anordnung zur Einblendung des Rahmenkennwortes und des Meldewortes verbunden ist Zu diesem Zweck ist der andere Eingang dieser Anordnung mit dem Ausgang des Rahmenkennv.cri- und Meldewortgenerators verbunden. Der Ausgang der Einblendeanordnung stellt den Ausgang des Wortgenerators WG dar, der entsprechend F i g. 1 mit dem Eingang des Pulsformers PFverbunden istThe F i g. 3 shows the block diagram of the word generator WG in the digital signal transmitter. The word generator WG consists of the control unit SF connected to a clock source T with a programmable counter, a generator PR \ 5G for the pseudo-random sequences, a fixed word generator FWG, a test pattern generator PMG, a frame password and message word. Cerator RKJMWG with a parallel-serial converter, an arrangement for fading in the frame password and the message word RKJMWE and a gate connection TOR, which is connected to a controllable program selector switch PW , via which, for example, the pseudo-random sequence or other programs can be selected as a program. The outputs of the control unit SF are connected to the control inputs of the individual generators PR 15G, FWG, PMG and RKJMWG as well as to the panel arrangement. The outputs of the pseudo random sequence generator PR \ 5G, the fixed word generator FWG and the test pattern generator PMG are connected to the inputs of the gate circuit, the output of which is connected to one input of the arrangement for displaying the frame password and the message word. For this purpose, the other input of this arrangement is connected to connected to the output of the frame identification code and message word generator. The output of the fade-in arrangement represents the output of the word generator WG , which corresponds to FIG. 1 is connected to the input of the pulse shaper PF

Die Funktion der Steuereinheit beginnt in Abhängigkeit von dem angelegten Takt mit dem Empfang einer Meldung vom Pseudozufallsgenerator PR15G, der diese nach Decodierung eines bestimmten Zustandes der erzeugten Pseudozufallsfolge an die Steuereinheit abgibt Bei Empfang dieser Meldung löst die Steuereinheit in der Einrichtung zur Einblendung des Rahmenkennwortes und des Meldewortes die Einblendung des Rahmenkennwortes aus und stoppt gleichzeitig den Pseudozufallsfolgengenerator. Nachdem der programmierbare Zähler in der Steuereinheit 8 Bit abgezählt hat, wird angenommen, daß die Einblendung des Rahmenkennwortes beendet ist und dadurch die Steuereinheit veranlaßt vom Pseudozufallsfolgengenerator PR15G über die Torschaltung TOR eine bestimmte Folge aus der erzeugten Pseudozufallsfolge, beispielsweise also die ersten 16 Bit in den abgehenden Bitstrom einzublenden und so das vorgesehene Synchronisationswort für die Empfängersynchronisation abzugeben. The function of the control unit begins depending on the applied clock with the receipt of a message from the pseudo-random generator PR15G, which sends this to the control unit after decoding a certain state of the generated pseudo-random sequence Message word, the fade-in of the frame password and at the same time stops the pseudo random sequence generator. After the programmable counter in the control unit has counted 8 bits, it is assumed that the fade-in of the frame password has ended and the control unit thereby causes the pseudo-random sequence generator PR15G to generate a certain sequence from the generated pseudo-random sequence via the gate circuit TOR, for example the first 16 bits in the fade in outgoing bit stream and thus deliver the intended synchronization word for receiver synchronization.

Nach der Einblednung des Rahmenkennwortes undAfter entering the framework password and

der ersten 16 Bit der Pseudozufallsfolge werden weitere 232 Bit dieser Pseudozufallsfolge entsprechend F i g. 2 abgegeben, bis, erzeugt durch den programmierbaren Zähler, die Steuereinheit die Einblendung des 8 Bit umfassenden Meldewortes veranlaßt. Bei der Einblendung des Meldewortes wird ebenfalls der Pseudozufalls^ folgengenefator PR15G gestoppt. Entsprechend Fi g. 2 erscheint nach der Einblednung von 16 vollen Pseudozufallsfolgen wieder der Anfangszustand, daß nämlich zunächst das 8 Bit umfassende Rahmenkennwort und anschließend die ersten 16 Bit der Pseudozufallsfolge abgegeben werden. Beim Aufbau des Wortgenerators ist außerdem berücksichtigt, daß unmittelbar nach dem Einschalten zunächst ein beliebiger Zustand zwischen den Generatoren für die Pseudozufallsfolge und dem Rahmenkennwort und Meldewortgenerator bestehen kann. Aus diesem Grund wird aus dem für die Erzeugung der Pseudozufallsfolge im Generator PR15G angeordneten rückgekoppelten Schieberegister ein Triggerimpuls abgeleitet und durch einen frequenzteilenden Zähler jeder 16. Triggerimpuls ausgewertet Und die Einblendung eines Rahmenkennwortes und die Sperrung des Schieberegisters veranlaßt.the first 16 bits of the pseudo-random sequence become a further 232 bits of this pseudo-random sequence according to FIG. 2 issued until, generated by the programmable counter, the control unit causes the 8-bit message word to be displayed. When the message word is displayed, the pseudo-random ^ sequence generator PR15G is also stopped. According to Fi g. 2, after the incorporation of 16 full pseudo-random sequences, the initial state appears again, namely that first the 8-bit frame password and then the first 16 bits of the pseudo-random sequence are output. In the construction of the word generator, it is also taken into account that immediately after switching on, an arbitrary state can exist between the generators for the pseudo-random sequence and the frame password and message word generator. For this reason, a trigger pulse is derived from the feedback shift register arranged in the generator PR15G to generate the pseudo-random sequence and every 16th trigger pulse is evaluated by a frequency-dividing counter, and a frame password is displayed and the shift register is locked.

In der Fig.4 ist in einem Blockschaltbild die Synchronisationseinrichtung im Digitalsignal-Empfänger gezeigt. Die Synchronisationseinrichtung im Empfänger enthält einen Speicher PROM, einen mit dessen Ausgang verbundenen Vergleicher, ein als Serien-Parallelwandler arbeitendes und für 24 Bitplätze eingerichtetes Schieberegister REG, einen weiteren Wortgenerator WGE sowie eine Anordnung zum Fehlervergleich FV. Der Wortgenerator WGE entspricht dem in der Fig.3 dargestellten Wortgenerator, der durch eine Taktquelle T gesteuert ist und an einem weiteren Steuereingang ein Freigabesignal von dem Vergleicher VGL erhält. Die Ankopplung dieses Freigabesignals FS an die Steuereinheit SE/BZ ist in der F i g. 3 bereits angedeutet.The synchronization device in the digital signal receiver is shown in a block diagram in FIG. The synchronization device in the receiver contains a memory PROM, a comparator connected to its output, a shift register REG operating as a series-parallel converter and set up for 24 bit locations, a further word generator WGE and an arrangement for error comparison FV. The word generator WGE corresponds to the word generator shown in FIG. 3, which is controlled by a clock source T and receives an enable signal from the comparator VGL at a further control input. The coupling of this release signal FS to the control unit SE / BZ is shown in FIG. 3 already indicated.

Da der Eingang des Schieberegisters REG mit dem Ausgang des Meßobjektes verbunden ist, enthält das Schieberegister die vom Sender ausgesandten digitalen Signale DS, außerdem erhält es von der Taktquelle T Taktimpulse. Die empfangenen digitalen Signale werden bitweise durch das Schieberegister geschoben undSince the input of the shift register REG is connected to the output of the device under test, the shift register contains the digital signals DS sent by the transmitter; it also receives clock pulses from the clock source T. The received digital signals are shifted bit by bit through the shift register and

ίο dabei der Inhalt des Schieberegisters in der Vergleichseinrichtung VGL jeweils mit den 8 Bit des Rahmenkennwortes und dem Inhalt des Speichers PROMverglichen; die 8 Bit des Rahmenkennwortes sind dabei am Sender und Empfänger frei einstellbar. Ebenso kann der Speicher PROM über den Wahlschalter EA neben der Pseudozufallsfolge auch andere Programme erhalten. Bei dem Programm PR15 wird im Speicher PROM der Speicherplatz aufgerufen, in dem diejenige Bitkombination eingespeichert wurde, mit der der Sender nach Selbstsynchronisation lösläuft. Stimmen die beiden am Vergleicher entstehenden 24-Bit-Blöcke überein, dann wird durch das übermittelte Freigabesignal FS der Wortgenerator WGE aktiviert, der daraufhin mit der Abgabe der verabredeten Bitkombination beginnt und somit synchron zum Wortgenerator im Sender läuft. Die Übermittlung des Freigabesignals verursacht also einen einmaligen Setzvorgang, durch den sich der für die Selbstsynchronisation im Sender erforderliche Schaltungszusatz erübrigt Nach der Synchronisation derThe content of the shift register in the comparison device VGL is compared with the 8 bits of the frame password and the content of the memory PROM ; the 8 bits of the frame password can be freely set on the transmitter and receiver. The memory PROM can also receive other programs in addition to the pseudo-random sequence via the selector switch EA. In the program PR15 , the memory location is called up in the memory PROM in which that bit combination was stored with which the transmitter runs after self-synchronization. If the two 24-bit blocks produced at the comparator match, the transmitted enable signal FS activates the word generator WGE , which then begins to output the agreed bit combination and thus runs synchronously with the word generator in the transmitter. The transmission of the release signal thus causes a one-time setting process, which makes the additional circuitry required for self-synchronization in the transmitter unnecessary

beiden Bitströme wird auf Obereinstimmung in der Anordnung für den Fehlervergleich FV verglichen und die ermittelten Fehler in der Anzeigeeinrichtung FA gezählt und angezeigt Übersteigt die Fehlerquote einen voreinstellbaren Wert, dann erfolgt die Auslösung einer Neusynchronisation.Both bit streams are compared for agreement in the arrangement for the error comparison FV and the detected errors are counted and displayed in the display device FA . If the error rate exceeds a presettable value, a new synchronization is triggered.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

Patent claims:

1. Procedure for determining the operating error rate of PCM transmission systems during a test period in which no information signals are transmitted takes place and instead, periodically interrupted by the system-related transmission the frame password and the message word, a pseudo-random sequence is transmitted, the to Length is chosen so that in its binary signal there is a distribution of Results in one bits and zero bits, characterized in that that during the transmission of the frame password and the message word Transmission of the pseudo-random sequence is interrupted and, after the interruption, the transmission of the Pseudo-random sequence is recorded with the bit position that was before the interruption The bit segment last transmitted immediately follows.

2. A method for bit error quota determination according to claim 1 in a PCM 30 system with a frame period of 2 ⁹ bits, in which the length of the frame password and the message word is 8 bits each, characterized in that the pseudo-random sequence has a length of 2 ¹⁵ -1 bits and is generated in a pseudo-random sequence generator, the clock control of which is interrupted during the transmission of the frame password and the message word jo

3. The method according to claim 2, characterized in that from your framework password with 8 bits and at least 15 bits of the pseudo-random sequence a new synchronization word is formed.

4. The method according to claim 3, characterized in that a certain 15-bit word of the Pseudo random sequence selected and converted into a pulse sequence by decoding that this pulse sequence is divided in terms of frequency in a ratio of 16: 1 and the -to generated thereby Pulse train is used to trigger the frame generator of the PCM 30 system.

5. measuring station for bit error rate determination with a transmitter containing a clock generator, a word generator and a pulse shaper and a receiver containing an input amplifier, a synchronization circuit and an evaluation circuit for performing the method according to claims 1 to 4, characterized in that the im Word generator arranged on the transmitter contains a clock-controlled control unit (SE with a programmable counter which controls a pseudo-random sequence generator (PR tSG ^, whose output is connected via a gate circuit (TOR) to one input of an arrangement for inserting the frame password and the message word in the bit stream to be transmitted in that a further input of this arrangement to the output of Rahmenkennwort- and message word generator (RKJMWG) is connected, that the gate circuit (gATE) further th with a gest your * program selector (PW) is connected, the control output is also connected to the generator for the pseudo-random sequence (PR 15C) is connected and that the control inputs of the device (RKJMWE) are connected to the frame password ^ and message word introduction and the Rahrhenkennwort * and message word generator (RKJMWG) with control outputs of the control unit (SE) , that the control output of the pseudo random sequence generator (PR \ 5G) with the control input of the control unit (SE) is connected and that the receiving-side synchronization device contains a comparator device (VGL) , one group of inputs with outputs of a shift register (REG) passed through by the received bit stream and the other group of inputs with one of a program source (PR 15) connected memory (PROM) are connected to a frame password generator that the comparator (VGL) is connected to a receiving-side word generator (WGE) which, after being activated by an enable signal from the comparator (VGL), outputs a synchronous word to an error comparison arrangement (FV) and that the error comparison arrangement (FV) there s compares the synchronous word generated at the receiving end with the bit stream passed through the shift register (REG) and sends the result of the comparison to an evaluation and display device (FA) for the detected error

6. Bit error quota measuring station according to claim 5, characterized in that a fixed word generator (FWG) and a test pattern generator (PMG) are also provided in the transmitting-side word generator, which are controlled by the controllable program selector (PW) on the one hand and on the other hand by the control unit / ^ and instead of the Pseudo-random generator (PR 15G) deliver certain predefined bit sequences to other inputs of the gate circuit (TOR).