DE2750432A1 - Monolithic semiconductor unit for logic circuit - has several zones of first and second conduction types forming lateral and vertical transistors - Google Patents

Monolithic semiconductor unit for logic circuit - has several zones of first and second conduction types forming lateral and vertical transistors

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DE2750432A1 DE19772750432 DE2750432A DE2750432A1 DE 2750432 A1 DE2750432 A1 DE 2750432A1 DE 19772750432 DE19772750432 DE 19772750432 DE 2750432 A DE2750432 A DE 2750432A DE 2750432 A1 DE2750432 A1 DE 2750432A1
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Abstract

The unit (1) consists of a zone of a first conduction type in an SC chip, and zones of the second conduction type forming a lateral transistor with the above zone. A zone of a first conduction type is produced in one of the zones of the second conduction type. It serves as a collector zone of a vertical transistor, while the second zone of the second conduction type serves as emitter-injection zone of the lateral transistor. A third zone of the second conduction type is produced in the zone of first conduction type, at a greater distance from the injector zone. A zone of the first conduction type is produced in it, serving as a further collector of the vertical transistor.

Description

Halbleiter-Grundbaustein für eine 1 2L-Schaltung Basic semiconductor component for a 1 2L circuit

Die Erfindung betrifft einen Halbleiter-Grundbaustein für eine I2L-Schaltung gemäß dem Oberbegriff des Pa-2 tentanspruches 1. Bei I2L-Logikschaltungen<Integrated Injection Logic) handelt es sich um die Anwendung einer bipolaren Transistortechnologie, bei der anstelle der sonst üblichen passiven Widerstände aktive Konstantstromquellen aus Lateraltransistoren verwendet werden.The invention relates to a basic semiconductor component for an I2L circuit according to the preamble of patent claim 1. With I2L logic circuits <Integrated Injection Logic) is the application of a bipolar transistor technology, with active constant current sources instead of the otherwise usual passive resistors made of lateral transistors can be used.

Das Grundelement einer I2L-Schaltung ist eine Inverter-Konfiguration die aus einem vertikalen und aus einem lateralen Transistor besteht. Durch entsprechende Verknüpfung des Inverters am Eingang bzw. am Ausgang mit anderen Inverterstufen lassen sich einfach aufgebaute Logikschaltungen realisieren, die mit einer geringen Halbleiterfläche auskommen und einen niederen Strombedarf aufweisen. Die Inverterkonfiguration besteht beispielsweise aus einem pnp-Lateraltransistor als Stromquelle, der einen npn-Transistor mit mehreren Kollektoren, welcher als Schalter wirkt, ansteuert.The basic element of an I2L circuit is an inverter configuration which consists of a vertical and a lateral transistor. Through appropriate Linking the inverter at the input or output with other inverter stages can be implemented simply structured logic circuits with a low Make do with semiconductor area and have a low power consumption. The inverter configuration consists, for example, of a pnp lateral transistor as a current source, the one npn transistor with several collectors, which acts as a switch, controls.

Anhand der Figur 1 soll eine übliche Grundschaltung eines 1 2L-Invertergatters erläutert werden. Die Figur 1a zeigt, wie die in der Figur Ib dargestellte Schaltung in einer bipolaren Halbleitertechnik realisiert wird.A conventional basic circuit of a 1 2L inverter gate should be based on FIG explained. Figure 1a shows how the circuit shown in Figure Ib is realized in a bipolar semiconductor technology.

Die Schaltung der Figur 1b besteht aus einem als Stromquelle wirkenden Transistor T1, der die Bas.isstronrversorgung des nachgeschalteten Transistors T2 sicherstellt und als Belastung der treibenden Transistoren wirkt. Der als Inverter arbeitende Transistor T2 weist mehrere Kollektorausgänge C1 C2 und C3 auf, über die durch entsprechende Verdrahtung mit nachfolgenden Gatterstufen logische Verknüpfungen hergestellt werden können. Die Basiselektrode des Transistors T1 ist mit der Emitterelektrode des Schalttransistors T2 kurzgeschlossen. An die Emitterelektrode des Transistors T1 wird die Spannungsversorgungsquelle angeschlossen. Die Kollektorzone des Transistors T1 ist identisch mit der Basiszone des Transistors T2.The circuit of Figure 1b consists of one acting as a current source Transistor T1, which is the basic power supply of the downstream Ensures transistor T2 and acts as a load on the driving transistors. The transistor T2 operating as an inverter has several collector outputs C1 C2 and C3, via the appropriate wiring to subsequent gate stages logical links can be established. The base electrode of the transistor T1 is short-circuited to the emitter electrode of the switching transistor T2. To the The voltage supply source is connected to the emitter electrode of the transistor T1. The collector zone of the transistor T1 is identical to the base zone of the transistor T2.

2 Zur Verwirklichung dieser Schaltung in I L-Technik wird gemäß der Figur la in einen Halbleiterkörper 1 mit einer hochdotierten Grunddotierung (2) eine Zone 3 eingebracht, die den Leitungstyp des Halbleitergrundkörpers aufweist. Man spricht hier von der nichtisolierten I2L-Technologie, da die verschiedenen Halbleiterbereiche 3, in denen die einzelnen Gatter untergebracht werden, nicht durch pn-Ubergänge voneinander isoliert sind. Sie sind nur durch hochdotierte Bereiche 4 so voneinander getrennt, daß keine unerwünschten Schaltfunktionen zwischen verschiedenen Gattern erfolgen. Bei dem in der Figur la dargestellten Beispiel sind der Halbleitergrundkörper 2 und damit auch die Separationsbereiche 4 n -dotiert. Die für die Aufnahme eines Gatters vorgesehene Zone 3 ist schwächer n-dotiert. In diese Zone 3 werden nun nebeneinanderliegend zwei Halbleiterzonen 5 und 6 vom zweiten Leitungstyp eingebracht. 2 To implement this circuit in IL technology, according to FIG Figure la in a semiconductor body 1 with a highly doped basic doping (2) a zone 3 is introduced, which has the conductivity type of the semiconductor base body. One speaks here of the non-isolated I2L technology, as the various semiconductor areas 3, in which the individual gates are accommodated, not through pn junctions are isolated from each other. They are only so from each other by highly doped areas 4 separated that no undesired switching functions between different gates take place. In the example shown in FIG. 1 a, the semiconductor base bodies are 2 and thus also the separation areas 4 n -doped. The for the Zone 3 intended to accommodate a gate is less n-doped. In this zone 3 there are now two semiconductor zones 5 and 6 of the second conductivity type lying next to one another brought in.

Diese beiden beispielsweise p+ -dotierten Bereiche bilden zusammen mit der Zone 3 einen Lateraitransistor, der dem Transistor T1 der Figur 1b entspricht. An die eine Zone 5 wird daher eine injektorelektrode angebracht, so daß dieser Transistor T1 als Stromquelle dient.These two areas, for example p + -doped, form together with zone 3 a laterai transistor which corresponds to transistor T1 of FIG. 1b. An injector electrode is therefore attached to one zone 5, so that this transistor T1 serves as a power source.

In die andere Zone 6 vom zweiten Leitungstyp werden beispielsweise nebeneinanderliegend 3 Kollektorzonen 7, 8 und 9 eingebracht, deren Leitungstyp dem der Zone 3 entspricht, aber höher dotiert ist. Beim dargestellten Ausführungsbeispiel sind die Kollektorzonen 7 bis 9 n -dotiert. Alle 3 Kollektorzonen werden mit einer Anschlußelektrode C1 bis C3 versehen; die Basiszone 6 wird mit einem Basisanschlußkontakt B versehen. Die Kollektorzonen 7 bis 9 bilden somit zusammen mit deç Basiszone 6 und der Emitterzone 3 einen vertikalen Transistor mit mehreren Ausgangselektroden, der invers gegenüber dem üblichen Aufbau von Planartransistoren ist. Man spricht auch von aufwärtsbetriebenen Vertikaltransistoren, weil die Emitterfunktion im Inneren des Halbleiterkörpers liegt und die Kollektorzone in die Basiszone eingelassen wurden.In the other zone 6 of the second conductivity type, for example 3 collector zones 7, 8 and 9 placed next to one another, their conductivity type which corresponds to zone 3, but is more highly doped. In the illustrated embodiment the collector zones 7 to 9 are n -doped. All 3 collector zones are with one Terminal electrode C1 to C3 provided; the base zone 6 is connected to a base terminal contact B provided. The collector zones 7 to 9 thus form together with the base zone 6 and the emitter zone 3 a vertical transistor with several output electrodes, which is the inverse of the usual structure of planar transistors. One speaks also of boosted vertical transistors, because the emitter function is inside of the semiconductor body and the collector zone were let into the base zone.

Beim Betrieb des dargestellten Gatters werden nun aus der Zone 5 Ladungsträger in die Basis zone 6 des Vertikaltransistors injiziert, durch die bei äußerlich nicht mit Masse verbundener Basiselektrode der Basisemitterübergang durchlässig und damit der Vertikaltransistor durchgeschaltet wird. Über alle 3 Kollektoren des Vertikaltransistors T2 kann dann Strom fließen.When the gate shown is in operation, zone 5 now becomes charge carriers injected into the base zone 6 of the vertical transistor, by not externally with the base electrode connected to ground, the base-emitter junction is permeable and thus the vertical transistor is switched through. Across all 3 collectors of the vertical transistor T2 can then flow current.

Mit Hilfe der in der Figur 1 dargestellten Gatter-Schaltung wurden beispielsweise Binärteilerzellen für Uhrenschaltkreise aufgebaut. Es gibt hierbei Schaltungen, die 6 Gatter enthalten und solche die mit 4 Gattern auskommen. Bei der 4-Gatterschaltung handelt es sich um jeweils 2 kreuzgekoppelte Flip-Flops (Master-Slave-Prinzip) mit einer Rückkopplung vom Ausgang des Slave-Flip-Flops auf einen Eingang des Master-Flip-Flops.With the help of the gate circuit shown in FIG for example binary divider cells for clock circuits. There is here Circuits that contain 6 gates and those that get by with 4 gates. at the 4-gate circuit consists of 2 cross-coupled flip-flops (master-slave principle) with a feedback from the output of the slave flip-flop to an input of the master flip-flop.

Bei der Ansteuerung des Master-Flip-Flops und bei der Übertragung der Information vom Master-Flip-Flop auf das Slave-Flip-Flop entstehen logische Unbestimmtheiten, die nur durch Verzögerungsglieder eliminiert werden können. In der Zeitschrift "IEEE Journal of Solid-State-Circuits" Dezember 1976, Seiten 847 bis 849, wird eine Binärteilerzelle mit 4 I2L-Gattern beschrieben, die Verzögerungsglieder enthält. Die Verzögerung wird dadurch erreicht, daß der Injektionsstrom in bestimmte Gatter der Zelle reduziert wird. Hierzu sind schwierig zu realisierende Einschnitte oder Trennzonen im Bereich der Basiszone des Lateraltransistors eines Vertikaltransistors erforderlich. Dabei wirkt die Verzögerung auf alle Ausgänge eines Gatters.When controlling the master flip-flop and when transmitting the information from the master flip-flop to the slave flip-flop is logical Indeterminacies that can only be eliminated by delay elements. In IEEE Journal of Solid State Circuits December 1976, pages 847 to 849, a binary divider cell with 4 I2L gates is described, the delay elements contains. The delay is achieved in that the injection flow in certain gate the cell is reduced. For this purpose, incisions or cuts that are difficult to realize are Separation zones in the area of the base zone of the lateral transistor of a vertical transistor necessary. The delay affects all outputs of a gate.

Der Erfindung liegt die Aufgabe zugrunde, einen Halbleiter-Grundbaustein mit einer eingebauten Verzögerung zur Beseitigung von logischen Unbestimmtheiten anzugeben, dessen Herstellung keine zusätzlichen technologischen Arbeitsschritte erforderlich macht und leicht realisierbar ist. Diese Aufgabe wird durch die kennzeichnenden Merkmale des Patentanspruches 1 gelöst.The invention is based on the object of a basic semiconductor module with a built-in delay to remove logical ambiguity indicate the production of which does not require any additional technological work steps makes necessary and is easy to implement. This task is characterized by the Features of claim 1 solved.

Nach der Erfindung werden somit nicht - wie bisher üblich - in eine Zone des Halbleiterkörpers vom ersten Leitungstyp, zwei Zonen vom zweiten Leitungstyp eingebracht, sondern es nunmehr drei Zonen vom zweiten Leitungstyp, so daß auch zwei Lateraltransistoren'gebildet werden.According to the invention are thus not - as previously usual - in a Zone of the semiconductor body of the first conductivity type, two zones of the second conductivity type introduced, but there are now three zones of the second conductivity type, so that too two lateral transistors' are formed.

Zwei der Zonen vom zweiten Leitungstyp dienen zur Aufnahme von Kollektorelektroden, die nunmehr zeitverzögert gegeneinander Strom führen, wenn der Schalttransistor durchgesteuert wird. Die dritte Zone vom zweiten Leitungstyp bildet die Emitter-Injektor-Zone des zur Konstantstromquelle gehörenden Lateraltransistors. Die drei Zonen vom zweiten Leitungstyp werden vorzugsweise an der Halbleiteroberfläche in einer Reihe angeordnet, wobei das eine Ende der Reihe von der Emitterinjektor zone gebildet wird. Es sei darauf hingewiesen, daß die Erfindung nicht nur auf die Ausbildung von drei Zonen vom zweiten Leitungstyp beschränkt ist, sondern daß in einer Reihe weitere, zunehmend von der Injektorzone beabstandete Zonen vom zweiten Leitungstyp vorhanden sein können, die jeweils mindestens eine Kollektorzone des Vertikaltransistors enthalten. Die Zonen vom zweiten Leitungstyp sind in jedem Fall so voneinander beabstandet, daß beim Durchschalten des Vertikaltransistors zunächst die Kollektoren in der der Injektorzone benachbarten Zone vom zweiten Leitungstyp Strom führen, während die Kollektorzone in der von der Injektorzone abgewandten Zone vom zweiten Leitungstyp zeitverzögert gegenüber dbn Kollektoren der anderen Zone Strom führen. Der Abstand zwischen zwei Zonen vom zweiten Leitungstyp liegt vorzugsweise in der Größenordnung von 2 bis 3 lum, Der Abstand muß auf jeden Fall so gewählt werden, daß die Zonen vom zweiten Leitungstyp mit der sie umgebenden Zone vom ersten Leitungstyp Lateraltransistoren bilden.Two of the zones of the second conductivity type are used to accommodate collector electrodes, which now lead against each other with a time delay when the switching transistor is controlled. The third zone of the second conductivity type forms the emitter-injector zone of the lateral transistor belonging to the constant current source. The three zones from the second Line type are preferred on the semiconductor surface in arranged in a row, one end of the row from the emitter-injector zone is formed. It should be noted that the invention is not limited to training is limited by three zones of the second conductivity type, but that in a series further, increasingly spaced apart from the injector zone zones of the second conduction type may be present, each of which has at least one collector zone of the vertical transistor contain. The zones of the second conductivity type are in each case so spaced from one another that that when switching through the vertical transistor first the collectors in the Injector zone adjacent zone of the second conductivity type conduct current, while the Collector zone in the zone of the second conductivity type facing away from the injector zone conduct electricity with a time delay compared to the collectors in the other zone. The distance between two zones of the second conductivity type is preferably of the order of magnitude from 2 to 3 lum, the distance must be chosen in any case so that the zones of the second conductivity type with the surrounding zone of the first conductivity type lateral transistors form.

Der erfindungsgemäße Halbleiter-Grundbaustein wird - wie bereits erwähnt - vorzugsweise zum Aufbau eines 4-Gatter-Frequenzteilers aus entsprechend verdrahteten I2L- Gattern verwendet. Zwei kreuzgekoppelte NAND-Gatter bilden dann ein Flip-Flop, die wiederum als Master- und Slave-Flip-Flop zu der Frequenzteilerzelle zusammengeschaltet werden. Bei einem geeigneten Ausführungsbeispiel weisen zwei der 4 erforderlichen Gatter 3 Kollektoren auf, von denen einer gegenüber dem anderen verzögert Strom führt, während die beiden anderen Gatter jeweils zwei gleichwertige Kollektoren enthalten.The semiconductor basic module according to the invention is - as already mentioned - Preferably to build a 4-gate frequency divider from appropriately wired I2L- Gates used. Form two cross-coupled NAND gates then a flip-flop, which in turn acts as a master and slave flip-flop to the frequency divider cell are interconnected. In a suitable embodiment, two of the 4 required gates on 3 collectors, one opposite the other delayed current carries, while the other two gates each have two equivalent Collectors included.

Die Erfindung und ihre weitere vorteilhafte Ausgestaltung soll im folgenden noch anhand eines Ausführungsbeispieles näher erläutert werden.The invention and its further advantageous embodiment are intended in will be explained in more detail below on the basis of an exemplary embodiment.

In der Figur 2 ist der erfindungsgemäße Grundbaustein dargestellt, wobei die Figur 2b das Schaltbild zeigt, während die Figur 2a die technologische Realisierung wiedergibt. In der Figur 2c ist eine symbolhafte Ersatzschaltung der Schaltung gemäß der Figur 2b dargestellt.The basic module according to the invention is shown in FIG. FIG. 2b shows the circuit diagram, while FIG. 2a shows the technological Realization reproduces. In the figure 2c is a symbolic equivalent circuit of the Circuit shown in Figure 2b.

In einen Halbleiterkörper 1 mit einem stark dotierten Grundmaterial 2 befinden sich zur Aufnahme der Gatter-Zonen 3 vom Leitungstyp des Grundmaterials. Ferner sind die Zonen 3 wiederum durch hochdotierte Bereiche 4 voneinander getrennt. Insofern entspricht die Anordnung gemäß der Figur 2a der der Figur 1a. Der Grundkörper 2 ist beispielsweise ebenso wie die Separationszonen 4 stark n+-dotiert, die Zonen 3 sind schwächer n-dotiert. Diese Zonen 3 können auch aus einer n-dotierten Epitaxieschicht bestehen, in die die Trennzonen .4 eindiffundiert werden. In eine Zone 3 werden zur Herstellung eines Grundbausteines nebeneinander 3 Zonen 5, 6 und 10 vom zweiten Leitungstyp eingebracht, vorzugsweise eindiffundiert. Diese beim Ausführungsbeispiel p+-dotierten Zonen bilden zusammen mit der Zone 3 zwei Lateral-pnp-Transistoren. Die Zone 5 wird mit der Injektorelektrode versehen. Sie bildet zusammen mit der benachbarten p+-leitden Zone 3 den pnp-Lateral-Transistor T1 der Stromquelle (Fig. 2b).In a semiconductor body 1 with a heavily doped base material 2 are to accommodate the gate zones 3 of the conductivity type of the base material. Furthermore, the zones 3 are again separated from one another by highly doped areas 4. In this respect, the arrangement according to FIG. 2a corresponds to that of FIG. 1a. The basic body 2 is, for example, just as strong as the separation zones 4 n + -doped, the zones 3 are less n-doped. These zones 3 can also consist of an n-doped Epitaxial layer exist into which the separation zones .4 are diffused. In a Zone 3 are 3 zones 5, 6 and next to each other for the production of a basic building block 10 of the second conductivity type introduced, preferably diffused in. This at Embodiment p + -doped zones form, together with zone 3, two lateral pnp transistors. Zone 5 is provided with the injector electrode. Together with the adjacent p + -conducting zone 3 the pnp lateral transistor T1 of the current source (Fig. 2 B).

In die Zone 6 werden beispielsweise 2 n -dotierte Kollektorzonen 7 und 8 eindiffundiert, die mit den Kollektoranschlußelektroden C1 und C2 versehen werden.For example, 2 n -doped collector zones 7 are placed in zone 6 and 8, which are provided with the collector terminal electrodes C1 and C2 will.

Diese Kollektorzonen 7 und 8 bilden zusammen mit der jetzt als Basiszone wirkenden Zone 6 und der jetzt als Emitterzone wirkenden Zone 3 einen vertikalen Schalttransistor T2 mit zwei Ausgangselektroden. Die Transistoren T1 und T2 sind entsprechend der Figur 2b miteinander verknüpft. In die nach der Erfindung zusätzliche p+-leitende Zone 10 wird eine weitere n -leitende Kollektorzone 9 eindiffundiert, die mit einem Kollektoranschluß C3 versehen wird. Somit bilden auch die Zonen 9, 10 und 3 einen vertikalen Transistor T3, der seine Emitterzone mit dem Transistor T2 gemeinsam hat.These collector zones 7 and 8 together with the now form the base zone acting zone 6 and now acting as an emitter zone 3 a vertical Switching transistor T2 with two output electrodes. The transistors T1 and T2 are linked to one another in accordance with FIG. 2b. In the additional according to the invention p + -conducting zone 10 another n -conducting collector zone 9 is diffused in, which is provided with a collector connection C3. Thus, the zones 9, 10 and 3 a vertical transistor T3, the its emitter zone has in common with transistor T2.

Die Basiszone dieses Vertikaltransistors T3 ist über den Lateraltransistor T4 mit der Basiselektrode des Schalttransistors T2 verknüpft. Der Lateraltransistor T4 wird durch die Zonen 6, 3 und 10 gebildet. Er bewirkt die Stromverzögerung am Kollektorausgang C3 in der Einschaltphase. Der Bereich des Lateraltransistors T4 ist daher in der Figur 2a gestrichelt umrandet und mit V bezeichnet.The base zone of this vertical transistor T3 is above the lateral transistor T4 linked to the base electrode of the switching transistor T2. The lateral transistor T4 is formed by zones 6, 3 and 10. It causes the current delay on Collector output C3 in the switch-on phase. The area of the lateral transistor T4 is therefore outlined in dashed lines in FIG. 2a and denoted by V.

Beim Betrieb des Gatters werden über die Stromquelle Ladungsträger in die Basiszone 6 des Vertikaltransistors T2 injiziert. Bei entsprechender, Potential am Basisanschluß B wird der Basisemitterübergang des Schalttransistors T2 durchlässig und über die Kollektoranschlußelektroden C1 und C2 kann Strom fließen.When the gate is operated, charge carriers are generated via the power source injected into the base zone 6 of the vertical transistor T2. With the appropriate, potential at the base connection B, the base-emitter junction of the switching transistor T2 becomes permeable and current can flow through the collector connection electrodes C1 and C2.

Erst wenn diese Transistoren eingeschaltet sind, kann die Zone 6 durch Injektion von Ladun#gsträgern den Basisemitterübergang des Vertikaltransistors T3 durchlässig machen, so daß über den Kollektoranschluß C3 zeitverzögert gegenüber den Anschlußelektroden C1 und C2 Strom fließen kann. In dem Ersatzschaltbild der Figur 2c ist diese Verzögerung im Kollektorausgang C3 mit V bezeichnet. Die vom Transistor T1 gebildete Stromquelle ist in der Figur 2c symbolisch als solche dargestellt und wird mit I bezeichnet.Zone 6 can only pass through when these transistors are switched on Injection of charge carriers the base-emitter junction of the vertical transistor T3 Make permeable, so that the collector terminal C3 is delayed compared to the connection electrodes C1 and C2 current can flow. In the equivalent circuit diagram of FIG. 2c denotes this delay in the collector output C3 with V. The ones from Current source formed by transistor T1 is symbolic in FIG. 2c shown as such and is denoted by I.

Mit den Gattersymbolen der Figur 2c ist in der Figur 3 dargestellt, wie erfindungsgemäß eine Binärteilerzelle aufgebaut wird. Diese Binärteilerzelle bildet beispielsweise eine Stufe in einer Frequenzteilerschaltung eines Uhrenschaltkreises. Es handelt sich dabei um zwei kreuzgekoppelte NAND-Gatter G1 und G2 die das Master-Flip-Flop bilden und um zwei weitere kreuzgekoppelte NAND-Gatter G3 und G4, die das Slave-Flip-Flop bilden. G1 und G3 sind Drei-Kollektorengatter, wobei jeweils ein Kollektorausgang zeitverzögert gegenüber den anderen Kollektorausgängen Strom führen wird. Die Gatter G2 und G4 sind Zwei-Kollektorengatter mit gleichwertigen Kollektorausgängen. Die Ausgangselektrode C13 des Gatters G1 in das die Verzögerung V eingebaut ist, ist mit der Eingangselektrode des Gatters G3 verbunden. Die Kollektorelektrode C12 des Gatters G1 ist mit der Kollektorelektrode C21 des Gatters G2 und mit Eingangselektrode des Gatters G4 verbunden. Die Kollektorelektrode C41 des Gatters G4 ist zurückgekoppelt auf die Eingangselektrode B1 des Gatters G1, während die beiden Ausgangselektroden C32 und C33 des Gatters G3 wieder zu den Eingangselektroden der nachfolgenden Binärteilerstufe f~uhren. Dabei wird der die Zeitverzögerunq V enthaltende Kollektorausgang C33 an die Eingangselektrode des Zwei-Kollektorengatters der nachfolgenden Stufe angeschlossen. Die Kollektorelektrode C32 führt dann zu der verbleibenden Eingangselektrode des Drei-Kollektoren-Gatters der nachfolgenden Stufe. Innerhalb des Datenübertragungsvorganges zwischen dem Master-Flip-Flop aus den Gattern G1 und G2 und dem Slave-Flip-Flop aus den Gattern G3 und G4 gibt es logische Unbestirnintheiten, die dadurch verursacht werden, daß zum gleichen Zeitpunkt an den Eingangselektroden B1 und B2 bzw. B3 und B4 gleiche Signale anliegen, so daß an sich unbestimmt wäre, welches der beiden Gatter durchgeschaltet bzw. gesperrt wird. Um hier einem der Gatter eine Vorzugslage zu gewähren, dient jeweils die eingebaute Verzögerung V, so daß auch bei gleichen Eingangssignalen an verschiedenen Gattern sichergestellt ist, welches der Gatter durchgeschaltet bzw. gesperrt wird. Damit sind die logischen Unbestimmtheiten ,in der Binärteilerzelle beseitigt.With the gate symbols of Figure 2c is shown in Figure 3, how a binary divider cell is constructed according to the invention. This binary divisor cell forms, for example, a stage in a frequency divider circuit of a clock circuit. These are two cross-coupled NAND gates G1 and G2 which form the master flip-flop form and around two more cross-coupled NAND gates G3 and G4, which form the slave flip-flop form. G1 and G3 are three-collector gates, with one collector output each will conduct current with a time delay compared to the other collector outputs. The gates G2 and G4 are two-collector gates with equivalent collector outputs. the Output electrode C13 of the gate G1 in which the delay V is built connected to the input electrode of gate G3. The collector electrode C12 of the Gate G1 is with the collector electrode C21 of the gate G2 and with the input electrode of the gate G4 connected. The collector electrode C41 of the gate G4 is fed back on the input electrode B1 of the gate G1, while the two output electrodes C32 and C33 of the gate G3 back to the input electrodes of the subsequent binary divider stage lead. It will the collector output containing the time delay V C33 to the input electrode of the two-collector gate of the following stage connected. The collector electrode C32 then leads to the remaining input electrode of the three-collector gate of the following stage. Within the data transfer process between the master flip-flop from gates G1 and G2 and the slave flip-flop from the gates G3 and G4 there are logical uncertainties that are caused by them be that at the same time at the input electrodes B1 and B2 or B3 and B4 the same signals are present, so that it would be indefinite which of the two Gate is switched through or blocked. To one of the gates a privileged position here to grant, the built-in delay V is used, so that even with the same Input signals to different gates is ensured, which of the gates is switched through or blocked. Thus the logical indeterminacies in the binary divider cell eliminated.

Die Figur 4 zeigt die in der Figur 3 dargestellte Schaltung mit den üblichen Logiksymbolen. Die Gatter G1, G2, G3 und G4 sind NAND-Gatter, die in der bereits erläuterten Weise miteinander verdrahtet sind. Außerdem zeigt die Figur 4 wiederum die Lage der Verzögerungsglieder in jeweils einer der Ausgänge der Gatter G1 und G4.FIG. 4 shows the circuit shown in FIG. 3 with the usual logic symbols. The gates G1, G2, G3 and G4 are NAND gates which are used in the already explained way are wired together. Also shows the FIG. 4 again shows the position of the delay elements in each of the outputs the gates G1 and G4.

Der in dem gestrichelt eingezeichneten Bereich liegende Schaltungsteil bildet eine 4-Gatter-Binärteilerstufe eines mehrstufigen Frequenzteilers, wie er beispielsweise bei Uhrenschaltkreisen Verwendung findet.The circuit part located in the area shown in dashed lines forms a 4-gate binary divider stage of a multi-stage frequency divider like him is used, for example, in clock circuits.

Es sei nochmals darauf hingewiesen, daß die I2L-Grundbausteine gemäß der Erfindung auch für andere Logikschaltungen Verwendung finden können, sofern in diesen Schaltungen Verzögerungselemente benötigt werden. Die Zahl der verzögerten Ausgänge kann dabei jeweils unterschiedlich groß sein, es besteht auch die Möglichkeit, daß verschiedene Kollektorausgänge stufenweise verzögert Strom führen können, was dadurch erreicht wird, daß mehrere der Verzögerung dienende Lateraltransistoren so hintereinanderliegend in den Halbleiterkörper eingebracht werden, daß verschiedene Kollektoren zeitlich nacheinander Strom führen. Dies wird dadurch erreicht, daß anstelle von 3 Zonen vom zweiten Leitungstyp gemäß der Figur 2a weitere Zonen vom zweiten Leitungstyp vorgesehen sind, die weitere Kollektorzonen aufnehmen können.It should be pointed out again that the I2L basic modules according to of the invention can also be used for other logic circuits, provided delay elements are required in these circuits. The number of delayed Outputs can be of different sizes, there is also the possibility of that different collector outputs can carry current with a gradual delay, what is achieved in that several lateral transistors serving for the delay are introduced into the semiconductor body one behind the other in such a way that different Collectors lead current one after the other. This is achieved in that instead of 3 zones of the second conductivity type according to FIG. 2a, further zones from second line type are provided, which can accommodate further collector zones.

Claims (12)

Patentansprüche Halbleiter-Grundbaustein für eine I2L-Schaltung aus einer in einem Halbleiterkörper angeordneten Zone vom ersten Leitungstyp in der zwei, an der Oberfläche des Halbleiterkörpers nebeneinanderliegende Zonen vom zweiten Leitungstyp vorgesehen sind, die mit der Zone vom ersten Leitungstyp einen lateralen Transistor bilden, wobei in einer dieser Zonen vom zweiten Leitungstyp mindestens eine, zu einem vertikalen Transistor gehörende Kollektorzone vom ersten Leitungstyp vorhanden ist, während die andere Zone vom zweiten Leitungstyp die Emitter-Injektorzone des Lateraltransistors bildet, dadurch gekennzeichnet, daß eine dritte, an die Oberfläche des Halbleiterkörpers tretende Zone vom zweiten Leitungstyp in der Zone vom ersten Leitungstyp vorgesehen ist, die von der Injektorzone weiter entfernt ist als die andere Zone vom zweiten Leitungstyp und daß in dieser dritten Zone vom zweiten Leitungstyp mindestens eine, als weitere Kollektorzone des vertikalen Transistors dienende Zone vom ersten Leitungstyp vorhanden ist. Claims semiconductor basic component for an I2L circuit a zone of the first conductivity type arranged in a semiconductor body in FIG two adjacent zones of the second on the surface of the semiconductor body Conduction type are provided, which with the zone of the first conduction type a lateral Form transistor, in one of these zones of the second conductivity type at least a collector zone of the first conductivity type belonging to a vertical transistor is present, while the other zone of the second conductivity type is the emitter-injector zone of the lateral transistor, characterized in that a third, to the surface of the semiconductor body stepping zone of the second conductivity type in the zone of the first Line type is provided, which is further away from the injector zone than that another zone of the second conductivity type and that in this third zone of the second conductivity type at least one, as an additional collector zone of the vertical transistor serving zone of the first line type is present. 2) Halbleiter-Grundbaustein nach Anspruch 1, dadurch gekennzeichnet, daß die drei Zonen vom zweiten Leitungstyp an der Halbleiteroberfläche in einer Reihe angeordnet sind, wobei das eine Ende der Reihe von der Emitter-Injektorzone des Lateraltransistors gebildet wird.2) basic semiconductor module according to claim 1, characterized in that that the three zones of the second conductivity type on the semiconductor surface in one Row are arranged, one end of the row from the emitter-injector zone of the lateral transistor is formed. 3) Halbleiter-Grundbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß in der Reihe weitere, zunehmend von der Injektorzone beabstandete Zonen vom zweiten Leitungstyp vorhanden sind, die jeweils mindestens eine Kollektorzone vom ersten Leitungstyp eines vertikalen Transistors enthalten.3) basic semiconductor component according to claim 1 or 2, characterized in that that in the series further, increasingly spaced from the injector zones from the second type of conduction are present, each of which has at least one collector zone from first conductivity type of a vertical transistor included. 4) Halbleiter-Grundbaustein nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Zonen vom zweiten Leitungstyp so voneinander beabstandet sind, daß beim Durchschalten des Vertikaltransistors zunächst die Kollektoren in der der Injektorzone benachbarten Zone vom zweiten Leitungstyp Strom führen, während die Kollektorzone(n) in der von der Injektor zone abgewandten Zone vom zweiten Leitungstyp zeitverzögert gegenüber den Kollektoren der anderen Zone Strom führen.4) basic semiconductor module according to one of the preceding claims, characterized in that the zones of the second conductivity type are so spaced from one another are that when switching through the vertical transistor first the collectors in conduct current of the zone of the second conductivity type adjacent to the injector zone, while the collector zone (s) in the zone of the second conductivity type facing away from the injector zone conduct electricity with a time delay compared to the collectors in the other zone. 5) Halbleiter-Grundbaustein nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Abstand zwischen je zwei Zonen vom zweiten Leitungstyp an der Halbleiteroberfläche in der Größenordnung von 2 - 3 /um liegt.5) basic semiconductor module according to one of the preceding claims, characterized in that the distance between two zones of the second conductivity type on the semiconductor surface is in the order of 2 - 3 μm. 6) Halbleiter-Grundbaustein nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Halbleitergrundkörper den ersten Leitungstyp aufweist und höher dotiert ist als die die Zonen vom zweiten Leitungstyp enthaltende Zone vom ersten Leitungstyp.6) basic semiconductor module according to one of the preceding claims, characterized in that the semiconductor base body has the first conductivity type and is more highly doped than the zone containing the zones of the second conductivity type of the first type of conduction. 7) Halbleiter-Grundbaustein nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die die Zonen vom zweiten Leitungstyp enthaltende Zone vom ersten Leitungstyp aus einer Epitaxieschicht besteht und daß die Zone vom ersten Leitungstyp von benachbarten Zonen des ersten Leitungstyp durch hochdotierte Bereiche des gleichen Leitungstyps getrennt ist.7) basic semiconductor module according to one of the preceding claims, characterized in that the zone containing the zones of the second conductivity type of the first conductivity type consists of an epitaxial layer and that the zone of the first Conduction type of adjacent zones of the first conduction type through highly doped areas of the same line type is disconnected. 8) Halbleiter-Grundbaustein nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die der Injektorzone benachbarte Zone vom zweiten Leitungstyp zwei, an der Halbleiteroberfläche nebeneinanderliegende Kollektorzonen des vertikalen Transistors vom ersten Leitungstyp enthält, während die von der Injektorzone beabstandete Zone vom zweiten Leitungstyp eine Kollektorzone des Vertikaltransistors enthält.8) basic semiconductor module according to one of the preceding claims, characterized in that the zone adjacent to the injector zone is of the second conductivity type two collector zones of the vertical one lying next to one another on the semiconductor surface Transistor of the first type of conduction, while that of the Injector zone spaced zone of the second conductivity type a collector zone of the vertical transistor contains. 9) Verwendung eines Halbleiter-Grundbausteins nach einem der vorangehenden Patentansprüche zum Aufbau 2 von I L-Logikschaltungen mit eingebauten Verzögerungen zur Beseitigung von logischen Unbestimmtheiten.9) Use of a basic semiconductor module according to one of the preceding Claims for building 2 of IL logic circuits with built-in delays to remove logical uncertainties. 10) Verwendung eines Halbleiter-Grundbausteins nach Anspruch 8 zum Aufbau eines 4-Gatter-Frequenzteilers aus 1 2L-NAND-Gattern.10) Use of a basic semiconductor module according to claim 8 for Construction of a 4-gate frequency divider from 1 2L NAND gates. 11) 4-Gatter-Frequenzteilerschaltung aus 1 2L-Grundbausteinen nach einem der vorangehenden Patentansprüche, dadurch gekennzeichnet, daß jeder Schalter aus einem Inverter besteht, daß zwei der Gatter mit drei Kollektoren versehen sind, von denen einer gegenüber den anderen verzögert Strom führt, während die beiden anderen Gatter mit zwei gleichwertigen Kollektoren versehen sind, daß je ein 3-Kollektor-Gatter und ein 2-Kollektor-Gatter als kreuzgekoppeltes Flip-Flop geschaltet ist, wobei dem Eingangs-(master)-Flip-Flop das Ausgangs (slave)-Flip-Flop nachgeschaltet ist.11) 4-gate frequency divider circuit from 1 2L basic modules according to one of the preceding claims, characterized in that each switch consists of an inverter that two of the gates are provided with three collectors, one of which carries current with a delay compared to the other, while the two other gates are provided with two equivalent collectors that each have a 3-collector gate and a 2-collector gate is connected as a cross-coupled flip-flop, wherein the input (master) flip-flop is followed by the output (slave) flip-flop. 12) 4-Gatter-Frequenzteilerschaltung nach Anspruch 11, dadurch gekennzeichnet, daß der verzögerte Kollektorausgang des Eingangs-Flip-Flops mit der Eingangselektrode des gleichfalls mit einer Verzögerung versehenen Gatters des Ausgangs-Flip-Flops verbunden ist, daß die beiden übrigen Kollektoren der beiden Gatter des Eingangs-Flip-Flops miteinander und mit der Eingangselektrode des 2-Kollektoren-Gatters im Ausgangs-Flip-Flop verbunden sind, daß der zweite Kollektor des 2-Kollektoren-Gatters im Ausgangs-Flip-Flop auf den Eingang des 3-Kollektoren-Gatters im Eingangs-Flip-Flop zurückgekoppelt ist und daß die beiden übrigen Kollektoren des 3-Kollektoren-Gatters im Ausgangs-Flip-Flop zu den Eingängen der nachfolgenden Teilerschaltungen führen, wobei der verzögerte Kollektorausgang mit dem 2-Kollektoren-Gatter im Eingangs-Flip-Flop der nachfolgenden Stufe verbunden ist.12) 4-gate frequency divider circuit according to claim 11, characterized in that that the delayed collector output of the input flip-flop with the input electrode of the gate of the output flip-flop, which is also provided with a delay is connected that the other two collectors of the two gates of the input flip-flop with each other and with the input electrode of the 2-collector gate in the output flip-flop are connected that the second collector of the 2-collector gate in the output flip-flop fed back to the input of the 3-collector gate in the input flip-flop and that the other two collectors of the 3-collector gate in the output flip-flop lead to the inputs of the subsequent divider circuits, the delayed Collector output with the 2-collector gate in the input flip-flop of the following Stage is connected.
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