DE2635800C2

DE2635800C2 - Monolithically integrated Schottky I ↑ 2 ↑ L gate circuit

Info

Publication number: DE2635800C2
Application number: DE2635800A
Authority: DE
Inventors: Masanori Yokohama Nakai; Yukuya Tokumaru
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1975-08-09
Filing date: 1976-08-09
Publication date: 1986-04-03
Also published as: FR2321216B1; DE2635800A1; FR2321216A1; US4110634A; GB1542314A

Description

Die Erfindung betrifft eine monolithisch integrierte Schottky-I²L-Gatterschaltung nach dem Oberbegriff des Patentanspruches 1.The invention relates to a monolithically integrated Schottky I ² L gate circuit according to the preamble of claim 1.

Aus »Electronics«, 1975, Band 48, Heft 14, Seiten 86 bis 89 ist eine !^-Gatterschaltung bekannt, bei der zwischen Basis und Emitter eines Transistors eine Stromquelle liegt und der Basis des Transistors drei parallel geschaltete Schottky-Dioden vorgeschaltet sind.From "Electronics", 1975, Volume 48, Issue 14, pages 86 to 89, a! ^ - gate circuit is known in which between Base and emitter of a transistor is a current source and the base of the transistor three in parallel connected Schottky diodes are connected upstream.

Weiterhin beschreibt »Electronics«, 1975, Band 48, Heft 3, Seiten 83 bis 90, eine Gatterschaltung mit mehreren logischen Elementen in I²L-Technik, die NAND- und NOR-Funktion auszuführen vermag, wozu speziell Mehrfach'Kollektor-npn-Transistoren als Inverter her· angezogen werden.Furthermore, describes "Electronics", 1975, Volume 48, Issue 3, pages 83 to 90, a gate circuit with several logic elements in I ² L technology, the NAND and NOR function is able to carry out, for which purpose Mehrfach'Kollektor-npn- Transistors are used as inverters.

Schließlich ist noch aus der DE-OS 22 62 297 eine Schottky-!^-Gatterschaltung der eingangs genannten Art bekannt, bei der in Grundschaltungen Invertertransistoren, als Stromquelle wirkende Transistoren und Eingangs-Schottky-Dioden verwendet werden. Jede dieser Grundschaltungen weist die logische Funktion eines Inverters auf. Die Grundschaltungen sind dabei in der Weise aneinander geschlossen, daß der Ausgang der jeweils vorhergehenden Grundschaltung mit dem Eingang der jeweils nachfolgenden Grundschaltung verbunden ist. So ist beispielsweise eine Aneinanderreihung von drei Inverterschaltungen vorgesehen. Verschiedene logische Funktion können durch andere Anordnung der Eingangs-Schottky-Dioden durchgeführt werden.Finally, from DE-OS 22 62 297 a Schottky -! ^ - gate circuit of the aforementioned Kind of known in which in basic circuits inverter transistors, acting as a current source and transistors Input Schottky diodes can be used. Each of these basic circuits has the logical function of an inverter. The basic circuits are in connected to one another in such a way that the output of the preceding basic circuit with the input is connected to the following basic circuit. This is, for example, a sequence provided by three inverter circuits. Different logical function can be achieved by different arrangement the input Schottky diodes.

Es ist nun Aufgabe der vorliegenden Erfindung, eine ίο einfach aufgebaute Schottky-PL-Gatterschaltung nach dem Oberbegriff des Anspruchs 1 zu schaffen, bei der eine Verknüpfung von zwei Eingangssignalen zu einern-Ausgangssignal, das einer ODER-Verknüpfung des invertierten einen Eingangssignals und des nichtinvertierten zweiten Eingangssignals entspricht, erfolgtIt is now the object of the present invention to provide a Schottky PL gate circuit with a simple structure to create the preamble of claim 1, in which a combination of two input signals to one output signal, that of an OR operation of the inverted one input signal and the non-inverted one corresponds to the second input signal

Diese Aufgabe wird bei einer Schottky-I²L-Gatterschaltung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnenden Teil enthaltenen Merkmale gelöst.In the case of a Schottky I ² L gate circuit according to the preamble of claim 1, this object is achieved according to the invention by the features contained in the characterizing part thereof.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 5.Advantageous further developments of the invention emerge from patent claims 2 to 5.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Hinweis auf die Zeichnungen näher erläutert. Es zeigtIn the following the invention is explained in more detail by means of exemplary embodiments with reference to the drawings explained. It shows

F i g. 1 eine Schnittdarstellung einer Halbleitervorrichtung, welche die Gatterschaltung gemäß einer Ausführungsform bildet;F i g. 1 is a sectional view of a semiconductor device using the gate circuit according to an embodiment forms;

F i g. 2 ein Stromlaufplan der Gatterschaltung, die aus der Halbleitervorrichtung gemäß F ig. 1 besteht;
F i g. 3 eine Schnittdarstellung einer anderen Halbleitervorrichtung, welche die Gatterschaltung bildet;F i g. 2 is a circuit diagram of the gate circuit which is derived from the semiconductor device according to FIG. 1 exists;
F i g. 3 is a sectional view of another semiconductor device constituting the gate circuit;

F i g. 4 einen Stromlaufplan einer Gatterschaltung mit Mehrfach- Eingang;F i g. 4 is a circuit diagram of a multiple-input gate circuit;

F i g. 5 einen Stromlaufplan einer Gatterschaltung mit Mehrfach-Eingang und Mehrfach-Ausgang;F i g. 5 shows a circuit diagram of a gate circuit with multiple input and multiple output;

Fig.6 eine Sehnittdarsteliung eines einzelnen logischen Elements mit einer Ladungsträgeransaugzone;6 shows a Sehnittdarsteliung of a single logical Element with a charge carrier suction zone;

F i g. 7 einen Stromlaufplan einer Ersatzschaltung des logischen Elements gemäß F i g. 6;F i g. 7 shows a circuit diagram of an equivalent circuit of the logic element according to FIG. 6;

Fig.8A und 8B ein Ladungsträger-Verteilungsmuster entsprechend der Linie X-X und entsprechend der Linie Y- Ydes logischen Elements von F i g. 6;8A and 8B show a charge carrier distribution pattern corresponding to the line XX and corresponding to the line Y-Y of the logic element of FIG. 6;

Fig.9 eine Schnittdarstellung einer Halbleitervorrichtung, welche die Gatterschaltung gemäß einer anderen Ausführungsform darstellt;9 is a sectional view of a semiconductor device, which illustrates the gate circuit according to another embodiment;

Fig. 10 einen Stromlaufplan der Gatterschaltung, welche durch die Halbleitervorrichtung gemäß F i g. 9 gebildet ist;FIG. 10 is a circuit diagram of the gate circuit which is generated by the semiconductor device according to FIG. 9 is formed;

Fig. 11 eine Schnittdarstellung einer Halbleitervorrichtung, welche die Gatterschaltung gemäß einer noch weiteren Ausführungsform bildet;11 is a sectional view of a semiconductor device which incorporates the gate circuit according to another forms another embodiment;

Fig. 12 einen Stromlaufplan einer Gatterschaltung, die durch die Halbleitervorrichtung gemäß Fig. 11 gebildet ist;12 shows a circuit diagram of a gate circuit, formed by the semiconductor device shown in FIG is;

Fig. 13 eine Schnittdarstellung einer Halbleitervorrichtung, welche die Gatterschaltung gemäß einer noch weiteren Ausführungsform unter Anwendung einer Klemmdiode bildet:13 is a sectional view of a semiconductor device; which the gate circuit according to a still further embodiment using a Clamping diode forms:

Fig. 14 einen Stromlaufplan der Gatterschaltung, welche durch die Halbleitervorrichtung gemäß Fig, 13 gebildet ist; undFIG. 14 is a circuit diagram of the gate circuit which is generated by the semiconductor device according to FIG is formed; and

Fig. 15 eine Schnittdarstellung einer Halbleitervorrichtung, welche die Gatterschaltung gemäß einer noch weiteren Ausführungsform unter Anwendung einer Klemmdiode darstellt.15 is a sectional view of a semiconductor device; which the gate circuit according to a still further embodiment using a Represents clamping diode.

Gemäß F i g. 1 sind mehrere vergrabene Zonen, bei diesem Ausführungsbeispiel sind es zwei vergrabene Zonen 112,212, in einem P-Halbleitersubstrat 11 ausge-According to FIG. 1 are several buried zones, in this exemplary embodiment there are two buried zones Zones 112, 212, arranged in a P-semiconductor substrate 11

bildet, und eine P-Epitaxialschicht 13 ist auf dem P-Halbleitersubstrat 11 in einer Weise ausgebildet, daß sie die genannten zwei vergrabenen Zonen 112,212 ebenfalls enthält. Die Epitaxialschicht 13 wird durch N-Trennzonen 114, 214 aufgeteilt, die sich von der Oberfläche der Epitaxialschichi 13 bis zu den vergrabenen Zonen 112, 212 erstrecken, und in dieser Epitaxialschicht 13 sind zwei isolierte P-Zonen 113a, 213a ausgebildet. In diesen Zonen 113a, 213a sind jeweils erste N-Zonen 115,215 vorgesehen, und in diesen Zonen 115, 215 sind jeweils durch Diffusion P+-Zohen 1Ϊ6,216 ausgeb'ildet An den jeweiligen Abschnitten der Oberflächen der isolierten P-Zonen 113a, 213a sind Metallschichten 122,222 abgelagert, so daß dadurch Schottky-Dioden D1, D 2 an den Obergangsschnitten zwischen den Metallschichten 122, 222 und den entsprechenden isolierten P-Zonen 113a, 213a ausgebildet sind Bei dieser Ausführungsform ist es erforderlich, daß die Schottky-Dioden eine vorwärts gerichtete Spannung aufweisen, die niedriger ist als die Schwellenspannung des Inverterelements. Daher wird Titan (Ti) bevorzugt als Schottky-Metall verwendet Auf den Flächen der Zonen 114,116,115,214,216 und 215 sind Ober üi einen Isolierfilm 18 eingebrachte Löcher Elektroden 119, 120, 121, 219, 220 und 221 vorgesehen. Die Elektrode 219 der Zone 214 ist mit Hilfe eines metallischen Verbindungsfilms 300, der sich über die Isolierschicht 18 erstreckt, mit einer Elektrode 117a verbunden, die auf der Oberfläche einer Ohmschen Kontaktzone 117 vorgesehen ist, um diese in Ohmschen Kontakt mit der isolierten P-Zone 113a zu bringen.forms, and a P-type epitaxial layer 13 is formed on the P-type semiconductor substrate 11 in a manner that it also includes the aforementioned two buried regions 112, 212. The epitaxial layer 13 is divided by N separation regions 114, 214 extending from the surface of the epitaxial layers 13 to the buried regions 112, 212, and two isolated P regions 113a, 213a are formed in this epitaxial layer 13. In each of these zones 113a, 213a, first N-zones 115, 215 are provided, and in these zones 115, 215 P + -Zohen 1Ϊ6,216 are formed by diffusion. On the respective sections of the surfaces of the isolated P-zones 113a, 213a Metal layers 122,222 deposited so that Schottky diodes D 1, D 2 are thereby formed at the transition intersections between the metal layers 122, 222 and the corresponding isolated P-regions 113a, 213a. In this embodiment it is necessary that the Schottky diodes be one forward have directional voltage lower than the threshold voltage of the inverter element. Titanium (Ti) is therefore preferably used as the Schottky metal. Electrodes 119, 120, 121, 219, 220 and 221 are provided on the surfaces of zones 114, 116, 115, 214, 216 and 215 via holes made via an insulating film 18. The electrode 219 of the zone 214 is connected by means of a metallic connection film 300 which extends over the insulating layer 18 to an electrode 117a provided on the surface of an ohmic contact zone 117 to bring it into ohmic contact with the isolated P zone 113a to bring.

Bei der zuvor erläuterten Halbleitervorrichtung ist ein erstes logisches- Element 100 aus einem ersten Vertikal-PNP-Transistor zusammengesetzt, dessen Basis, Emitter und Kollektor jeweils durch die zweite P⁺-Zonc 116, die erste N-Zöne 115 und die isolierte P-Zone 113a gebildet sind, und es besteht weiterhin aus einem zweiten Vertikal-NPN-Transistor (Invertertransistor), dessen Emitter, Basis und Kollektor jeweils durch die erste N-Zone 115, die isolierte P-Zone 113a und die eingelassene N⁺-Zone 112 gebildet sind. In ähnlicher Weise ist ein zweites logisches Element 2GO zusammengesetzt aus einem ersten Vertikal-PNP-Transistor, dessen Emitter, Basis und Kollektor jeweils durch die zweite P⁺-Zone 216, die erste N-Zonp 215 und die isolierte P-Zone 213a gebildet sind, und aus einem zweiten Vertikal-NPN-Transistor (Invertertransistor), dessen Emitter, Basis und Kollektor jeweils durch die erste N-Zone 215, die isolierte P-Zone 213a und die eingelassene N+ -Zone 212 gebildet sind. Die Basiszone 113a des zweiten Vertikai-NPN-Transistors des ersten logischen Elements 100 ist mit der Kollektorzone 214, 212 des zweiten NPN-Transistors des zweiten logischen Elements 200 verbunden.In the semiconductor device explained above, a first logic element 100 is composed of a first vertical PNP transistor, the base, emitter and collector of which are respectively defined by the second P ⁺ zone 116, the first N-zone 115 and the isolated P-zone 113a are formed, and it further consists of a second vertical NPN transistor (inverter transistor), the emitter, base and collector of which are each formed by the first N-zone 115, the isolated P-zone 113a and the recessed N ⁺ zone 112 are. Similarly, a second logic element 2GO is composed of a first vertical PNP transistor, the emitter, base and collector of which are each formed by the second P ⁺ zone 216, the first N-zone 215 and the isolated P-zone 213a , and a second vertical NPN transistor (inverter transistor), the emitter, base and collector of which are each formed by the first N-zone 215, the isolated P-zone 213a and the recessed N + zone 212. The base zone 113a of the second vertical NPN transistor of the first logic element 100 is connected to the collector zone 214, 212 of the second NPN transistor of the second logic element 200.

Das Ersatzschaltbild der zuvor erläuterten Gatterschaltung ist in F i g. 2 gezeigt. In dieser Figur sind die jeweiligen ersten PNP-Transistoren des ersten und des zweiten logischen Elements 100,200 jeweils als Stromquellen 51,52 dargestellt.The equivalent circuit diagram of the gate circuit explained above is shown in FIG. 2 shown. In this figure are the respective first PNP transistors of the first and the second logic element 100,200 as current sources 51,52.

Die > Betriebsweise dieser Gatterschaltung ist wie folgt: Es läßt sich aus F i g. 2 leicht erkennen, daß zwischen dem an Eingangsanschlüssen A\, A2 zugeführten Eingangssignal und dem an einem Ausgangsanschluß B gewonnenen Ausgangssignal die folgende Beziehung besteht: B-AX +/12. (Es sei darauf hingewiesen, daß zur Vereinfachung der Erläuterung die gleichen Anschlüsse und Signale durch die gleichen Bezugszeichen bezeichnet sind). Wenn nämlich die Eingangssi· gnale, die jeweils logische Werte von »1« und »0« besitzen, jeweils den Eingangsanschlüssen A\,A2 zugeführt werden, wird der zweite Transistor des zweiten logischen Elements 200 nichtleitend gemacht, wodurch der zweite Transistor des ersten logischen Elements 100 in den leitenden Zustand gelangt. Es erscheint daher ein Signal »0« am Ausgangsanschluß B. Wenn beiden Eingangsanschlüssen A 1 und A 2 ein Signal »1« zugeführt wird, so wird der zweite Transistor des zweiten logisehen Elements 200 in den leitenden Zustand gebracht, wodurch der zweite Transistor des ersten logischen Elements 100 in den nicht-leitenden Zustand gelangt Es wird daher an dem Ausgangsanschluß B ein Signal »1« entwickelt Wenn Signale »0« und »1« jeweils beiden Eingangsanschlüssen A 1 und A 2 zugeführt werden, so wird der zweite Transistor des zweiten logischen Elements 200 leitend, so daß ein Signal >»1« an dem Ausgangsanschluß B erscheint Wenn die zugeführten Eingangssignale beide aus einem Signal »0« bestehen, so wird der zweite Transistor des «_fsten logischen Elements 100 nichtleitend gemacht, und. das Ausgangssignal besteht aus einem Signal »1«. Wenn die zuvor erläuterte logische Operation durch eine Wertetabelle veranschaulicht wird, ergibt sich das folgende:The> mode of operation of this gate circuit is as follows: It can be seen from FIG. 2 that the following relationship exists between the input signal supplied to input terminals A, A2 and the output signal obtained at an output terminal B : B-AX + / 12. (It should be noted that, for convenience of explanation, the same terminals and signals are denoted by the same reference numerals). If the input signals, which each have logical values of "1" and "0", are respectively fed to the input connections A 1, A2 , the second transistor of the second logical element 200 is made non-conductive, whereby the second transistor of the first logical element Element 100 enters the conductive state. A signal "0" appears at the output terminal B. If a signal "1" is fed to both input terminals A 1 and A 2 , the second transistor of the second logic element 200 is brought into the conductive state, whereby the second transistor of the first logic element 100 gets into the non-conductive state. A signal "1" is therefore developed at output terminal B. When signals "0" and "1" are fed to both input terminals A 1 and A 2 , the second transistor becomes the second logic element 200 conductive so that a signal>"1" appears at the output terminal B when the input signals supplied to both consist of a signal "0", the second transistor is of the _"f th logic element made 100 non-conductive and. the output signal consists of a signal »1«. If the previously explained logical operation is illustrated by a table of values, the result is the following:

.41.41 1 11 1 00 00 A2A2 0 10 1 11 00 BB. 0 10 1 11 11

Die zuvor erläuterte Gatterschaltung ist unter Verwendung der logischen Elemente aufgebaut, von denen jedes eine vergrabene N⁺-Schicht besitzt und jedes aus einem ersten und einem zweiten Vertikaltransistor besteht. The gate circuit explained above is constructed using the logical elements each of which has an N ⁺ buried layer and each of which is composed of first and second vertical transistors.

Die Gatterschaltung, die unter Verwendung andersartiger I²L-Elcmente aufgebaut ist, ist in F i g. 3 gezeigt Die Gatterschaltung gemäß Fig.3 enthält eine P-Epitaxialschicht 32, die auf einem N⁺-Halbleitersubstrat 31 ausgebildet ist. Die Epitaxialschicht 32 ist durch eine isolierende N-Zone 33 aufgeteilt, die beispielsweise in üittergestalt ausgeführt ist und sich von der Oberfläche der Schicht 32 zum Substrat 31 hin erstreckt, wodurch mehrere, beispielsweise zwei, isolierte P-Zonen 132a, 232a gebildet werden. In der isolierenden N-Zone 33 ist eine erste N+-Zone 34 ausgebildet. In den isolierten P-Zonen 132a, 232a sind jeweils zweite N+-Zonen 135, 235 ausgebildet. In der isolierten P-Zone 132a ist durch Diffusion eine Ohmsche Kontaktzone 136 vorgesehen, um diese Zone 132a anzuschließen. Metallschichten 137, 237 sind jeweils auf den Abschnitten der Oberflächen der isolierten P-Zonen 132a, 232a niedergeschlagen, so daß dadurch Schottky-Dioden Dl, D2 an den Ü.berga.igsabschnitten zwischen den Metallschichten 137, 237 und den entsprechenden isolierten P-Zonen 132a, 232a ausgebildet sind. Als Schottky-Met&ll wird Titan (Ti) bevorzugt. Es sei erwähnt, daß die Elektroden-Metallschichten 138,139,140 und 239 jeweils auf den Oberflächen der Zonen 34, 135, 136 und 235 niedergeschlagen sind. Auf der Oberfläche der gemäß den vorangegangenen Ausführungen aufgebauten Halbleitervorrichtung ist ein Isolierfilm 35 yorgesehe.rt, tier jedoch nicht Kontaktabschnitte bedeckt. Die Metallschicht 140 ist mit einer Metallschicht 239 mit Hilfe einer metallischen Verbindunfjsschicht 300 verbunden, die auf einem Flächenabschnitt des Isolierfilms 35 vorgesehen ist, wodurch die isolierte P-Zone 132a mit der zweiten N+-Zone 235 verbunden ist.
Gemäß der zuvor erläuterten HalbleitervorrichtungThe gate circuit, which is constructed using other types of I ² L elements, is shown in FIG. The gate circuit according to FIG. 3 contains a P-epitaxial layer 32 which is formed on an N ⁺ semiconductor substrate 31. The epitaxial layer 32 is divided by an insulating N-zone 33 which, for example, has a mesh shape and extends from the surface of the layer 32 to the substrate 31, whereby several, for example two, isolated P-zones 132a, 232a are formed. A first N + zone 34 is formed in the insulating N-zone 33. In each of the isolated P-zones 132a, 232a, second N + -zones 135, 235 are formed. In the isolated P-zone 132a, an ohmic contact zone 136 is provided by diffusion in order to connect this zone 132a. Metal layers 137, 237 are deposited on the portions of the surfaces of the isolated P-zones 132a, 232a, respectively, so that Schottky diodes D1, D2 are thereby deposited on the overlying portions between the metal layers 137, 237 and the corresponding isolated P-zones 132a, 232a are formed. Titanium (Ti) is preferred as the Schottky metal. It should be noted that electrode metal layers 138, 139, 140 and 239 are deposited on the surfaces of zones 34, 135, 136 and 235, respectively. An insulating film 35 is provided on the surface of the semiconductor device constructed in accordance with the foregoing, but does not cover contact portions. The metal layer 140 is connected to a metal layer 239 by means of a metal connection layer 300 provided on a surface portion of the insulating film 35, whereby the isolated P region 132 a is connected to the second N + region 235.
According to the semiconductor device explained above

von F i g. 3 wird ein erstes logisches Element 101 durch einen Lateral-PNP-Transistor gebildet, dessen Emitter, Basis und Kollektor jeweils gebildet werden durch die erste P⁺-Zone 34, die isolierende N-Zone 33 und die isolierte P-Zone 132a, und durch einen inversen Vertikal-NPN-Transistor, dessen Emitter, Basis und Kollektor jeweils gebildet werden durch das N+-Halbleitersubstrat 31, die isolierte P-Zone 132a und die zweite N+-Zone 135. Andererseits besteht das «weite logische Element 201 aus einem Lateral-PNP-Transistor, dessen Emitter, Basis und Kollektor jeweils durch die erste N + -Zone 34, die isolierende N-Zone 33 und die isolierte P-Zone 232a gebildet werden, und aus einem inversen Vertikal-N PN-Transistor, dessen Emitter, Basis und Kollektor jeweils durch das N+ -Halbleitersubstrat 31, die isolierte P-Zone 232a und die zweite N+ -Zone 235 gebildet werden.from F i g. 3, a first logic element 101 is formed by a lateral PNP transistor, the emitter, base and collector of which are each formed by the first P ⁺ zone 34, the insulating N zone 33 and the isolated P zone 132a, and through an inverse vertical NPN transistor, the emitter, base and collector of which are each formed by the N + semiconductor substrate 31, the isolated P region 132a and the second N + region 135. On the other hand, the "wide logic element 201 consists of a lateral PNP transistor, the emitter, base and collector of which are each formed by the first N + zone 34, the insulating N zone 33 and the isolated P zone 232a, and an inverse vertical N PN transistor, the emitter of which Base and collector are each formed by the N + semiconductor substrate 31, the isolated P-zone 232a and the second N + -zone 235.

Ft sei riarauf hingewiesen, daß. da die zuvor erläuterte Halbleitervorrichtung gemäß Fig.3 das gleiche Schaltbild wie diejenige von F i g. 2 besitzt, die Betriebsweise dieser Vorrichtung nicht näher erläutert wurde.It should be noted that. since the previously explained The semiconductor device shown in FIG. 3 has the same circuit diagram as that of FIG. 2 owns the mode of operation this device was not explained in detail.

Wenn bei den jeweiligen Ausführungsbeispielen gemäß den F i g. 1 und 3 mehrere Schottky-Dioden an der isolierten P-Zone ausgebildet werden, so erhält man eine Gatterschaltung mit einem Mehrfach-Eingang, wie sie beispielsweise in F i g. 4 gezeigt ist. Wenn man nun annimmt, daß bei der Gatterschaltung von Fig.4 A 1, A 2. A 3 und A 4 jeweils die Eingangssignale darstellen (der Übersichtlichkeit halber sind die Anschlüsse und deren entsprechenden Signale mit den gleichen Zeichen versehen), wird ein Signal an einem Ausgangsanschluß B entwickelt, welches der logischen Formel von B = A 1 · A2 + A 3 · A 4 genügt. Wenn weiter in Fig.3 eine oder mehrere N-Zonen zusätzlich in der isolierten P-Zone ausgebildet werden, erhält man eine Gatterschaltung mit einem Mehrfach-Eingang und einem Mehrfach-Ausgang, wie sie in F i g. 5 gezeigt ist. Es sei nun angenommen, daß bei der Gatterschaltung von F i g. 5 A 1. A 2, A 3 und A 4 Eingangssignale darstellen. Dann erscheint an den jeweiligen Ausgangsanschlüssen BX, B2 und B3 ein Signal, welches der logischen Formel vonIf in the respective exemplary embodiments according to FIGS. 1 and 3 several Schottky diodes are formed on the isolated P-zone, a gate circuit with a multiple input is obtained, as shown, for example, in FIG. 4 is shown. If one now assumes that A 1, A 2., A 3 and A 4 each represent the input signals (for the sake of clarity, the connections and their corresponding signals are provided with the same symbols), a signal is on an output terminal B which satisfies the logical formula of B = A 1 * A2 + A 3 * A 4. If one or more N-zones are additionally formed in the isolated P-zone in FIG. 3, a gate circuit with a multiple input and a multiple output is obtained, as shown in FIG. 5 is shown. It is now assumed that in the case of the gate circuit of FIG. 5 A 1. A 2, A 3 and A 4 represent input signals. Then a signal appears at the respective output connections BX, B2 and B3 which corresponds to the logic formula of

B 1 = B2 = A 1 · A 2 + A 3 ■ A 4.
B3 = A3 ■ A4 genügt. B 1 = B2 = A 1 * A 2 + A 3 ■ A 4.
B3 = A3 ■ A4 is sufficient.

Bei der zuvor erläuterten Halbleitervorrichtung, die eine Gatterschaltung darstellt, wird die Ausgangs-Inversionsgeschwindigkeit des logischen Elements, d.h. die Geschwindigkeit, mit welcher eine Inversion der Ausgangsgröße von einem Wert »0« auf einen Wert »1« möglich wird, stark von der Überschußmenge der Minoritätsladungsträger beeinflußt, die sowohl in der Basiszone als auch der Kollektorzone des Vertikal-NPN-Transistors angesammmelt sind. Wenn nämlich der Ausgang auf einem logischen Wert von »0« Hegt wird der Vertikal-NPN-Transistor vollständig in den eingeschalteten Zustand gebracht, wobei der Emitter-Basis-Übergang und der Basis-Kollektor-Übergang vorwärts vorgespannt sind, um eine Ansammlung von Überschuß-Minoritätsladungsträgern in der Basiszone und der Kollektorzone zu bewirken. Auch dann, wenn bei dieser Bedingung, um den Ausgangswert auf »1« zu bringen, ein Signal mit dem Wert »0« dem Eingangsanschluß zugeführt wird, fließen die Minoritätsladungsträger, die sich in der Basis- und Kollektorzone des Vertikal-NPN-Transistors angesammelt haben, über diese Zonen, so daß der Ausgang nicht einen Wert »Ι« sehr schnell oder bald erreicht. Um aus diesem Grund die übermäßige Ansammlung von Minoritätsladungsträgern in dem als Inverter arbeitenden Transistor zu unterdrücken und die Umwandlungsgeschwindigkeit von einem Wert »0« auf einen Wert »1« zu erhöhen, d.h. um die Schaltgeschwindigkeit des Transistors zu erhöhen, wird gemäß F i g. 6 in einer isolierten P-Zone 13a eine dritte N-Zone 15a ausgebildet, so daß eine teilweise Überlappung an einer Ohmschen Kontakt-P+-Zone 17 besteht, wobei die dritte N-Zone 15a und diese Zone 17 gegenseitig mit Hilfe einer Metallschicht 22 zusammengeschaltet werden und diese Metallschicht 22 auf deren jeweiligen Oberflächenabschnitten niedergeschlagen ist. Es wird also die dritte N-Zone 15a mit der isolierten P-Zone 13a über die Ohmsche Kontaktzone 17 verbunden. Im übrigen besteht das logische Element, welches in F i g. 6 gezeigt ist, aus einem Halbleitersubstrat 11 des P-Leitfähigkeitstyps, einer vergrabenen Zone 12 des N-Leitfähigkeitstyps, die teilweise in das Halbleitersubstrat eingelassen ist, und aus einer Epitaxialschicht 13 vom P-Leitfähigkeitstyp, die in dem Halbleitersubstrat 11 in einer Weise ausgebildet ist, daß sie die vergrabene Zone 12 enthält. Es wird angenommen, daß die P-Epitaxialschicht 13 und das P-Halbleitersubstrat 11 einen P-Halbleiterkörper bilden. Eine N-Isolierzone 14 erstreckt sich von der Oberfläche der Epitaxialschicht 13 in die vergrabene N-Zone 12 und teilt die P-Epitaxialschicht 13, wodurch eine Insel vom P-Leitfähigkeitsiyp mit der isoliirten Zone 13a in der P-Epitaxialschicht 13 ausgebildet wird. In der isolierten Zone 13a ist eine erste N-Zone 15 durch Diffusion von der Oberfläche der isolierten Zone 13a aus ausgebildet. In der ersten N-Zone 15 ist eine zweite P-Zone 16 durch Diffusion von der Oberfläche der ersten N-Zone aus ausgebildet. Darüber hinaus sind Ohmsche Kontaktzonen 17 und 17a durch Diffusion in der isolierten Zone 13a und der Epitaxialschicht Ϊ3 gleichzeitig mit der Herstellung der zweiien P-Zone 16 ausgebildet. Auf der Oberfläche des Halbleiterkörpers ist ein Isolierfilm vorgesehen. Durch die in die jeweiligen Abschnitte des Isolierfilms 18 eingebrachten öffnungen sind jeweils Metallelektrodenschichten, beispielsweise Aluminiumschichten 19,20,21, 22 und 22a. auf den Zonen 14,16,15,17 und 17a ausgebildet. In the above-mentioned semiconductor device which is a gate circuit, the output inversion speed becomes of the logical element, i.e. the speed with which an inversion of the Output variable from a value "0" to a value "1" is possible, heavily on the excess amount of minority charge carriers affects both in the base zone and the collector zone of the vertical NPN transistor are accumulated. If the output has a logical value of "0", the Vertical NPN transistor fully turned on, with the emitter-base junction and the base-collector junction biased forward are to avoid an accumulation of excess minority charge carriers in the base zone and the collector zone to effect. Even if, with this condition, to bring the output value to "1", a signal with the value "0" is fed to the input terminal, the minority charge carriers flow that in the base and collector zones of the vertical NPN transistor have accumulated over these zones so that the output doesn't get a value "Ι" very quickly or soon reached. For this reason, in order to prevent the excessive accumulation of minority charge carriers in the as To suppress the inverter working transistor and the conversion speed from a value "0" to increase to a value "1", i.e. to increase the switching speed of the transistor, according to F i g. 6 a third N-zone 15a is formed in an isolated P-zone 13a, so that a partial overlap occurs an ohmic contact P + zone 17, the third N zone 15a and this zone 17 mutually Using a metal layer 22 are interconnected and this metal layer 22 on their respective Surface sections is deposited. So it becomes the third N-zone 15a with the isolated P-zone 13a Connected via the ohmic contact zone 17. In addition, there is the logical element which is shown in FIG. 6 shown is composed of a semiconductor substrate 11 of the P conductivity type, a buried zone 12 of the N conductivity type, which is partially embedded in the semiconductor substrate and consists of an epitaxial layer 13 of the P conductivity type, which is formed in the semiconductor substrate 11 in such a way as to have the buried region 12 contains. It is assumed that the P-type epitaxial layer 13 and the P-type semiconductor substrate 11 are a P-type semiconductor body form. An N isolation region 14 extends from the surface of the epitaxial layer 13 into the N buried region 12 and divides the P epitaxial layer 13, thereby forming a P conductivity type island with the isolated region 13a in the P-epitaxial layer 13 is formed. In the isolated zone 13a is a first N region 15 is formed by diffusion from the surface of the isolated region 13a. In the first N zone 15, a second P region 16 is formed by diffusion from the surface of the first N region. About that in addition, ohmic contact areas 17 and 17a are diffused in the isolated area 13a and the epitaxial layer Ϊ3 at the same time as making the two P-zone 16 formed. An insulating film is provided on the surface of the semiconductor body. The in the respective sections of the insulating film 18 made openings are each metal electrode layers, for example aluminum layers 19, 20, 21, 22 and 22a. formed on zones 14, 16, 15, 17 and 17a.

Fig.7 zeigt als Ersatzschaltbild des logischen Elements, bei welchem die dritte N-Zone 15a für eine logische Schaltung herangezogen wird. Wie sich aus F i g. 7 entnehmen läßt, stellt die zuvor erwähnte dritte N-Zone 15a einen zusätzlichen Emitter dar, der mit der Basis des Vertikal-NPN-Transistors verbunden ist, um -!s eine Ladungsträger-Absaugzone zu wirken, wie dies später beschrieben werden solLFig. 7 shows as an equivalent circuit diagram of the logic element, in which the third N-zone 15a is used for a logic circuit. As can be seen from FIG. 7th can be seen, the aforementioned third N-zone 15a represents an additional emitter, which is connected to the base of the Vertical NPN transistor connected to -! Sa one To act charge carrier suction zone, as will be described later

Die F i g. 8A und 8B zeigen jeweils die Ladungsträgerverteilungen in den Halbleiterzonen gegenüber den Richtungen X-X und Y-Ydes in Fig.6 dargestellten logischen Elements, welches mit der dritten N-Zone ausgestattet ist, d. h. der Ladungsträgeransaugzone 15a. In F i g. 8A sind in der Emitterzone 15 des zweiten Vertikal-NPN-Transistors 7r2 die Minoritätsladungsträger oder positiven Löcher vorhanden (angezeigt durch die »+«-Zeichen), die von der Emitterzone 16 des ersten Vertikal-PNP-Transistors Tr1 und der Basiszone 13a des zweiten Vertikal-NPN-Transistors 7r2 injiziert werden, während in der Basiszone 13a des zweiten Vertikal-NPN-Transistors die Minoritätsiadungsträger oder Elektronen vorliegen (gekennzeichnet durch die »—«-Zeichen), die von der Kollektorzone 12 und der Emitterzone 15 desselben injiziert werden. In der drit-The F i g. 8A and 8B each show the charge carrier distributions in the semiconductor zones opposite the directions XX and Y-Y of the logic element shown in FIG. 6, which is equipped with the third N-zone, ie the charge carrier suction zone 15a. In Fig. 8A, the minority charge carriers or positive holes are present in the emitter zone 15 of the second vertical NPN transistor 7r2 (indicated by the "+" symbols), which are emitted by the emitter zone 16 of the first vertical PNP transistor Tr 1 and the base zone 13a of the second vertical NPN transistor 7r2 are injected, while the minority charge carriers or electrons are present in the base zone 13a of the second vertical NPN transistor (identified by the "-" symbols), which are injected from the collector zone 12 and the emitter zone 15 of the same . In the third

ten N-Zone oder der Trägeranuaugzone 15a. die mit der Basiszone 13a verbunden ist, existieren keine Ladungsträger. Die Ladungsverteilung, die durch unterbrochene Linien in F i g. 8A angezeigt ist, trifft für den Fall zu, bei welchem keine Ladungsträgeransaugzone 15a vorgese- s hen ist. In F i g. 8B e> istieren ir· der Basiszone 13a Minoritätsladungsträger oder Elektronen, die von der Emitteir.one 15 und der Kollektorzone 12 injiziert werden. In der Ladungsträgeransaugzone 15a, die mit der Basiszone 13a verbunden ist, existieren keine Minoritätsladungsträger. Dagegen existieren in der Kollektorzone 12 die Minoritätsladungsträger oder positiven Löcher, die von der Basiszone 13a injiziert werden. Es sei erwähnt, daß die unterbrochenen Linien von F i g. 8B die Ladungsträgerverteilungen für den Fall anzeigen, bei welchem keine Ladungsträgeransaugzone 15a vorgesehen ist, wie dies dem Fall gemäß F i g. 8A entspricht. Auf diese Weise wird eine übermäßige Ansammlung von fviinoritäisiadungsträgern in dem logischen Element unterdrückt oder verhindert, und zwar durch das Vorsehen der Ladungsträgeransaugzone 15a, um dadurch eine erhebliche Vergrößerung der Geschwindigkeit zu erreichen, mit welcher die Ausgangsgröße des logischen Elements von dem Wert »0« auf den Wert »1« invertiert wird. Es sei darauf hingewiesen, daß die Ladungsträgeransaugzoncn 15a so ausgebildet werden kann, daß sie eine so große Fläche wie nur möglich in der Basiszone 13a belegt.th N zone or the carrier appraisal zone 15a. the one with the Base zone 13a is connected, no charge carriers exist. The charge distribution, which is interrupted by Lines in Fig. 8A is indicated applies to the case at which no charge carrier suction zone 15a is provided. In Fig. 8B e> are in the base zone 13a minority charge carriers or electrons emitted by the emitter 15 and the collector zone 12 are injected. In the charge carrier suction zone 15a, the one with the base zone 13a is connected, there are no minority charge carriers. In contrast, exist in the collector zone 12, the minority carriers or positive holes injected from the base region 13a. It should be mentioned that the broken lines of FIG. 8B show the load carrier distributions for the case at which no charge carrier suction zone 15a is provided, as is the case according to FIG. 8A corresponds. on in this way, excessive accumulation of unrelated charge carriers in the logical element is suppressed or prevented, namely by the provision of the charge carrier suction zone 15a, thereby a to achieve a considerable increase in the speed with which the output variable of the logical Elements inverted from the value »0« to the value »1« will. It should be noted that the charge carrier suction zones 15a can be formed so that they occupies as large an area as possible in the base zone 13a.

In Fig.9 ist eine Ausführungsform gezeigt, bei welcher mehrere logische Elemente, die jeweils die zuvor erwähnte Ladungsträgeransaugzone aufweisen, auf dem gleichen Halbleiterkörper zur Bildung einer gewünschten Gatterschaltung ausgebildet sind. Diese Ausführungsform ist mit Ausnahme der Ladungsträgeransaugzonen 115a und 215a die gleiche wie diejenige von F i g. 1, und zwar hinsichtäich ihrer Konstruktion und Betriebsweise sind die gleichen Teile und Abschnitte durch die gleichen Bezugszeichen gekennzeichnet. Die Ladungsträgeransaugzone 115a und die Ohmsche Kontaktzone 117 des ers.en logischen Elements 102 sind über eine Metallschicht 122a miteinander verbunden. Die Metallschicht 122a ist über einen Metallfilm 300 mit einer Metallschicht 219 verbunden, die auf der isolierenden N-Zone (Koifektorzone) 214 eines zweiten logischen Elements 202 ausgebildet ist. Mit anderen Worten ist die isolierte Zone 113a des logischen Elements 102 mit der isolierenden Zone 214 des logischen Elements 202 verbunden. Weiter ist die Ladungsträgeransaugzone 215a des zweiten logischen Elements 202 mit einer Ohmschen Kontaktzone 217 mit Hilfe eines Metallfilms 222a verbunden. Die Halbleitervorrichtung gemäß F i g. 9 stellt eine Gatterschaltung dar, wie sie in Fi g. 10 gezeigt ist In ähnlicher Weise ist eine Ausführungsform in F i g. 11 gezeigt, die erhalten wird, indem man eine Ladungsträgeransaugzone bei der Ausführungsform gemäß Fig.3 "vorsieht. Im Falle dieser Ausführungsform stellen die Ladungsträgeransaugzone 135a, 235a zusätzliche Kollektorzonen der jeweiligen Vertikal-NPN-Transistoren des ersten und des zweiten logischen Elements 103, 203 dar. Wie sich aus Fig. 11 entnehmen läßt, ist die Ladungsträgeransaugzone 135a des ersten logischen Elements 103 mit Hilfe einer Metallschicht 140 mit der Ohmschen Kontakt-P⁺-Zone 136 und auch mit Hilfe eines N?etalifilms 300 mit der Kollektorzone 235 des Yertikal-NPN-Transistors des zweiten logischen Elements 203 verbunden. Die Ladungsträgeransaugzone 235a dieses zweiten logischen Elements 203 ist mit Hilfe einer Metallfchicht 240 mit der Ohmschen Kontakt-P⁺-Zone 236 verbunden. Es sei auch erwähnt, daß bei der Ausführungsform gemäß Fig. 11 die gleichen Teile und Abschnitte wie diejenigen von Fig.3 durch die gleichen Bezugszeichen gekennzeichnet sind. In F i g. 12 ist nun wieder eine Gatterschaltung gezeigt, die der Halbleitervorrichtung von F i g. 11 entspricht.FIG. 9 shows an embodiment in which a plurality of logic elements, each having the aforementioned charge carrier suction zone, are formed on the same semiconductor body in order to form a desired gate circuit. This embodiment is the same as that of FIG. 1 with the exception of charge carrier suction zones 115a and 215a. 1, in terms of their construction and operation, the same parts and portions are indicated by the same reference numerals. The charge carrier suction zone 115a and the ohmic contact zone 117 of the first logic element 102 are connected to one another via a metal layer 122a. The metal layer 122 a is connected via a metal film 300 to a metal layer 219 which is formed on the insulating N region (coefficient region) 214 of a second logic element 202. In other words, the isolated region 113 a of the logical element 102 is connected to the insulating region 214 of the logical element 202. Furthermore, the charge carrier suction zone 215a of the second logic element 202 is connected to an ohmic contact zone 217 with the aid of a metal film 222a. The semiconductor device of FIG. 9 shows a gate circuit as shown in FIG. 10. Similarly, one embodiment is shown in FIG. 11, which is obtained by providing a charge carrier suction zone in the embodiment according to FIG As can be seen from FIG. 11, the charge carrier ^{suction zone 135a of the first logic element 103 is connected to the collector zone 235 of the Yertical by means of a metal layer 140 with the ohmic contact P +} zone 136 and also by means of a N? etali film 300 -NPN transistor of the second logic element 203. The charge carrier suction zone 235a of this second logic element 203 is connected to the ohmic contact P ⁺ zone 236 with the aid of a metal layer 240. It should also be mentioned that in the embodiment according to FIG the same parts and portions as those of Fig. 3 are denoted by the same reference numerals In Fig. 12 is now again a gate circuit is shown which corresponds to the semiconductor device of FIG. 11 corresponds.

Wenn bei den jeweiligen Ausführungsformen gemäß den Fig.9 und 11 mehrere Schottky-Dioden an den Eingangszonen ausgebildet werden, nämlich die Zonen 113a, 213a, 132a und 232a, so erhält man eine Gatterschaltung mit einem Mehrfach-Eingang. Wenn weiter bei der Ausführungsform gemäß F i g. 11 in den Zonen 132a, 232a mehrere zweite N+ -Zonen ausgebildet werden, so erhält man eine Gatterschaltung mit Mehrfach-Eingang und -Ausgang.If in the respective embodiments according to FIGS. 9 and 11, several Schottky diodes are connected to the Input zones are formed, namely zones 113a, 213a, 132a and 232a, a gate circuit is obtained with a multiple input. If further in the embodiment according to FIG. 11 in the zones 132a, 232a several second N + zones are formed, a gate circuit with multiple inputs is obtained and output.

Wenn man bei der Ausführungsform gemäß Fig. 1 eine Schottky-Diode DCl (DC2) als Klemmdiode vorsieht, wie dies in F i g. 13 gezeigt ist, und zwar zwischen Basiszone 113a (2i3ö/ und rCüiiekiorzüne, die aus den Zonen 114 und 112 (214 und 212) besteht, so läßt sich die Betriebsgeschwindigkeit der resultierenden Gatterschaltung noch weiter erhöhen. Diese Klemmdiode DCl (DC2) ist am Übergangsabschnitt zwischen einer Metallschicht 119a (219a,), die über einer Zone mit zwei Flächenabschnitten ausgebildet ist — einem Flächenabschnitt der isolierenden N-Zone 114 (214) und einem Flächenabschnitt der isolierenden P-Zone 113 (213a,) — unter der näherungsweisen Annahme ausgebildet, daß die isolierende Zone 114 und die isolierte P-Zone 113a (213a,) über eine Metallschicht 119a (219a,) verbunden sind, und zwar zwischen der Basiszone 113a (213a,/des zweiten Vertikal-NPN-Transistors und der Kollektorzone desselben, die aus den Zonen 114 und 112 (214, 212) besteht. Fig. 14 zeigt eine Schaltung, welche der Halbleitervorrichtung gemäß Fig. 13 entspricht.If, in the embodiment according to FIG. 1, a Schottky diode DC1 (DC2) is provided as a clamping diode, as shown in FIG. 13, between base zone 113a (2i3ö / and rCüiiekiorzüne, which consists of zones 114 and 112 (214 and 212), the operating speed of the resulting gate circuit can be increased even further. This clamping diode DC1 (DC2) is at the transition section formed between a metal layer 119a (219a,), which is formed over a zone with two surface sections - a surface section of the insulating N-zone 114 (214) and a surface section of the insulating P-zone 113 (213a,) - under the approximate assumption, that the insulating zone 114 and the isolated P-zone 113a (213a,) are connected via a metal layer 119a (219a,), namely between the base zone 113a (213a, / of the second vertical NPN transistor and the collector zone of the same, the consists of zones 114 and 112 (214, 212). Fig. 14 shows a circuit which corresponds to the semiconductor device of Fig. 13.

Bei dieser Schaltung ist jedoch der logische Spannungsschwingwert im wesentlichen durch die Differenz zwischen der vorwärts gerichteten Spannung der Klemmdiode DC1 und derjenigen der Schottky-Diode D1 bestimmt, und es ist daher wichtig, daß das Schott ky-Metall und die Übergangsfläche richtig ausgelegt werden. Wird beispielsweise Titan (Ti) als Schottky-Metall verwendet, so wird die Übergangsfläche der Klemmdiode DCl so ausgelegt, daß sie kleiner ist als diejenige der Schottky-Diode D1.In this circuit, however, the logic voltage swing is essentially determined by the difference between the forward voltage of the clamping diode DC 1 and that of the Schottky diode D 1, and it is therefore important that the Schottky metal and the interface are properly designed . If, for example, titanium (Ti) is used as the Schottky metal, the transition area of the clamping diode DCl is designed so that it is smaller than that of the Schottky diode D1.

Die zuvor erwähnte Klemmdiode ist, wie in Fig. 15 gezeigt, auch bei der Ausführungsform gemäß Fig.3 verwendbar. Bei den vorangegangenen Ausführungsformen wird der PNP-Transistor als Stromquelle verwendet; diese Stromquelle kann jedoch auch durch eine Stromquellenschaltung gebildet sein, die einen Widerstand enthält.The aforementioned clamping diode is, as shown in FIG. 15, also in the embodiment according to FIG. 3 usable. In the previous embodiments, the PNP transistor is used as a current source; however, this current source can also be formed by a current source circuit which has a resistor contains.

Hierzu 6 Blatt ZeichnungenIn addition 6 sheets of drawings

Claims

Patent claims:

1. Monolithic integrated Sphottky-I ² L gate circuit, with a first logic element which has a first Schottky diode (D 1), the cathode with a first input terminal (A 1) and the anode with the base of a first inverter transistor (iOO ) and a first current source (51) connected to the base of the first inverter transistor (100), the output terminal (B) being connected to the collector of the first inverter transistor (100), and to a second logic element having a second Schottky diode (D 2), the anode of which is connected to the base of a second inverter transistor (200), and a second current source (52) which is connected to the base of the second inverter transistor (200), thereby characterized in that a second input terminal (A 2) is connected to the cathode of the second Schottky diode (D 2), that the collector of the second inverter transistor (200) is connected to the base of the first inverter transistor (100) and that the emitters of the inverter transistors (100, 200) are connected to the same potential point (En) .

2. Gate circuit according to claim 1, characterized in that the inverter transistors (100,200) have several collectors.

3. Gate circuit according to claim 1, characterized in that the inverter transistors have an additional Emitter having ·., Each connected to its base.

4. Gate circuit according to Ai claim I, characterized in that that the inverter transistors have an additional collector, each with their Base is connected.

5. Gate circuit according to claim 1, characterized in that each logic element has a Schottky-clamping diode (DQ, DC ₂ ) whose cathode is connected to the collector and whose anode is connected to the base of the associated inverter transistor.