DE2741760A1

DE2741760A1 - Synchronisation of cyclical codewords of given length - involves key word added to code word, added again at receiver and tested for belonging to set of codewords

Info

Publication number: DE2741760A1
Application number: DE19772741760
Authority: DE
Inventors: Hans Dr Ing Grundner; Dieter Dipl Ing Wisuschil
Original assignee: ESG ELEKTRONIK SYSTEM GmbH; ESG Elektroniksystem und Logistik GmbH
Current assignee: ESG ELEKTRONIK SYSTEM GmbH; ESG Elektroniksystem und Logistik GmbH
Priority date: 1977-09-16
Filing date: 1977-09-16
Publication date: 1979-03-29
Also published as: DE2741760B2

Abstract

The codewords are synchronised at the transmitter and receiver side. They consist of bit trains of a certain length, and belong to a set of codewords. The method consists of a series of steps. A key word is selected of the same length as the codeword, but not belonging to the set of codewords, with an asymmetrical structure; this key word is side added modulo-2 to each codeword, and the words so coded are transmitted. The receiver selects bit trains of the length of a codeword and again adds modulo-2 the key word; each bit train so decoded is tested for belonging to the respective set of codewords; if it does, a synchronisation signal is delivered, after which the received bit trains are divided in blocks of a codeword length.

Description

Verfahren und Schaltungsanordnung zur sende- und empfangs-Method and circuit arrangement for transmitting and receiving

seitigen Wortsynchronisierung von insbesondere zyklischen Codewörtern Die Erfindung bezieht sich auf ein Verfahren und eine Schalttungsanordnung zur sende- und empfangsseitigen Wortsynchronisierung von aus Bitfolgen bestimmter Länge bestehenden insbesondere zyklischen Codewörtern, die einem Satz von Codewörtern zugehörig sind.lateral word synchronization of, in particular, cyclic code words The invention relates to a method and a circuit arrangement for transmitting and word synchronization at the receiving end consisting of bit sequences of a certain length in particular cyclic code words which are associated with a set of code words.

In der digitalen Übertragungstechnik werden Einrichtungen zur Bit- und Wortsynchronisation benötigt. Zur Bitsynchronisierung sind mehrere Verfahren bekannt, mit denen ohne zusätzliche Bitinformation eine Ableitung der Zeit- und Amplitudenlage der einzelnen Bits möglich ist. Nach der Synchronisierung und Regenerierung der Bitimpulse ist eine Wortsynchronisierung notwendig, die zum richtigen Erkennen und Decodieren der im Empfänger ankommenden Information dient. Die digitale Gesamtinformation ist nicht nur im Wert der einzelnen Bits (0 oder L), sondern auch in der Stelle innerhalb eines Wortes enthalten.In digital transmission technology, devices for bit and word synchronization needed. There are several methods of bit synchronization known, with which a derivation of the time and without additional bit information Amplitude position of the individual bits is possible. After synchronization and regeneration of the bit impulses, word synchronization is necessary for correct recognition and decoding in the receiver incoming information. The total digital information is not only in the value of the individual bits (0 or L), but also included in the place within a word.

Zur richtigen Decodierung genügt es in der Regel, das erste Bit eines Wortes sendeseitig zu markieren. Die richtige Zuordnung kann dann durch Abzählen der Bitimpulse, beginnend von der Marke, erfolgen. Zur Kennzeichnung des Wortanfangs muß grundsätzlich zusätzliche Information übertragen werden, die z.B. in einer Synchronisierkombination enthalten sein kann.For correct decoding it is usually sufficient to use the first bit of a Mark the word on the sending side. The correct assignment can then be made by counting of the bit pulses, starting from the mark. To identify the beginning of the word additional information must always be transmitted, e.g. in a synchronization combination may be included.

Durch Abzählen des Auftretens der immer wiederkehrenden Synchronisierkombination und Aufbauen einer Synchronisierspur vermeidet man eine falsche Synchronisierung für den Fall, daß die Synchronisierkombination zufällig auch im Informationswort auftritt.By counting the occurrence of the recurring synchronization combination and building a sync track avoids incorrect syncing in the event that the synchronization combination also happens to be in the information word occurs.

Die Wirksamkeit eines Synchronisierverfahrens wird durch die mittlere Synchronisierzeit zur Erlangung einer vorgegebenen Synchronisierwahrscheinlichkeit charakterisiert.The effectiveness of a synchronization method is determined by the mean Synchronization time to achieve a given synchronization probability characterized.

In militärischen und industriellen Einsatzgebieten wird heute oft eine Kanalcodierung zur Sicherung der Datenfunktelegramme verwendet. Die größere Datensicherheit muß grundsätzlich durch die Übertragung von zusätzlicher, redundanter Information erkauft werden. Das gleiche gilt für die Wortsynchronisierung, die ebenfalls um so sicherer ist, je mehr redundante Information übertragen wird.In military and industrial areas of use today is often a channel coding is used to secure the radio data telegrams. The bigger one Data security must be fundamentally through the transmission of additional, redundant Information can be bought. The same goes for word synchronization, which is also The more redundant information is transmitted, the more secure it is.

Die Kanalcodierung mit zyklischen Codes zur Fehlererkennung und Fehlerkorrektur erfordert in jedem Fall redundante Information.Channel coding with cyclic codes for error detection and correction always requires redundant information.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Schaltungsanordnung anzugeben, die diese redundante Information gleichzeitig zur Wortsynchronisierung benützt, d.h. es ist keine zusätzliche Synchronisierinformation notwendig. Dabei soll der notwendige Schaltungsaufwand nur gering sein.The invention is based on the object of a method and a circuit arrangement specify this redundant information at the same time as word synchronization used, i.e. no additional synchronization information is necessary. Included the necessary circuit complexity should only be low.

Diese Aufgabe ist für ein Verfahren gemäß der Erfindung durch folgende Schritte gelöst: a) Es wird ein Schlüsselwort mit gleicher Länge wie die Codewörter gewählt, das dem Satz der betreffenden insbesondere zyklischen Codewörter nicht zugehörig und in der Struktur nicht symmetrisch ist; b) dieses Schlüsselwort wird sendeseitig jedem Codewort bitsynchron modulo-2 zuaddiert, wonach die dadurch entstandenen verschlüsselten Wörter übertragen werden; c) aus der empfangenen Bitfolge werden sukzessive jeweils Bitfolgen mit der Länge eines Codewortes ausgewählt, wobei zu der jeweilig gewählten Bitfolge das Schlüsselwort erneut bitsynchron modulo-2 zuaddiert wird; d) für jede derart entschlüsselte Bitfolge wird geprüft, ob diese zum Satz der betreffenden Codewörter gehörig ist; e) ist eine Bitfolge dem Satz dieser Codewörter zugehörig, wo wird ein Synchronisiersignal abgegeben, ab dem die danach empfangenen Bitfolgen jeweils in Blöcke mit der Länge eines Codewortes unterteilt werden.This object is achieved for a method according to the invention by the following Steps solved: a) A keyword with the same length as the code words is used chosen that does not correspond to the set of the relevant, in particular cyclic, code words is associated and not symmetrical in structure; b) this keyword will on the transmit side, modulo-2 is added to each codeword bit-synchronously, after which the resulting encrypted words are transmitted; c) from the received bit sequence successively in each case bit sequences with the length of a code word selected, with to the key word is again added bit-synchronously modulo-2 to the respective selected bit sequence will; d) for each bit sequence decrypted in this way, a check is carried out to determine whether it is part of the sentence belongs to the code words in question; e) is a bit sequence of the set of these code words associated, where a synchronization signal is emitted, from which the then received Bit sequences are each divided into blocks with the length of a code word.

Gemäß der Erfindung wird daher die Erkenntnis ausgenutzt, daß für den Satz der insbesondere zyklischen Codewörter, der durch das Generatorpolynom bestimmt ist, mindestens ein nicht dem Satz zugehöriges Schlüsselwort gefunden werden kann, mit dem nach sendeseitiger Addition modulo-2 zu einem Codewort und nochmaliger empfangsseitiger Addition zu einer derart verschlüsselten Bitfolge nur dann eine dem Satz der Codewörter zugehörige Bitfolge, d.h. das gesendete Codewort wieder erzeugt wird, wenn das Schlüsselwort sende- und empfangsseitig der gleichen Bitfolge synchron zuaddiert wird.According to the invention, therefore, the knowledge is used that for the set of, in particular, cyclic code words, which is determined by the generator polynomial is determined, at least one keyword that does not belong to the sentence can be found can with after modulo-2 addition on the send side to form a code word and repeated addition at the receiving end to form a bit sequence encrypted in this way only then a bit sequence belonging to the set of code words, i.e. the transmitted code word is generated again if the keyword is the same on the sending and receiving sides Bit sequence is added synchronously.

Bei dem Verfahren gemäß der Erfindung ist es daher nicht notwendig, den Wortanfang mit zusätzlichen Bits zu markieren und eine eigene Synchronisationsspur aufzubauen, so daß sich sehr schnelle Synchronisierzeiten verwirklichen lassen; die Synchronisierung ist äußerstenfalls nach N-1 Schritten abgeschlossen, wenn N die jeweilige Wortlänge ist.In the method according to the invention it is therefore not necessary to mark the beginning of the word with additional bits and a separate synchronization track to be built so that very fast synchronization times can be achieved; the synchronization is completed after N-1 steps in the extreme if N is the respective word length.

Darüber hinaus ist es ohne großen Aufwand möglich, die Neuinitiierung der Synchronisationssuche in Abhängigkeit der Übertragungsqualität des Kanals zu steuern, so daß zur Neusynchronisierung bei abfallender Übertragungsqualität in der Regel nur wenige Schritte df:r angegebenen Art empfangsseitig durchgeführt werden müssen, bis erneut die Synchronisierung erreicht ist.In addition, it is possible to initiate a new one with little effort the synchronization search depending on the transmission quality of the channel control so that for resynchronization when the transmission quality drops in usually only a few steps can be carried out on the receiving end until synchronization is achieved again.

Ein wesentlicher Vorteil des Verfahrens gemäß der Erfindung ist auch dadurch gegeben, daß die Synchronisierung gleichzeitig zur Ver- und Entschlüsselung der Codewörter herangezogen werden kann. Das Verfahren entspricht daher zusätzlich der Forderung nach Geheimhaltung der Information in industriellen und militärischen Einsatzgebieten.A significant advantage of the method according to the invention is also given that the synchronization for encryption and decryption at the same time the code words can be used. The procedure therefore corresponds additionally the requirement for confidentiality of information in industrial and military Areas of application.

Das Verfahren ist grundsätzlich zur Wortsynchronisierung der gesamten Menge der zyklischen Codes geeignet; insbesondere ist es vorteilhaft bei prüf- und korrigierbaren Codes, wie etwa dem BCH-Code, anzuwenden.The procedure is basically to word sync the whole Set of cyclic codes suitable; In particular, it is advantageous for testing and to apply correctable codes such as the BCH code.

Bei der Wahl eines Schlüsselworts sind beste Ergebnisse dann erzielbar, wenn das Korrelationsprodukt des Schlüsselwortes mit dem spiegelbildlichen Schlüsselwort ein Minimum wird. Die Bestimmung der Menge der möglichen Schlüsselwörter und die spezielle Wahl des zu verwendenden Schlüsselwortes erfolgt üblicherweise mit einem Rechner.When choosing a keyword, the best results can be achieved if the correlation product of the keyword with the mirror image keyword becomes a minimum. Determining the set of possible keywords and those special choice of the keyword to be used is usually made with a Computer.

Eine Schaltungsanordnung zur Durchführung des Verfahrens ist dadurch gekennzeichnet, daß sendeseitig ein rückgekoppeltes Schieberegister zur Aufnahme des Schlüsselwortes und eine Takt steuerung zur bitsynchronen Addition modulo-2 des Schlüsselwortes mit dem auszusendenden Codewort vorgesehen sind, daß sendeseitig ein Kanalcodierer zur Erzeugung von zyklischen Codewörtern, die einem Satz zugehörig sind, vorgesehen ist, daß empfangsseitig ein Eingangsregister entsprechend der Codewortlänge zur Aufnahme einer Bitfolge und ein Speicher für das Schlüsselwort vorgesehen sind, daß empfangsseitig die entsprechenden Stellen des Eingangsregisters und des Speichers über modulo-2 Verknüpfungsglieder miteinander verbunden sind, daß die Ausgänge der Verknüpfungsglieder mit einer Prüfschaltung verbunden sind zur Prüfung, ob die im Eingangsregister vorhandene Bitfolge nach Entschlüsselung dem Satz der Codewörter zugehörig ist, und daß schließlich eine Steuereinheit vorgesehen ist, die im Falle der Zugehörigkeit der entschlüsselten Bitfolge zu dem Satz der Codewörter das Eingangsregister so steuert, daß nach der entschlüsselten Bitfolge die anschließenden Bitfolgen jeweils in Blöcken entsprechend der Codewortlänge übernommen werden. Vorzugsweise ist dabei die Einleitung einer Neusynchronisation mit Hilfe dieser Steuereinheit in Abhängigkeit der Übertragungsqualität regelbar.A circuit arrangement for carrying out the method is thereby characterized in that on the transmission side a feedback shift register for recording of the keyword and a clock control for bit-synchronous addition modulo-2 of the key word with the code word to be sent out are provided that on the transmission side a channel coder for generating cyclic code words belonging to a set are, it is provided that an input register corresponding to the code word length on the receiving side to receive a bit sequence and a memory for the keyword are provided, that on the receiving side the corresponding positions of the input register and the memory are connected to each other via modulo-2 logic elements that the outputs of the Logic elements are connected to a test circuit to test whether the im Bit sequence present in the input register after decoding the set of code words is associated, and that finally a control unit is provided in the case the affiliation of the decrypted bit sequence to the set of code words the input register controls so that after the decrypted bit sequence, the subsequent bit sequences each can be accepted in blocks according to the code word length. Preferably is there the initiation of a resynchronization with the help of this control unit as a function the transmission quality can be regulated.

Die Erfindung ist in zwei Ausführungsbeispielen anhand der Zeichnung näher erläutert. Hierin stellen dar: Fig. 1: schematisch eine Folge von Codewörtern im BCH-Code und eine ausgewählte Bit folge aus den übertragenen Codewörtern in Informationsteil und Redundanzteil unterteilt.The invention is based on the drawing in two exemplary embodiments explained in more detail. This shows: FIG. 1: schematically, a sequence of code words in the BCH code and a selected bit sequence from the transmitted code words in the information part and redundancy part.

Fig. 2: schematisch-eine Darstellung eines Verfahrens zur Wortsynchronisation von Codewörtern gemäß der Erfindung; Fig. 3: ein Blockschaltbild einer Schaltungsanordnung zur Durchführung des Verfahrens gemäß der Erfindung; Fig. 4: ein detailliertes Blockschaltbild einer empfangsseitigen Synchronisierschaltung gemäß der Erfindung in einem ersten Ausführungsbeispiel; Fig. 5: ein zweites Ausführungsbeispiel einer Synchronisierschaltung gemäß der Erfindung.2: a schematic representation of a method for word synchronization of code words according to the invention; 3: a block diagram of a circuit arrangement for carrying out the method according to the invention; Fig. 4: a detailed block diagram a receiving-side synchronization circuit according to the invention in a first Embodiment; Fig. 5: a second embodiment of a synchronization circuit according to the invention.

Die Ausführungsbeispiele sind für einen BCH-Code beschrieben.The exemplary embodiments are described for a BCH code.

Die BCH-Kanalcodierung ist dadurch charakterisiert, daß mit ihr eine vorgegebene maximale Anzahl von Bitfehlern innerhalb eines Codeworts korrigierbar ist. Die Bitfehler können dabei statistisch unabhängig oder abhängig verteilt sein. Die Kennwerte des BCH-Codes werden zweckmäßig in der Form (N,K,E) angegeben, wobei N die Länge der Codewörter, K die Anzahl der Informationsstellen und E die maximal korrigierbare Fehleranzahl bedeutet. Da die BCH-Codes zur Gruppe der systematischen zyklischen Codes gehören, besitzt das Codewort das in Figur 1 für das Codewort W1 dargestellte Format.The BCH channel coding is characterized by the fact that with it a specified maximum number of bit errors can be corrected within a code word is. The bit errors can be statistically independent or distributed in a dependent manner. The characteristic values of the BCH code are expediently given in the form (N, K, E), where N is the length of the code words, K is the number of information points and E is the maximum Correctable number of errors means. Since the BCH codes belong to the group of systematic belong cyclic codes, the code word has that in Figure 1 for the code word W1 shown format.

Die Kontrollstellen des BCH-Codeworts müssen so berechnet werden, daß das Wort durch ein codebestimmendes Generatorpolynom g(x) ohne Rest teilbar ist. Das Generatorpolynom g(x) besitzt eine spezielle mathematische Struktur, die in einem Decodierprozessor zur Korrektur von E Fehlerstellen ausgenützt werden kann.The control points of the BCH code word must be calculated in such a way that that the word is divisible by a code-defining generator polynomial g (x) without a remainder is. The generator polynomial g (x) has a special mathematical structure that can be used in a decoding processor to correct E errors.

Da die BCH-Codes zur Klasse der zyklischen Codes gehören, entstehen bei der sequentiellen Ubertragung von Codewörtern zwangsläufig Bitmuster der Wortlänge N, die ein mögliches Codewort darstellen und somit durch das Generatorpolynom teilbar sind.Since the BCH codes belong to the class of cyclic codes, arise with the sequential transmission of code words inevitably bit patterns of the word length N, which represent a possible code word and are thus divisible by the generator polynomial are.

Dies ist für eine Bitfolge B1 in Figur 1 dargestellt, die durch das Generatorpolynom g(x) teilbar ist.This is shown for a bit sequence B1 in FIG. 1, which is indicated by the Generator polynomial g (x) is divisible.

Somit genügt die Eigenschaft der Teilbarkeit zur Findung des richtigen Synchronisationszeitpunktes nicht. Grundsätzlich wäre der Aufbau einer Synchronisierspur zwar möglich, indem nach einer Periodizität der restfreien Teilungen gesucht wird.Thus, the property of divisibility is sufficient to find the right one Synchronization time not. Basically, the structure of a synchronization track would be possible by looking for a periodicity of the residual-free divisions.

Ein derartiges Verfahren würde jedoch sehr lange Synchronisierzeiten erfordern.However, such a method would result in very long synchronization times require.

Diese zyklische Eigenschaft der Codewörter W1,W2,W3,Wi wird nun dadurch aufgehoben, daß sendeseitig jedem Codewort bitsynchron ein Schlüsselwort SW modulo-2 zuaddiert wird, vgl.This cyclical property of the code words W1, W2, W3, Wi is now thereby repealed that on the transmission side, a keyword SW modulo-2 is bit-synchronously added to each code word is added, cf.

die schematische Darstellung in Figur 2.the schematic representation in Figure 2.

Hierzu wird die im Block I (Figur 3) anstehende Nachricht in einem Kanalcodierer KC im Sender codiert. Das Schlüsselwort ist in einem rückgekoppelten Schieberegister SR1 fest programmiert und wird bit synchron den Codewörtern modulo-2 an Verknüpfungsgliedern (Exclusiv-ODER-Gattern) G zuaddiert.For this purpose, the message pending in block I (FIG. 3) is stored in a Channel encoder KC encoded in the transmitter. The key word is in a feedback loop Shift register SR1 is permanently programmed and is bit synchronous with the code words modulo-2 at logic elements (exclusive OR gates) G added.

Diese Verknüpfung wird durch eine Taktsteuerung T gesteuert.This link is controlled by a clock control T.

Die Übertragung der Nachricht erfolgt über den Kanal seriell.The message is transmitted serially via the channel.

Gemäß Fig. 4 läuft errpfangsseitig der van Kanal ankommende Bitstran der verschlüsselten Codewörter V1,V2,V3,Vi (s.Fig.2) als Bitfolge Fi in eine Synchronisationseinheit 10 und hier in ein als Schieberegister der Länge N ausgebildetes Eingangsregister SR2. Mit den Parallelausgängen des Eingangsregisters ist ein weiteres Schieberegister SR3 verbunden, in dem das Schlüsselwort eingespeichert ist. Beide Register arbeiten taktgesteuert mit dem gleichen Takt wie auf der Sendeseite. Nach jedem Bittakt wird über Exklusiv-ODER-Gatter Gi eine Modulo-2-Addition des augenblicklichen Registerinhalts mit dem Schlüsselwort durchgeführt und ein Bitmuster der Länge N gebildet. Das parallel anliegende Bitmuster wird nach einer Parallel-Seriell-Wandlung in einem Wandler P/S in einer Logikschaltung L daraufhin geprüft, ob es ein mögliches Codewort darstellt. Die Prüfung erfolgt z.B. durch Syndrom-Bildung oder Division der entschlüsselten Bitfolge durch das Generatorpolynom g(x). Ist etwa die geprüfte Bitfolge F1 kein Codewort, so wird die nächste Bitfolge F2, die um ein Bit gegenüber der Bitfolge F1 verschoben ist, in entsprechender Weise entschlüsselt und geprüft; dieses Verfahren wird wiederholt, bis tatsächlich eine geprüfte Bitfolge Fi ein Codewort ist. Dann wird ein Synchronisierimpuls SI abgegeben.According to FIG. 4, the incoming bit stream runs on the receiving side the encrypted code words V1, V2, V3, Vi (see Fig. 2) as a bit sequence Fi in a synchronization unit 10 and here in an input register designed as a shift register of length N. SR2. There is another shift register with the parallel outputs of the input register SR3 connected, in which the keyword is stored. Both registers work clock-controlled with the same clock as on the transmitting side. After each bit, will a modulo-2 addition of the current register content via exclusive-OR gate Gi performed with the keyword and a bit pattern of length N is formed. That in parallel pending bit pattern is converted into a converter after a parallel-serial conversion P / S checked in a logic circuit L to see whether it represents a possible code word. The check is carried out, for example, by creating a syndrome or dividing the decoded ones Bit sequence through the generator polynomial g (x). For example, if the checked bit sequence F1 is none Code word, the next bit sequence is F2, which is one bit compared to the bit sequence F1 is shifted, decrypted and checked in a corresponding manner; This method is repeated until a checked bit sequence Fi is actually a code word. then a synchronization pulse SI is emitted.

Der nach der Prüfung auf Code-Zugehörigkeit abgeleitete Synchronisierimpuls SI wird benützt, den Registerinhalt des Eingangsregisters SR2, der jetzt einem Codewort entspricht, in einen Zwischenpuffer 11 entschlüsselt zu schreiben. Hierzu ist ein zum Eingangsregister SR2 paralleles zweites Eingangsregister SR2' vorgesehen, in das vom Kanal jeweils die gleiche Bitfolge wie im Register SR2 übernommen wird. Die Signale an den Parallelausgängen dieses zweiten Eingangsregisters werden mit dem Schlüsselwort im Register SR3' über Exklusiv-ODER-Gatter Gi' modulo 2 addiert. Die Ausgänge der Gatter Gi' sind jeweils mit einem Eingang von UND-Gattern 12 verbunden, deren zweite Eingänge mit der Steuereinheit 13 verbunden sind, von der der erwähnte Synchronisierimpuls abgegeben wird. Die Ausgänge der UND-Gatter 12 sind mit den Parallelausgängen eines Zwischenpuffers 11 verbunden. Das im Zwischenpuffer 11 gespeicherte Codewort wird dann seriell an einen Decodier- und Korrigierprozessor 14 weitergegeben, in dem das Codewort durch Berechnung der Syndrome und des Fehlerstellenpolynoms anhand eines bestimmten Korrekturalgorithmus geprüft und eventuell korrigiert wird; vgl. hierzu etwa J.L. Massey,Shift Register Synthesis and BCH-Decoding, IEEE-IT-15(1969) Nr.1,S.122-127 und R.T.Chien,Cyclic Decoding Procedures for the Bose-Chauduri-Hocquenghem Codes, IEEE-IT-10 (1964),S.357-363. Das geprüfte Codewort wird an einen Ausgang A zur Weiterverarbeitung geleitet;in diesem Falle geschieht das zeitverzögert über ein Schieberegister SR4 und ein UND-Gatter 15, dessen Funktion später erläutert wird.The synchronization pulse derived after the code affiliation check SI is used, the register content of the input register SR2, which is now a code word corresponds to writing decrypted in an intermediate buffer 11. This is a second input register SR2 'parallel to input register SR2 is provided, in that the same bit sequence is accepted from the channel as in register SR2. The signals at the parallel outputs of this second input register are with the keyword in register SR3 'via exclusive OR gate Gi' modulo 2 added. The outputs of the gates Gi 'each have an input of AND gates 12 connected, the second inputs of which are connected to the control unit 13 from which the aforementioned synchronization pulse is emitted. The outputs of the AND gates 12 are connected to the parallel outputs of an intermediate buffer 11. The code word stored in the intermediate buffer 11 is then sent serially to a decoding and correcting processor 14, in which the code word is calculated by calculating the Syndromes and the error location polynomial using a specific correction algorithm checked and possibly corrected; cf. for example J.L. Massey, Shift Register Synthesis and BCH-Decoding, IEEE-IT-15 (1969) No. 1, pp.122-127 and R.T.Chien, Cyclic Decoding Procedures for the Bose-Chauduri-Hocquenghem Codes, IEEE-IT-10 (1964), pp.357-363. The checked code word is sent to an output A for further processing; in In this case it is done with a time delay via a shift register SR4 and an AND gate 15, the function of which will be explained later.

In der Steuereinheit 13 ist eine mit der Logikschaltung L in der Synchronisationseinheit 10 gleiche Logikschaltung L' vorgesehen, in der das fehlerkorrigierte Codewort nochmals daraufhin überprüft wird, ob es dem Satz der Codewörter zugehörig ist. Der Ausgang dieser Logikschaltung L' ist einmal mit dem zweiten Eingang des UND-Gatters 15 verbunden, so daß das Gatter zur Weitergabe der geprüften Codewörter aus dem Schieberegister SR4 geöffnet ist, wenn in der Logikschaltung L' das Codewort als richtig erkannt worden ist. Der Ausgang der Logikschaltung ist ferner mit den Reset-Eingängen eines Zählers 17 und zusätzlich mit einem Inverter 16 verbunden, der demnach jedesmal einen Ausgangsimpuls abgibt, wenn das überprüfte Wort nicht dem Satz der Codewörter zugehörig war. Der Ausgang des Inverters 16 ist mit dem Zähler 17 verbunden; dieser Zähler ist ein modulo-L Zähler. Sind in den Zähler 2L Impulse eingeschrieben, die einer Anzahl von 2L hintereinander falsch übernommenen Wörtern entsprechen, so wird eine neue Synchronisationssuche eingeleitet. Hierzu wird der Ausgangsimpuls des Zählers 17 über ein ODER-Gatter 18 an die RESET-Eingänge eines Modulo-N-Zählers 19 abgegeben. Gleichzeitig wird der Ausgangsimpuls des Zählers 17 über ein weiteres ODER-Gatter 20 den jeweils zweiten Eingängen von UND-Gattern 21 zugeführt, deren erste Eingänge jeweils mit den Exklusiv-ODER-Gattern Gi verbunden sind. Die Ausgänge dieser UND- Gatter sind mit den Eingängen des Parallel-Seriell-Wandlers P/S verbunden. Die Ausgänge der Logikschaltung L sind über ein UND-Gatter 22 mit-N-Eingängen verknüpft, an dessen Ausgang der Synchronisierimpuls SI ansteht, wenn die überprüfte Bitfolge dem Satz der Codewörter zugehörig ist. Der Ausgang dieses UND-Gatters 22 ist mit dem zweiten Eingang des ODER-Gatters 18 und gleichzeitig über einen Inverter 23 mit dem zweiten Eingang des ODER-Gatters 20 verbunden.In the control unit 13 there is one with the logic circuit L in the synchronization unit 10 the same logic circuit L 'is provided in which the error-corrected code word again it is then checked whether it belongs to the set of code words. The exit this logic circuit L 'is connected once to the second input of the AND gate 15, so that the gate for passing the tested code words from the shift register SR4 is open when the code word is recognized as correct in the logic circuit L ' has been. The output of the logic circuit is also connected to the reset inputs Counter 17 and also connected to an inverter 16, which therefore each time emits an output pulse if the checked word does not match the set of code words was associated. The output of the inverter 16 is connected to the counter 17; this Counter is a modulo-L counter. Are written in the counter 2L pulses that correspond to a number of 2L incorrectly adopted words in a row, then a new synchronization search initiated. For this purpose, the output pulse of the counter 17 via an OR gate 18 to the RESET inputs of a modulo-N counter 19 submitted. At the same time, the output pulse of the counter 17 is another OR gate 20 fed to the respective second inputs of AND gates 21, whose first inputs are each connected to the exclusive OR gates Gi. The exits these AND gates are connected to the inputs of the parallel-serial converter P / S. The outputs of the logic circuit L are linked to -N inputs via an AND gate 22, at the output of which the synchronizing pulse SI is pending if the checked bit sequence belongs to the set of code words. The output of this AND gate 22 is with the second input of the OR gate 18 and at the same time via an inverter 23 connected to the second input of the OR gate 20.

Sobald in der Synchronisationseinheit 10 festgestellt worden ist, daß die geprüfte Bitfolge Fi dem Satz der Codewörter zugehörig ist, erscheint am Ausgang des UND-Gatters 22 der Synchronisationsimpuls SI der über ein weiteres ODER-Gatter 24 den UND-Gattern 12 zugeführt wird. Damit wird der Inhalt des Eingangsregisters SR2, der dergleiche wie derjenige des zweiten Eingangsregisters SR2' ist, nach Entschlüsselung wie oben beschrieben in den Zwischenpuffer 11 übernommen. Die Parallelausgänge des Zählers 19 sind über ein UND-Gatter 25 verknüpft, so daß an dessen Ausgang jeweils ein Impuls auftritt, wenn der Zähler 19 den Zählerstand N erreicht. Der Ausgang des UND-Gatters 25 ist mit dem zweiten Eingang des ODER-Gatters 24 verbunden,so daß hierdurch erreicht wird, daß jeweils nach N-Bitakten eine Wortübernahme in den Decodier- und Korrigierprozessor 14 über den Zwischenpuffer 11 erfolgt. Die geprüften und korrigierten Codewörter werden aus dem Prozessor 14 zum Ausgang A weitergeleitet, da das UND-Gatter 15 geöffnet ist.As soon as it has been determined in the synchronization unit 10, that the checked bit sequence Fi belongs to the set of code words appears on Output of the AND gate 22 of the synchronization pulse SI via a further OR gate 24 is supplied to the AND gates 12. This is the content of the input register SR2, which is the same as that of the second input register SR2 ', after decryption transferred to the intermediate buffer 11 as described above. The parallel outputs of the Counter 19 are linked via an AND gate 25, so that at its output each a pulse occurs when the counter 19 reaches the count N. The exit the AND gate 25 is connected to the second input of the OR gate 24, so that this achieves that a word takeover in the Decoding and correcting processor 14 takes place via the intermediate buffer 11. The checked and corrected code words are forwarded from processor 14 to output A, since the AND gate 15 is open.

Der Zähler 17 sorgt dafür, daß eine neue Synchronisationssuche eingeleitet wird, wobei je nach der Wahl des Zählers 17 demnach eine neue Synchronisationssuche nach einer bestimmten Anzahl 2L falschen Codewörtern beginnt. Der Zählerstand 2L kann in Abhängigkeit der Übertragungsqualität des Kanals verändert werden, so daß hier vielfältige Möglichkeiten zur Steuerung der Neusynchronisierung gegeben sind.The counter 17 ensures that a new synchronization search is initiated is, depending on the choice of the counter 17 accordingly a new synchronization search after a certain number of 2L wrong code words begins. The counter reading 2L can be changed depending on the transmission quality of the channel, so that There are various options for controlling the resynchronization here.

In der Figur 5 ist ein zweites Ausführungsbeispiel für eine Schaltungsanordnung zur Wortsynchronisation dargestellt,die sich im wesentlichen dadurch von der beschriebenen unterscheidet, daß zusätzlich jeweils starr nach Empfang einer bestimmten Anzahl von J/N Wörtern eine Neusynchronisation eingeleitet wird. Die in Figur 4 benutzten Bezugszeichen werden auch in der Figur 5 benutzt, soweit gleiche und gleichwirkende Bauelemente betroffen sind. In der Steuereinheit 13 ist zusätzlich ein Zähler 31 mit einem Zählerbereich J vorgesehen; dessen Parallelausgänge sind über ein UND-Gatter 32 verknüpft, dessen Ausgang einmal mit dem invertierenden zweiten Eingang eines UND-Gatters 33 und zum anderen mit dem zweiten Eingang eines weiteren UND-Gatters 34 verbunden ist. Der erste Eingang des UND-Gatters 33 ist wie beim ersten Ausführungsbeispiel mit dem Ausgang des ODER-Gatters 24 verbunden, während der erste Eingang des UND-Gatters 34 mit dem Ausgang des UND-Gatters 22 in der Synchronisationseinheit 10 verbunden ist. Der Ausgang dieses UND-Gatters 22 ist ferner über einen Inverter 35 mit dem Serieneingang des Zählers 31 verbunden. Der Ausgang des UND-Gatters 34 ist mit den RESET-Eingängen des Zählers 31 verbunden.FIG. 5 shows a second exemplary embodiment for a circuit arrangement shown for word synchronization, which essentially differs from the described distinguishes that additionally each rigid after receiving a certain number of Y / N words a resynchronization is initiated. The ones used in Figure 4 Reference numerals are also used in FIG. 5 to the extent that they are the same and have the same effect Components are affected. In the control unit 13 there is also a counter 31 provided with a counter area J; its parallel outputs are via an AND gate 32 linked, the output of which is linked to the inverting second input of a AND gate 33 and on the other hand with the second input of a further AND gate 34 is connected. The first input of the AND gate 33 is as in the first embodiment connected to the output of the OR gate 24, while the first input of the AND gate 34 is connected to the output of the AND gate 22 in the synchronization unit 10 is. The output of this AND gate 22 is also via an inverter 35 with the Serial input of the counter 31 connected. The output of the AND gate 34 is with the RESET inputs of the counter 31 connected.

Die im Ausführungsbeispiel gemäß der Figur 4 verwendeten Gatter 20 und 23 fallen bei dieser Schaltungsanordnung fort.The gates 20 used in the exemplary embodiment according to FIG and 23 are omitted in this circuit arrangement.

Unabhängig von der Einleitung einer Neusynchronisation nach L falschen Codewörtern wird hier jeweils eine Neusynchronisation eingeleitet, wenn der Zähler 31 den Zählerstand J erreicht.Regardless of the initiation of a resynchronization after L wrong Code words are each initiated a new synchronization when the counter 31 reaches counter reading J.

Mit dem beschriebenen Verfahren und der Schaltungsanordnung gemäß der Erfindung wird bei unverfälschter Nachrichtenübertragung über den Kanal im äußersten Fall nach N-1 Bittakten eine Synchronisierung erreicht: Nach N-1 Bittakten wurde N-1-mal ein Bitmuster entschlüsselt und geprüft, das jeweils gegenüber dem vorangegangenen Bitmuster relativ zum Bitstrom einen Versatz um ein Bit aufweist. Es ist bei der Wahl eines geeigneten Schlüsselwortes möglich, die vorhandene Redundanz. des Codes zur Fehlerkorrektur gleichzeitig zur Synchronisierung auszunutzen. Hierdurch können gegenüber bekannten Synchronisierverfahren sehr kurze Synchronisierzeiten ohne zusätzlichen Übertragungsaufwand erreicht werden; zudem kann dies mit einer sehr einfachen Schaltungsanordnung geschehen.With the method described and the circuit arrangement according to the invention is in the utmost with unadulterated message transmission over the channel If synchronization is achieved after N-1 bit cycles: After N-1 bit cycles, A bit pattern is decrypted and checked N-1 times, each time compared to the previous one Bit pattern has an offset of one bit relative to the bit stream. It is with the Choosing a suitable one The existing redundancy. of the code for error correction at the same time for synchronization. Through this can achieve very short synchronization times compared to known synchronization methods can be achieved without additional transfer effort; this can also be done with a very simple circuit arrangement done.

Patentansprüche L e e r s e i t e Claims L e r s e i t e

Claims

Method for word synchronization at the sending and receiving end of especially cyclic code words consisting of bit sequences of a certain length, which are associated with a set of code words are indicated by the following features: a) it is a keyword with the same length as the code words selected that does not match the set of the relevant, in particular cyclic, code words is associated and not symmetrical in structure; b) this keyword will on the transmit side, modulo-2 is added to each codeword bit-synchronously, after which the resulting encrypted words are transmitted; c) from the received bit sequence successively in each case bit sequences with the length of a code word selected, with to the key word is again added bit-synchronously modulo-2 to the respective selected bit sequence will; d) for each bit sequence decrypted in this way, a check is carried out to determine whether it is part of the sentence belongs to the code words in question; e) is a bit sequence of the set of these code words associated, a synchronization signal is emitted from which the then received Bit sequences are each divided into blocks with the length of a code word.

2. The method according to claim 1, characterized in that g e k e n n z e i c h -n e t that the keyword is chosen so that the correlation product of the keyword and takes a minimum of the mirror image keyword.

3. The method according to any one of the preceding claims, characterized g e it is not indicated that when a synchronization signal is emitted the straight checked bit sequence is transferred to an intermediate buffer after decryption.

4. The method according to any one of the preceding claims, characterized g e I do not know that if after the decryption of the bit sequences a selectable number of code words does not belong to the set of code words, a resynchronization is initiated.

5. The method according to claim 4, characterized in that g e k e n n z e i c h -n e t that the resynchronization is based on a check of the decrypted and corrected Codewords are based on the set of codewords.

6. The method according to any one of the preceding claims 4 and 5, characterized it is noted that a resynchronization after a fixed one Number of code words received.

7. The method according to any one of the preceding claims, characterized g e it does not indicate that the initiation of a word synchronization or resynchronization is made as a function of the transmission quality of the transmission channel.

8. Circuit arrangement for performing the method according to claim 1, due to the fact that a feedback shift register on the transmission side (SR1) for receiving the key word (SW) and a clock control (T) for bit-synchronous Addition modulo-2 of the keyword with the code word to be sent (Wi) is provided are that on the transmitting side a channel coder (KC) for generating cyclic code words it is provided that on the receiving side an input register (SR2) corresponding to the code word length to record a bit sequence (Fi) and a memory (SR3) for the Keyword are provided that on the receiving side, the corresponding digits of the The input register and the memory are connected to one another via modulo-2 logic elements (Gi) are connected that the outputs of the logic elements with a test circuit (L, 22) are connected to check whether the bit sequence present in the input register after decryption is associated with the set of code words - and that finally a control unit (13) is provided which, in the case of belonging to the decrypted Bit sequence for the set of code words controls the input register (SR2) so that after the subsequent bit sequences in blocks corresponding to the decrypted bit sequence the code word length.

9. Circuit arrangement according to claim 8, characterized in that g e k e n n -z e i c h n e t that two parallel input registers (SR2, SR2 ') are provided on the receiving side are, whose parallel outputs are connected to the exclusive OR gates (Gi, Gi ') corresponding parallel outputs from two parallel memories (SR3, SR3 ') for the Keyword (SW) are connected, whereby the parallel outputs of the register (SR3 ') each supplied to the first inputs of AND gates (12) via exclusive OR gates are that the output of the logic circuit (L, 22) via the control unit (13) the each second input of this AND gate (12) is supplied and that the outputs the AND gate (12) connected to the parallel inputs of the intermediate buffer (11) are.

10. Circuit arrangement according to one of claims 8 and 9, characterized it is noted that the control unit (13) has a modulo-N counter (19) has, which, connected to the output of the logic circuit (L, 22), the AND gate (12) at the second input register (SR2 ') after every N bit clocks corresponding to the Codeword length controls.

11. Control circuit according to one of claims 8 to 10, characterized g e It is not possible to say that this depends on the transmission quality of the channel a resynchronization can be initiated by the control unit (13).

12. Circuit arrangement according to one of claims 8 to 11, characterized it is noted that the control unit (13) has a further logic circuit (L ') for checking the transferred code words for belonging to the set of code words and that a counter (17) is connected to the output of this logic circuit is, with the after taking over a certain selectable number (L) of wrong code words a resynchronization can be initiated.

13. Circuit arrangement according to claim 12, characterized in that g e k e n n -z e i c h n e t that the count (L) of the counter (17) in the control unit (13) can be changed as a function of the transmission quality of the transmission channel.

14. Circuit arrangement according to one of the preceding claims 8 to 12, characterized in that the control unit (13) has a the output of the logic circuit (L, 22) connected counter (31) with the resynchronization after a certain number (J) of accepted code words can be initiated.