DE2737134A1 - Single transistor V=shaped MOS memory cell - using sapphire or beryllium oxide substrate for epitaxial silicon layer contg. pn junctions - Google Patents
Single transistor V=shaped MOS memory cell - using sapphire or beryllium oxide substrate for epitaxial silicon layer contg. pn junctionsInfo
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Abstract
Description
Verfahren zum Herstellen einer Ein-Transistor-S#eicherzelleMethod for producing a single transistor safety cell
Die Erfindung betrifft ein Verfahren zum Herstellen einer Ein-Transistor-Speicherzelle, bei dem an der ebenen Oberfläche eines Substratkörpers eine einkristalline Halbleiterschicht epitaktisch abgeschieden, in der Halbleiterschicht zwei übereinander angeordnete Zonen vom einen Leitungstyp derart erzeugt werden, daß sie durch einen den entgegengesetzten Leitungstyp aufweisenden Halbleiterbereich voneinander vollständig getrennt sind, bei dem außerdem von der Oberfläche der einkristallinen Halbleiterschicht her eine durch die obere der beiden übereinander angeordneten Zonen führende und die untere der beiden Zonen mindestens erreichende Vertiefung mit nach der Tiefe zu konvergierenden ebenen Begrensunganächen hergestellt, dann die Halbleiteroberfläche in der Vertiefung mit einer Schicht aus Isoliermaterial abgedeckt und schließlich mit einer innerhalb der Vertiefung angeordneten Gateelektrode zur kapazitiven Steuerung der die Halbleiteroberfläche innerhalb der Vertiefung erreichenden beiden pn-Übergänge zwischen den beiden übereinander angeordneten Zonen des einen Leitungstyps versehen wird.The invention relates to a method for producing a one-transistor memory cell, in which a monocrystalline semiconductor layer on the flat surface of a substrate body deposited epitaxially, two superposed in the semiconductor layer Zones of one conductivity type are generated in such a way that they are through one of the opposite Conductivity type semiconductor areas are completely separated from each other, in which also from the surface of the monocrystalline semiconductor layer one leading through the upper of the two superimposed zones and the lower of the two zones at least reaching a depression with to be converged in depth flat boundary surfaces, then the semiconductor surface in the recess covered with a layer of insulating material and finally with one inside The gate electrode arranged in the recess for the capacitive control of the semiconductor surface two pn junctions between the two on top of each other that reach within the depression arranged zones of a conduction type is provided.
Die beiden übereinander angeordneten Zonen des einen Leitungstyps bilden die Source und die Drainzone eines durch die Gateelektrode kapazitiv gesteuerten NOS-Beldeffekttransistors, bei dem der pn-8bergang der einen dieser Zonen, insbesondere der als Source zu beaufschlagenden Zone, derart ausgestaltet wird, daß er praktisch die gesamte Speicherkapazität darstellt, während die andere Zone kapazitätsarm gemacht und als Verbindung zu einer analog aufgebauten Speicherzelle, vorzugsweise als Bit-Leitung, vorgesehen wird.The two zones of one conduction type arranged one above the other form the source and the drain zone of a capacitively controlled by the gate electrode NOS Beldeffekttransistor, in which the pn-8 junction of one of these zones, in particular the zone to be acted upon as the source is designed in such a way that it is practical represents the total storage capacity while the other zone made low-capacity and as a connection to an analog memory cell, is preferably provided as a bit line.
Eine solche VMOS-Speicherzelle, wie man sie aufgrund des oben definierten Verfahrens erhält, ist z.B. in der Literaturstelle "ElectronicsR (April 1, 1976), S. 77 und 78 beschrieben. Bei der Herstellung dieser Zellen geht man nach den dortigen Ausithrungen von einem n+-dotierten scheibenidrmigen Siliciumeinkristall aus, an dessen Oberfläche eine p-dotierte einkristalline Siliciuischicht epitaktisch abgeschieden wird, wobei zwangsläufig der untere Teil der epitaktischen Siliciumschicht eine durch aus dem Substrat ausdiffundierendes Donatormaterial bestimmte Dotierung erhält. An der Oberfläche der epitaktischen Schicht wird dann durch maskierte Diffusion bzw. Implantation eine zweite Zone erzeugt, die den Leitungstyp des Substrats erhält. Schließlich wird an der Oberfläche der epitaktischen Schicht innerhalb der zweiten Zone die Vertiefung mit V-fo#rmig konvergierenden Begrenzungswänden erzeugt und bis an bzw. in das Substrat vorgetrieben.Such a VMOS memory cell as it is defined on the basis of the above Procedure is obtained, for example, in the reference "ElectronicsR (April 1, 1976), P. 77 and 78. In making these cells one goes to the ones there Ausithrungen of an n + -doped disk-shaped silicon single crystal from the surface of which is epitaxially deposited a p-doped monocrystalline silicon layer is, inevitably the lower part of the epitaxial silicon layer one is given certain doping by donor material diffusing out of the substrate. Diffusion is then masked on the surface of the epitaxial layer or implantation generates a second zone that receives the conductivity type of the substrate. Finally, the epitaxial layer is on the surface within the second Zone creates the recess with V-shaped converging boundary walls and driven up to or into the substrate.
Dann wird die Oberfläche der epitaktischen Schicht innerhalb der Vertiefung mit einer dünnen, aus reinem SiO2 bestehenden Isolierschicht ausgekleidet und dann durch aufdampfen bzw. Auisputtern mit einer dünnen, z.B. aus Aluminium oder dotiertem Silicium bestehenden Gateelektrode versehen. Eine Alternative zu diesem Herstellungsverfahren besteht darin, daß man von einem p+-dotierten Substrat aus einkristallinem Silicium ausgeht, an dessen Oberfläche nach Art eines buried layer durch maskierte Implantation bzw. Diffusion eine inselartig begrenzte Zone mit n+-Dotierung erzeugt, die dann mit einer p-dotierten epitaktischen Schicht aus einkristallinem Silicium abgedeckt wird. Oberhalb der inselartig begrenzten Zone vom n+-Typ wird dann eine von ihr durch p-dotiertes Material des Substrats vollständig getrennte zweite Zone vom n+-Typ erzeugt, in die dann die V-ibrmig konvergierende Vertiefung erzeugt und bis zu der inselartig begrenzten Zone vorgetrieben wird.Then the surface of the epitaxial layer becomes inside the recess lined with a thin insulating layer made of pure SiO2 and then by vapor deposition or sputtering with a thin, e.g. aluminum or doped Silicon existing gate electrode provided. An alternative to this manufacturing process consists in that one of a p + -doped substrate made of single crystal silicon goes out, on the surface of which in the manner of a buried layer by masked implantation or diffusion creates an island-like zone with n + doping, which then covered with a p-doped epitaxial layer made of single crystal silicon will. Above the island-like bounded zone of the n + -type then one of them second zone of the n + type which is completely separated by the p-doped material of the substrate generated, in which then the V-shaped converging depression is generated and up to the island-like limited zone is driven forward.
Ersichtlich liegt der Vorteil eines solchen - in {OS-lechnik hergestellten - Speichers darin, daß er eine besonders hohe Packungsdichte der Speicherzellen erlaubt. In einem solchen Falle wird man die Vertiefung mit V-förmig konvergierenden 3egrenzungswänden#r in Form einer umgekehrten quadratischen Pyramide, sondern in Form eines Grabens anwenden, der die Gestalt eines umgekehrten symmetrischen Daches hat, welches parallel zu den Spalten der die Speicherzelle enthaltenden Speichermatrix verläuft.The advantage of such a device is obvious - manufactured in {OS technology - Memory in that it has a particularly high packing density of the memory cells permitted. In such a case, the recess will converge with a V-shape 3 boundary walls # r in the shape of an inverted square pyramid, but in Apply the shape of a trench that has the shape of an inverted symmetrical roof has, which is parallel to the columns of the memory matrix containing the memory cell runs.
Wie nun gemäß der Erfindung erkannt wurde, lassen sich die Eigenschaften einer solchen Speicherzelle, insbesondere auch die Lebensdauer einer in ihr gespeicherten Information, erheblich verbessern, wenn man das oben definierte Herstellungsverfahren anwendet und es erfindungsgemäß derart ausgestaltet, daß an der ebenen Oberfläche eines aus anorganischem Isoliermaterial bestehenden Substrats die einkristalline Halbleiterschicht abgeschieden und in ihr die untere der beiden übereinander angeordneten Zonen derart hergestellt wird, daß sie unmittelbar an das Substrat angrenzt.As has now been recognized according to the invention, the properties of such a memory cell, in particular also the lifetime of one stored in it Information, improve significantly if you follow the manufacturing process defined above applies and designed it according to the invention in such a way that on the flat surface of a substrate made of inorganic insulating material, the single crystal Semiconductor layer deposited and in it the lower of the two arranged one above the other Zones is produced in such a way that it directly adjoins the substrate.
Als isolierendes Substrat verwendet man vorteilhafterweise einkristallines A1203 (Saphir) oder einkristallines Berylliumoxyd, als Halbleitermaterial einkristallines Silicium. Bevorzugt wird man die ebene Oberfläche des Substrate derart wählen, daß die freie Oberfläche der auf ihr abgeschiedenen Siliciumschicht mit einer (100)-Ebene des Siliciumgitters zusammenfällt. Dies ist der Fall, wenn bei einem aus Saphir bestehenden Substrat auf einer mit einer (1, 0, 1, 2)-Ebene bzw. (1, 0, 1, 2)-Ebene und bei einem aus einkristallinem Berylliumoxyd bestehenden Substrat auf einer mit einer (1, 2, 1, O)- oder (1, 0, 1, 0)-Ebene koinzidierenden Oberfläche das einkristalline Silicium abgeschieden wird.Monocrystalline is advantageously used as the insulating substrate A1203 (sapphire) or monocrystalline beryllium oxide, as a semiconductor material monocrystalline Silicon. The planar surface of the substrate will preferably be chosen in such a way that the free surface of the silicon layer deposited on it with a (100) plane of the silicon lattice collapses. This is the case with one made of sapphire existing substrate on one with a (1, 0, 1, 2) -plane or (1, 0, 1, 2) -plane and in the case of a substrate made of monocrystalline beryllium oxide on one with a (1, 2, 1, O) - or (1, 0, 1, 0) -plane coinciding surface the monocrystalline Silicon is deposited.
Hinsichtlich der Erzeugung der Vertiefungen gilt bekanntlich folgender Sachverhalt: Man nützt hier die Tatsache aus, daß die Ätzgeschwindigkeit in einem Siliciumeinkristall ein Tensor ist, dergestalt, daß die ibtragungsgeschwindigkeit senkrecht zu den (lll)-Ebenen am kleinsten ist. Aus diesem Grund lassen sich bei Verwendung entsprechend abgestimmter Ätzmittel und ätzmaske spontan Vertiefungen erzeugen, deren vier Begrenzungsflächen Je einer der vier Scharen von (lll)-Ebenen des Siliciumgitters angehören. Demzufolge erhalten die Vertiefungen die Gestalt einer umgekehrten quadratischen Pyramide, wenn man eine ätzmaske mit einem quadratischen Ätzfenster auf einer (100)-orientierten Oberfläche eines Siliciumkristalls erzeugt, wenn die Berandungev des Ätzfensters parallel zu den (lll)-Ebenen verlaufen. ~Entartet" das Quadrat zu einem Rechteck, so erhält man einen entsprechend langen Graben mit V-förmig konvergierenden Seitenwänden. Als itzmittel kommt vor allem verdünnte Kalilauge (KOH) oder Rubidiumlauge (RbOH) und als Material für die Ätzmaske reines SiO2 in Betracht.As is well known, the following applies with regard to the creation of the depressions Facts: The fact that the etching speed in one Silicon single crystal is a tensor, such that the transfer speed is smallest perpendicular to the (lll) planes. For this reason, Use of appropriately matched etching agents and etching mask spontaneously indentations generate whose four boundary surfaces each one of the four families of (lll) planes of the silicon lattice. As a result, the recesses are given the shape an inverted square pyramid when you have an etch mask with a square Etching window generated on a (100) -oriented surface of a silicon crystal, when the edges of the etching window run parallel to the (III) planes. ~ Degenerate " the square to a rectangle, you get a correspondingly long trench with V-shaped converging side walls. Dilute potassium hydroxide is the main agent (KOH) or rubidium lye (RbOH) and as the material for the etching mask, pure SiO2 in Consideration.
Bei einer ersten Art der Durchführung des erfindungsgemäßen Verfahrens wird an der ebenen Oberfläche eines aus Saphir oder aus BeO bestehenden Substrats eine erste hochdotierte Siliciumschicht des einen Leitungstyps derart abgeschieden, daß die freie Oberfläche dieser Siliciumschicht mit einer (100)-Ebene koinzidiert.In a first way of carrying out the method according to the invention becomes on the flat surface of a substrate made of sapphire or BeO a first highly doped silicon layer of one conductivity type is deposited in such a way that that the free surface of this silicon layer coincides with a (100) plane.
Dann wird mittels Photolackätztechnik diese Siliciumschicht wieder vom Substrat mit Ausnahme des für die untere der beiden übereinander anzuordnenden Zonen des einen Leitungstyps entfernt. Bevorzugt wird die Dotierung dieser ersten epitaktischen Schicht n+.Then this silicon layer is re-created by means of a photoresist etch technique of the substrate with the exception of the one for the lower of the two to be arranged one above the other Zones of one line type removed. The doping of these first is preferred epitaxial layer n +.
Auf die Reste dieser ersten epitaktischen Schicht und deren Umgebung wird eine zweite epitaktische Siliciumschicht derart abgeschieden, daß ihre Oberfläche mit einer (100)-Ebene des Siliciumgitters koinzidiert. Die Dotierung dieser zweiten epitaktischen Schicht wird so gewählt, daß sie den entgegengesetzten Leitungstyp zu dem der ersten epitaktischen Schicht erhält. Schließlich wird an der Oberfläche der zweiten epitaktischen Schicht durch maskierte Implantation oder Diffusion die zweite der Ubereinander angeordneten Zonen erzeugt, so daS man z.3. eine n+-p -n+-Zonenfolge erhält. Schließlich wird im Bereich der oberen dieser Zonen mittels einer entsp-ecSene zu den (11)-Ebenen des Siliciumgitters orientierten Xtzmaske die Vertiefung erzeugt und bis in die untere Zone, ggf. sogar bis zum Substrat vorgetrieben. Nach Erzeugung der Vertiefung wird deren Oberfläche mit einer dünnen Schicht aus reinem SiO2 ausgekleidet, die an ihrer Oberfläche mit einer die Gateelektrode bildenden Metallisierung aus Al bzw. einer dotierten Polysiliciumschicht als Gateelektrode versehen wird.On the remains of this first epitaxial layer and its surroundings a second epitaxial silicon layer is deposited so that its surface coincides with a (100) plane of the silicon lattice. The doping of this second epitaxial layer is chosen so that it has the opposite conductivity type to that of the first epitaxial layer. Eventually, on the surface the second epitaxial layer by masked implantation or diffusion die the second of the zones arranged one above the other is generated, so that z.3. an n + -p -n + zone sequence receives. Finally, in the area of the upper of these zones, a relaxed ecSene to the (11) levels of the Silicon lattice oriented Xtz mask the The recess is created and driven into the lower zone, possibly even as far as the substrate. After creating the recess, its surface is covered with a thin layer pure SiO2, the surface of which is lined with a gate electrode Metallization made of Al or a doped polysilicon layer as a gate electrode is provided.
Bei einer zweiten Art der Durchführung des erfindungsgemäßen Verfahrens wird die für die Siliciumabscheidung vorgesehene Oberfläche des isolierenden Substrats mit einer Implantationsmaske bedeckt, welche lediglich an der für die untere der beiden in der dann abzuscheidenden epitaktischen Schichten vorgesehenen Stelle die Substratoberfläche unbedeckt läßt. Dann wird an der Oberfläche des Substrats ein Dotierungedepot, z.B. von Donatoren durch Implantation angelegt, indem die dotierenden Atome mit hoher Konzentration, aber auch nur mit geringer Tiefe in das isolierende Substrat hineingeschossen werden. Dann wird nach Temperung des Substrats eine den entgegengesetzten Leitungstyp, z.B. p-Typ aufweisende epitaktische Schicht an der von der Implantationsaaske wieder befreiten Substratoberfläche derart abgeschieden, daß die freie Oberfläche der epitaktischen Schicht mit einer (100)-Ebene des Siliciumgitters koinzidiert. Dabei diffundieren aus dem an der Oberfläche des Substrats angelegten Dotierungsdepot dotierende Atome in den angrenzenden unteren Bereich der epitaktischen Schicht und bilden daselbst die untere der beiden Zonen von dem einen Leitungstyp. An der Oberfläche der epitaktischen Schicht wird dann die zweite der beiden übereinander angeordneten Zonen vom einen Leitungstyp derart gebildet, daß zwischen den beiden Zonen ein Trennstreifen vom Leitungstyp des abgeschiedenen Substratmaterials, also vom entgegengesetzten Leitungstyp verbleibt. Im übrigen vollzieht sich der weitere Herstellungsvorgang in der bei der ersten Durchführungsart des erfindungsgemäßen Verfahrens angegebenen Weise.In a second way of carrying out the method according to the invention becomes the surface of the insulating substrate intended for silicon deposition covered with an implantation mask, which is only attached to the for the lower of the the two points provided in the epitaxial layers to be deposited Leaves substrate surface uncovered. Then it is applied to the surface of the substrate Doping depot, e.g. created by donors by implantation, by adding the doping Atoms with high concentration, but also only with shallow depth in the insulating Substrate to be shot into. Then, after the substrate has been tempered, a opposite conductivity type, e.g. p-type epitaxial layer on the The substrate surface freed from the implantation mask is deposited in such a way that that the free surface of the epitaxial layer with a (100) plane of the silicon lattice coincides. This diffuses from the applied to the surface of the substrate Doping depot doping atoms in the adjacent lower region of the epitaxial Layer and there form the lower of the two zones of the one conductivity type. The second of the two is then superimposed on the surface of the epitaxial layer arranged zones of a conduction type formed such that between the two Zones a separating strip of the conductivity type of the deposited substrate material, that is of the opposite conductivity type remains. Otherwise, the next one takes place Manufacturing process in the first embodiment of the invention Procedure specified way.
Bei einer dritten Art der Durchführung des erfindungsgemäßen Verfahrens wird an der Oberfläche des isolierenden Substrats zunächst die epitaktische Schicht mit entgegengesetztem Leitungstyp, z.B. p-Typ, derart abgeschieden, daß ihre freie Oberfläche mit einer (100)-Ebene des Siliciumgitters koinzidiert. Dann wird an der für die beiden übereinander angeordneten Zonen vorgesehenen Stelle der Halbleiteroberfläche mittels einer Implantationsmaske der für die untere dieser beiden Zonen vorgesehene Dotierungsstoff derart eingeschossen, daß er eine Umdotierung im Bereich der unteren der zu erzeugenden beiden Zonen bewirkt. buf diese Weise entsteht zum Beispiel die untere der beiden Zonen vom n+-Typ. Falls notwendig, wird in einem zweiten Dotierungsprozeß, z.B. durch Diffusion oberhalb dieser unteren Zone der ursprüngliche Leitungstyp des Substrats wieder hergestellt. Schließlich wird an der Halbleiteroberfläche oberhalb der unteren Zone die obere der beiden Zonen vom einen Leitungstyp durch Implantation bzw. Diffusion, insbesondere vom ntryp, erzeugt.In a third way of carrying out the method according to the invention becomes on the surface of the insulating substrate first the epitaxial layer with opposite conductivity type, e.g. p-type, deposited in such a way that its free surface coincides with a (100) plane of the silicon lattice. Then at the place provided for the two zones arranged one above the other the semiconductor surface by means of an implantation mask for the lower one dopant provided in both zones is injected in such a way that it is redoped in the area of the lower of the two zones to be generated. buf this way For example, the lower of the two zones of the n + type is created. If necessary, will in a second doping process, e.g. by diffusion above this lower one Zone restored the original conductivity type of the substrate. In the end becomes the upper of the two on the semiconductor surface above the lower zone Zones of a conductivity type by implantation or diffusion, in particular from ntryp, generated.
Eine erste aufgrund des erfindungsgemäßen Verfahrens entstandene Ein-Transistor-Speicherzelle wird nun anhand der Fig. 1 näher beschrieben. Die Ätzmaske zur Erzeugung der Vertiefung mit V-förmig konvergierenden Wänden ist mit quadratischen Ätzfenstern ausgetestet. Aus diesem Grund wurde die Vertiefung V eine mit der Spitze nach unten gerichtete quadratische Pyramide.A first one-transistor memory cell produced on the basis of the method according to the invention will now be described in more detail with reference to FIG. The etching mask for creating the recess with V-shaped converging walls has been tested with square etched windows. For this reason, the recess V became a tip-down one square pyramid.
An der Oberfläche des isolierenden Substrats S ist die p-dotierte epitaktische Schicht E abgeschieden und unter Anwendung einer der oben beschriebenen Methoden mit den beiden übereinander angeordneten Zonen C und B versehen worden. Nazi erkennt, daß die laterale Geometrie der beiden n+-Zonen C und B unterschiedlich gewählt ist. Die untere Zone ist bevorzugt auf die betreffende Ein-Transistor-Speicherzelle beschränkt und stellt mit ihrem, mit hohem Dotierungsgradienten ausgerüsteten pn-Übergang die Speicherkapazität der betreffenden Zelle dar. Die obere Zone B hingegen hat einen kapazitätsarmen pn-Übergang und/oder einen pn-Übergang mit durch die Vertiefung V stark reduzierter Fläche, wenn sie zu gleicher Zeit nicht nur die Rolle der der betreffenden Speicherzelle zugehörigen Drainzone (ggf. auch Sourcezone), sondern zugleich die einer zu den Nachbarzellen führenden elektrischen Verbindung, z.B. Bitleitung, übernehmen soll.On the surface of the insulating substrate S is the p-doped epitaxial layer E deposited and using one of those described above Methods with the two superimposed zones C and B have been provided. Nazi realizes that the lateral geometry of the two n + zones C and B are different is chosen. The lower zone is preferably on the relevant one-transistor memory cell limited and with its pn junction equipped with a high doping gradient represents the storage capacity of the cell in question. The upper zone B, on the other hand, has a low-capacitance pn junction and / or a pn junction with through the recess V greatly reduced area if they at the same time not only play the role of the relevant memory cell associated drain zone (possibly also source zone), but at the same time that of an electrical connection leading to the neighboring cells, e.g. Bit line, should take over.
Außerhalb der Vertiefungen V ist die Oberfläche der epitaktischen Schicht s mit einer dicken Schicht aus SiO2,innerhalb der Vertiefung V hingegen nur mit einer dünnen SiO2-Schicht überzogen, wie man anhand der im Schnitt durch die Vertiefung V gezeichneten Fig. 1 erkennt. Die Oxydschicht ist mit 0 bezeichnet. Ferner ist in der Vertiefung V die Gateelektrode G in Form einer dünnen Netallisierung, z.B. aus Aluminium, dargestellt. Ebenso wie die Drainzone der einzelnen Zellen als Bitleitung B die Verbindung zu innerhalb derselben Natrixspalte der integrierten Speicheranordnung liegenden gleichdimensionierten Ein-Transistor-Speicherzellen herstellt, wird man die einzelnen Gateelektroden G von innerhalb einer Natrixzeile liegenden Speicherzellen über einen sich zeilenparallel erstreckenden Metallisi erungsstreifen verbinden, um auf diese Weise je eine zeilenparallele Wortleitung W zu erhalten.Outside the depressions V is the surface of the epitaxial Layer s with a thick layer of SiO2, inside the recess V, however just covered with a thin SiO2 layer, as can be seen from the section through the recess V drawn Fig. 1 recognizes. The oxide layer is labeled 0. Furthermore, in the recess V, the gate electrode G is in the form of a thin metalization, e.g. made of aluminum. Just like the drain zone of the individual cells as Bit line B connects to within the same matrix column of the integrated Memory arrangement lying identically dimensioned one-transistor memory cells the individual gate electrodes G are produced from within a matrix line lying memory cells over a line-parallel extending Metallisi Connect the connection strips in order to create a word line parallel to each row in this way W to get.
Die Streifenbreite der Bitleitung B wird beispielsweise auf 7/um, der Abstand zwischen je zwei benachbarten Speicherzellen der Matrix auf' 14/um, die Seitenlänge der quadratischen Vertiefung V auf 5/um, die Breite der Wortleitung auf 9/um, die Stärke der epitaktischen Halbleiterschicht E auf 4,5/um, die Tiefe der Kapazität zone C, also der unteren der beiden übereinander angeordneten Zonen vom einen Leitungstyp, auf 2,5/um und die Tiefe der Bitleitung B, also der ober« der beiden Zonen vom einen Leitungstyp, auf 1/um eingestellt. Die Tiefe der pyramidenartigen Vertiefungen V ist damit zwangsläufig festgelegt, weil diese durch jeweils vier (lll)-Ebenen festgelegt sind, welche durch die Ränder des die Vertiefung V begrenzenden Quadrates an der Oberfläche der epitaktischen Schicht gehen.The strip width of the bit line B is, for example, 7 / µm, the distance between two adjacent memory cells of the matrix to '14 / um, the side length of the square recess V to 5 / µm, the width of the word line to 9 / µm, the thickness of the semiconductor epitaxial layer E to 4.5 / µm, the depth the capacity zone C, i.e. the lower of the two zones arranged one above the other of one type of conduction, to 2.5 / um and the depth of the bit line B, i.e. the upper « of the two zones of one conductivity type, set to 1 / µm. The depth of the pyramidal Wells V is thus inevitably defined, because this is through four (III) planes are defined, which through the edges of the recess V delimiting Squares on the surface of the epitaxial layer.
Die in Fig. 1 dargestellte Anordnung führt ohne Weiteres zu Halbleiterspeichermatrizen mit einer Bit-Dichte von 5000 Bit/mm2.The arrangement shown in FIG. 1 readily leads to semiconductor memory matrices with a bit density of 5000 bits / mm2.
Will man die Bit-Dichte noch erheblich steigern, so wendet man anstelle der einer umgekehrten Pyramide gleichenden Vertiefungen V rinnen- oder grabenförmige Vertiefungen V an, die, wie oben erwähnt, durch Anwendung entsprechend ausgestalteter ätzmaske ohne Weiteres spontan durch Ätzen entstehen können. Die Vertiefung wird, wie aus Fig. 2 ersichtlich, derart durch die die obere der übereinander angeordneten Zonen vom einen Leitungstyp bildende Bitleitung geführt und in der unteren Zone bis an die Grenze zum isolierenden Substrat S vorgetrieben, daß sowohl die durch die unteren Zonen gebildeten Kapazitätszonen C als auch die durch die oberen Zonen gebildeten Bitleitungen unter Entstehung Jeweils zweier getrennter Zonen halbiert werden. Buf diese Weise sind aus den einzelnen Zonen B und C der aus Fig. 1 ersichtlichen Vorrichtung Jeweils zwei getrennte Zonen B und C entstanden, so daß man die doppelte Anzahl von Ein-Transistor-Speicherzellen hat, die beiderseits der Vertiefung V angeordnet sind und lediglich über die gemeinsame Gateelektrode bzw. Wortleitung W zusanienhängen.If you want to increase the bit density considerably, you turn instead the recesses V, which resemble an inverted pyramid, are channel-shaped or trench-shaped Wells V, which, as mentioned above, by using appropriately designed etching mask can easily arise spontaneously through etching. The depression will, as can be seen from Fig. 2, in such a way by the upper of the superposed Zones of a conduction type forming bit line out and in the lower zone pushed to the limit of the insulating substrate S that both the through the lower zones formed by the capacity zones C as well as by the upper zones bit lines formed are halved with the formation of two separate zones will. In this way, those from FIG. 1 can be seen from the individual zones B and C Device In each case two separate zones B and C were created, so that one doubles Number of one-transistor memory cells arranged on both sides of the recess V. and are only connected via the common gate electrode or word line W.
Es wird ohne Weiteres verständlich, daß man hier die doppelte Bitdichte als bei einer Anordnung gemäß Fig. 1 erhalten kann.It is easy to understand that you are using twice the bit density than with an arrangement according to FIG. 1 can be obtained.
Die in Fig. 3 dargestellte iusführungsform von Ein-Transistor-Speicherzellen und ihre Vereinigung zu einer Halbleiter-Speichermatrix läßt sich aufgrund einer weiteren Veriante des erfindungsgemäßen Verfahrens erreichen. Wesentlich für diese Ausiffhrungsform ist, daß die dem isolierenden Substrat benachbarte der bei.The embodiment of one-transistor memory cells shown in FIG. 3 and their union into a semiconductor memory matrix can be based on a achieve another variant of the method according to the invention. Essential for this Ausiffhrungsform is that the insulating substrate adjacent to the.
den übereinander angeordneten Zonen vom einen Leitungstyp als Bit-Leitung B, die andere als Speicherkondensator C ausgebildet ist, wobei die eine Elektrode des Speicherkondensators durch eine dotierte Polysiliciumschicht Si gegeben ist, die von der Zone C durch eine dünne Oxydschicht 0' getrennt ist, und die im Betrieb der fertigen Anordnung an Nasse zu legen ist. Die Polysiliciumschicht Si ist streifenförmig ausgebildet und erstreckt sich Jeweils längs einer Natrix-Spalte analog zu der zur Spalte gehörenden Bitleitung über die Kuppen der einzelnen Siliciuminseln und der zwischen den einzelnen in Spaltenrichtung angeordneten grabenartigen Vertiefungen noch vorhandenen Bit-Leitungen 3.-Bei der Herstellung einer solchen Anordnung wird an der Oberfläche des isolierenden Substrats S zunächst eine einkristalline Halbleiterschicht vom einen Leitungstyp, im Beispielsfalle eine n -Schicht abgeschieden, welche die Grundlage für das System der Bitleitungen bildet, die beispielsweise als Source geschaltet werden. Bni dieser einkristallinen Halbleiterschicht wird eine den entgegengesetzten Leitungstyp aufweisende zweite einkristalline Halbleiterschicht, im Beispielsfalle eine p-dotierte Halbleiterschicht abgeschieden, die ihrerseits mit einer Halbleiterschicht von dem einen Leitungstyp abgedeckt wird. Diese kann aus einem schwächer dotierten unteren Teil und einem stark dotierten oberen Teil bestehen, so daß man für den Beispielsfall eine untere n -Zone und eine obere n+-Zone für die Eapssiätszone C hat.the superimposed zones of one conduction type as a bit line B, the other is designed as a storage capacitor C, one electrode of the storage capacitor is given by a doped polysilicon layer Si, which is separated from zone C by a thin oxide layer 0 ', and which is in operation of the finished arrangement is to be laid on Nasse. The polysilicon layer Si is strip-shaped formed and extends in each case along a matrix column analogous to that of the Column belonging to the bit line over the tops of the individual silicon islands and the between the individual trench-like depressions arranged in the column direction remaining bit lines 3.-When making such an arrangement will on the surface of the insulating substrate S initially a single-crystal semiconductor layer of one conduction type, in the example an n layer deposited, which the Basis for the system of Forms bit lines, for example be switched as source. Bni of this single crystal semiconductor layer becomes a second monocrystalline semiconductor layer having the opposite conductivity type, in the example case a p-doped semiconductor layer is deposited, which in turn is covered with a semiconductor layer of one conductivity type. This can from a less doped lower part and a heavily doped upper part exist, so that for the example there is a lower n zone and an upper n + zone for Eapssiätszone C.
Unter Verwendung einer entsprechend geformten Ätzmaske, die auf einer mit einer (100)-Ebene des Siliciumgitters zusammenfallenden Oberfläche der epitaktischen Schicht E erzeugt wird, wird diese durch ein System äquidistanter, gleichdimensionierter grabenförmiger Vertiefungen V in eine Anzahl gleichdimensionierter, miteinander lediglich über das isolierende Substrat S verbundener Streifen zerlegt, durch die die einzelnen Spalten der herzustellenden Matrix definiert sind. Die Richtung dieser Streifen ist so gewählt, daß sie parallel zu einer der vier Scharen von (111)-Flächen des Siliciumgitters orientiert sind.Using a correspondingly shaped etching mask that is placed on a with a (100) -plane of the silicon lattice coinciding surface of the epitaxial Layer E is generated, this is made by a system of equidistant, equally dimensioned trench-shaped depressions V in a number of equal dimensions, with each other merely disassembled strips connected via the insulating substrate S, through which the individual columns of the matrix to be produced are defined. The direction of this Stripe is chosen so that it is parallel to one of the four families of (111) faces of the silicon lattice are oriented.
Durch ein zweites und senkrecht zur Richtung der Streifen orientiertes System von Gräben wird die Kapazitätszone und ggi. die Zone vom entgegengesetzten Leitungstyp, also die p-Zone und die sie abdeckende +-Zone, nicht hingegen die als Bitleitung vorgesehene untere n+-Zone in einzelne Inseln aufgeteilt, die Jeweils ein Element der Speichermatrix bilden. Die Oberfläche der Anordnung wird nun mit einer dünnen Oxydschicht 0' abgedeckt.By a second and oriented perpendicular to the direction of the stripes System of trenches becomes the capacity zone and ggi. the zone from the opposite Line type, i.e. the p-zone and the + -zone covering it, but not the as Bit line provided lower n + zone divided into individual islands, each form an element of the memory matrix. The surface of the arrangement is now with a thin oxide layer 0 'covered.
Äuf der Oxydschicht 0' wird eine Schicht aus dotiertem Polysilicium abgeschieden, welche mittels Photolack-Ätztechnik in gleichdimensionierte Streifen Si unterteilt wird, die sich parallel zu den einzelnen Bitleitungen in Richtung der Matrixspalten erstrekken und sowohl oberhalb der Kapazitätezonen a in den einzelnen Inseln sich befinden, als sich auch über das zweite System von grabenartigen Vertiefungen erstrecken und somit eine sämtlichen einer Matrixspalte angehörenden Speicherelementen zugeordnete kapazitive Elektrode bilden, die im Betriebsfalle z.B. an Nasse zu legen ist.A layer of doped polysilicon is formed on the oxide layer 0 ' deposited, which by means of photoresist etching technology in strips of the same size Si is divided, which is parallel to the individual bit lines in the direction of the matrix columns and both above the capacitance zones a in the individual Islands are located as well as across the second system of trench-like depressions extend and thus all memory elements belonging to a matrix column Form associated capacitive electrode, which should be placed e.g. on wet ground in case of operation is.
Schließlich wird die Oberfläche der Anordnung mit einer weiteren - dickeren - Oxydschicht 0, z.B. durch Bufsputtern, bedeckt, die dann zum Träger der zeilenparallel verlaufenden Wortleitungen W gemacht wird. Ähnlich wie in den Beispielen gemäß Fig. 1 und Fig.2 kann die Oxydschicht 0 in den bis zur Substratoberfläche durchgehenden, sich spaltenparallel erstreckenden der grabenartigen Vertiefungen V dünner als auf der Oberseite der Inseln im Bereich oberhalb der Polysiliciumschicht Si gemacht werden, um eine Intern, sivierung der Steuerwirkung auf die pn-Übergänge der einzelnen Speicherzellen und der Kanalbildung des zugehörigen Transistors beim Einsatz entsprechender Steuerspannungen zu erhalten.Finally, the surface of the arrangement is covered with another - thicker - oxide layer 0, e.g. by buffer sputtering, which is then used to support the row-parallel word lines W is made. Similar to the examples According to FIG. 1 and FIG. 2, the oxide layer 0 can extend up to the substrate surface continuous, column-parallel extending trench-like depressions V thinner than on the top of the islands in the area above the polysilicon layer Si are made to have an internal effect, sivating the control effect on the pn junctions of the individual memory cells and the channel formation of the associated transistor Use of appropriate control voltages to obtain.
Die Verwendung eines Substrats aus Isoliermaterial sichert wesentliche Vorteile bezüglich der elektrischen Eigenschaften und des Speed-Power-Products einer solchen Speichermatrix. So werden die parasitären Kapazitäten, vor allem die der Bitleitungen gegenauer einer gleichen Anordnung erheblich reduziert, die wie üblich als Substrat einen dotierten Halbleiterkristall verwendet.The use of a substrate made of insulating material ensures substantial security Advantages in terms of electrical properties and the speed power product one such memory matrix. This is how the parasitic capacitances, especially those of the Bit lines compared to the same arrangement are considerably reduced as usual a doped semiconductor crystal is used as the substrate.
Ferner ist der Speicherkondensator C bei einer aufgrund des erfindungsgemäßen Verfahrens erhaltenen Speicheranordnung besser als bei der konventionellen Anordnung isoliert, da nur Sperrströ me über den Transistor der Speicherzelle, nicht hingegen zum Substrat S auftreten können. Außerdem kann man wegen der Verwendung eines isolierenden Substrats S sehr kleine abstände zwischen den einzelnen Speicherzellen zulassen, was vor allem auch gilt, wenn man eine Speicheranordnung entsprechend der Fig.3 herstellt, Die Anwendung der Polysiliciumstreifen Si bei der gemäß Fig. 3 beschriebenen Anordnung oberhalb der beiden übereinander angeordneten Zonen des einen Leitungstyps sichert einerseits eine besonders hohe Speicherkapzität, während andererseits das erforderliche ~Herstellungsverfahren einfacher als die übrigen der oben beschriebenen Methoden durchzuführen ist. Allerdings muß man darauf achten, daß die Ätzung der in Zeilenrichtung verlaufenden Gräben - im Gegensatz zu den in Spaltenrichtung verlaufenden Gräben V - die als Bitleitungen vorgesehen. untere epitaktische Teil schicht von einen L.itungstyp nicht unterbrechen. Zu bemerken ist, daß bei der in Fig. 3 dargestellten Anordnung die obere n+-Zone C auch durch eine Inversionsschicht ersetzt werden kann.Furthermore, the storage capacitor C is in one due to the invention Method obtained memory arrangement better than the conventional arrangement isolated, as only reverse currents me through the transistor of the memory cell, not on the other hand to the substrate S can occur. Also, one can because of the use of an insulating Substrate S allow very small gaps between the individual memory cells, which is especially true if you have a memory arrangement according to Fig.3 The application of the polysilicon strips Si in the case of the one described in accordance with FIG. 3 Arrangement above the two superimposed zones of one conduction type on the one hand ensures a particularly high storage capacity, while on the other hand the required ~ manufacturing processes simpler than the rest of those described above Methods is to be carried out. However, one must ensure that the etching of the Trenches running in the row direction - in contrast to those running in the column direction Trenches V - those provided as bit lines. lower epitaxial part layer of one Do not interrupt the line type. It should be noted that in the case of the one shown in FIG Arrangement, the upper n + zone C can also be replaced by an inversion layer.
3 Figuren 18 Patentansprüche3 Figures 18 claims
Claims (18)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19772737134 DE2737134A1 (en) | 1977-08-17 | 1977-08-17 | Single transistor V=shaped MOS memory cell - using sapphire or beryllium oxide substrate for epitaxial silicon layer contg. pn junctions |
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DE19772737134 DE2737134A1 (en) | 1977-08-17 | 1977-08-17 | Single transistor V=shaped MOS memory cell - using sapphire or beryllium oxide substrate for epitaxial silicon layer contg. pn junctions |
Publications (1)
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DE2737134A1 true DE2737134A1 (en) | 1979-03-01 |
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ID=6016644
Family Applications (1)
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Country Status (1)
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DE (1) | DE2737134A1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0016520A2 (en) * | 1979-02-19 | 1980-10-01 | Fujitsu Limited | Semiconductor memory device |
US4316203A (en) * | 1978-05-29 | 1982-02-16 | Fujitsu Limited | Insulated gate field effect transistor |
-
1977
- 1977-08-17 DE DE19772737134 patent/DE2737134A1/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4316203A (en) * | 1978-05-29 | 1982-02-16 | Fujitsu Limited | Insulated gate field effect transistor |
EP0016520A2 (en) * | 1979-02-19 | 1980-10-01 | Fujitsu Limited | Semiconductor memory device |
EP0016520A3 (en) * | 1979-02-19 | 1980-10-29 | Fujitsu Limited | Semiconductor memory device |
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