DE2728962C1

DE2728962C1 - Circuit arrangement for generating a randomly similar pulse train with a long repetition period

Info

Publication number: DE2728962C1
Application number: DE19772728962
Authority: DE
Inventors: Bernd Dipl Ing Ostermann; Siegfried Ing Grad Bosch
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1977-06-28
Filing date: 1977-06-28
Publication date: 1994-07-28
Anticipated expiration: 1997-06-29

Description

Die Erfindung befaßt sich mit einer Schaltungsanordnung zur Erzeugung einer zufallsähnlichen Impulsfolge von sehr langer Wiederholungsperiode zur Verwendung in Schlüsselgeräten als Ausgangsfolge bei der Erzeugung einer Schlüsselimpulsfolge. Sie besteht aus einer Anzahl von m durch Binärzähler reali sierten Impulsfrequenzteilern mit teilerfremden insbesondere paarweise teilerfremden bzw. durch verschiedene Primzahlen gegebenen Teilungsverhältnissen, von denen mindestens je ei ne Binärstelle zur Erzeugung der Chiffrierimpulsfolge abge griffen und bei dem die Zählerstände der Impulsfrequenzteiler abgespeichert sind.The invention relates to a circuit arrangement for Generation of a randomly similar pulse train of very long Repetition period for use in key devices as Output sequence when generating a key pulse sequence. It consists of a number of m by binary counters reali based pulse frequency dividers with non-prime in particular in pairs alien or by different prime numbers given division ratios, of which at least each egg ne binary position for generating the encryption pulse sequence attacked and the counts of the pulse frequency divider are saved.

Eine Schaltungsanordnung dieser Art wurde bereits intern vorgeschlagen durch die Firmendruckschriften "Fern schreibschlüsselgerät E (FGE) (ELCROTEL) Geräte-, Funktions- und Stromlaufbeschreibung" sowie "Betriebs- und Instandhaltungs anweisungen für das Gerät CET (Crypto-Einheit-Telegrafie) AMSP 559, April 72 (Confidential-Krypto)" auf Seite 60 ff. A circuit arrangement of this type has already been proposed internally by the company publications "Fern write key device E (FGE) (ELCROTEL) and circuit description "as well as" operation and maintenance instructions for the device CET (Crypto Unit Telegraphy) AMSP 559, April 72 (Confidential Crypto) "on page 60 ff.

Bei diesen bekannten Schaltungsanordnungen wurden Speicher benutzt, die mit Ferritspeicherkernen aufgebaut sind. Dabei mußten je Chiffrierimpuls mindestens 3 Arbeitstakte durch geführt werden und zwar:In these known circuit arrangements, memory used that are built with ferrite memory cores. Here had to go through at least 3 work cycles per encryption pulse are performed:

1. Reading the information from the memory into a flip-flop register,
2. counting process in the flip-flop register,
3. Restore the after counting standing in the flip-flop register Information.

Ziel vorliegender Erfindung ist es, in unaufwendiger Weise die Zahl dieser Arbeitstakte zu verringern und so die Arbeits geschwindigkeit des Schlüsselgerätes zu erhöhen.The aim of the present invention is to be inexpensive to reduce the number of these work cycles and so the work to increase the speed of the key device.

Die Lösung erfolgt durch die im Hauptanspruch angegebenen Mittel.The solution is provided by those specified in the main claim Medium.

Anhand der Figur soll im folgenden die Erfindung näher er läutert werden.Based on the figure, he is the invention in the following he to be refined.

Im elektronischen Speicher Sp sind die unterschiedlichen Ständer der n Binärzähler zeilenweise, die Wertigkeit der einzelnen in Zählerstufen spaltenweise angeordnet. Für bei spielsweise m = 7 und n = 15 stehen die 2°-wertigen Stellen aller 15 Impulsfrequenzteiler T in Spalte 1 bzw. die 2⁶- wertigen Stellen in Spalte 7 des elektronischen Speichers Sp. Jeder Zeile dieses elektronischen Speichers und damit jedem Impulsfrequenzteiler T_m ist ein seinem Zählmodul entspre chender Endwert im Zählerendwertspeicher ESp zugeordnet. Die einzelnen Impulsfrequenzteiler werden zyklisch einer Additionsschaltung A zugeführt und dabei wird der aktuelle Zählerstand um 1 erhöht. Dieser Zählerstand wird mit dem diesem Impulsfrequenzteiler zugeordneten Endwert verglichen, wobei die Endwerte im Zählerendwertspeicher ESp synchron mit den entsprechenden Zählerständen der Vergleicherschal tung Vg angeboten werden. Erkennt die Vergleicherschaltung Vg auf Identität, dann heißt dies, daß der am Ausgang der Additionsschaltung A anstehende Zählerstand seinen Endwert erreicht hat, und daß in die, diesem Impulsfrequenzteiler zugeordnete Zeile Z_n1 . . . Z_nm im elektronischen Speicher Sp der Anfangszustand 0 durch einen 0-Setzimpuls eingeschrieben wird. Mit G ist in der Figur eine Impulsinverterschaltung bezeichnet.The different states of the n binary counters are arranged in rows in the electronic memory Sp, and the valency of the individual ones is arranged in columns in counter stages. For example, for m = 7 and n = 15, the 2 ° -value digits of all 15 pulse frequency dividers T in column 1 and the 2 ⁶ -digit digits in column 7 of the electronic memory Sp. Each line of this electronic memory and thus each pulse frequency divider T _m is assigned an end value corresponding to its counting module in the counter end value memory ESp. The individual pulse frequency dividers are cyclically fed to an addition circuit A and the current counter reading is increased by 1. This counter reading is compared with the end value assigned to this pulse frequency divider, the end values being offered in the counter end value memory ESp synchronously with the corresponding counter readings of the comparator circuit Vg. If the comparator circuit Vg recognizes identity, then this means that the counter reading at the output of the addition circuit A has reached its end value and that in the line Z _n1 assigned to this pulse frequency _divider . . . Z _nm, the initial state 0 is written into the electronic memory Sp by a 0 setting pulse. G in the figure denotes a pulse inverter circuit.

Gleichzeitig werden die am Ausgang a-a anstehenden ein zelnen Binärstellen der Impulsfrequenzteiler abhängig von einer mit dem Grundschlüssel beaufschlagten Auswahlschal tung W ausgewählt und auf ihren logischen Zustand mittels der Logikschaltungen L1, L2, L3 und L4 abgefragt, wobei die Zustände der nacheinander abgefragten Binärstellen dann die Chiffrierimpulsfolge ergeben.At the same time, the pending at output a-a individual binary digits of the pulse frequency divider depending on a selection scarf loaded with the basic key device W selected and based on its logical state of the logic circuits L1, L2, L3 and L4, wherein the states of the binary positions queried one after the other then result in the cipher pulse sequence.

Bei einer ausgeführten Schaltungsanordnung wurde der Speicher mit Hilfe von m-Schieberegistern aufgebaut, wobei die Stellen gleicher Wertigkeit (z. B. die 2°-Stellen) aller n-Teiler im selben Schieberegister abgespeichert wurden. Die Zählerstände der einzelnen Impulsfrequenz teiler dagegen standen in den n-verschiedenen Zeilen Z₁ . . . Z_m. Jeder Ausgang a-a eines Schieberegisters Sr_m (Spalten des Speichers Sp) wurde über die Additions schaltung A auf seinen Eingang e-e zurückgeführt.In the case of an implemented circuit arrangement, the memory was built up with the aid of m shift registers, the digits of the same value (e.g. the 2 ° digits) of all n divisors being stored in the same shift register. The counts of the individual pulse frequency divisors, however, were in the n-different lines Z ₁ . . . Z _m . Each output aa of a shift register Sr _m (columns of the memory Sp) was fed back via the addition circuit A to its input ee.

Der elektronische Speicher weist vorzugsweise ebenso viele Schieberegister auf wie der Impulsfrequenzteiler mit dem höchsten Teilerverhältnis Binärstellen aufweist, wobei mit einem einzigen Arbeitstakt ein neuer Zähler stand eines Impulsfrequenzteilers ausgelesen wird und gleichzeitig der Stand des vorangegangenen Impulsfre quenzteilers zurückgespeichert wird. Dabei kann die Erhöhung eines Zählerstandes um 1 im gleichen Takt wie das Auslesen und Zurückspeichern des Zählerstandes eines Im pulsfrequenzteilers, unter Verwendung von speicherfreien Addierschaltungen, erfolgen.The electronic memory preferably also has many shift registers like the pulse frequency divider with the highest division ratio has binary digits, with a new counter with a single work cycle was read out of a pulse frequency divider and at the same time the status of the previous impulse fre quenz divider is restored. The Increase a counter reading by 1 in the same cycle as that Reading and restoring the counter reading of an Im pulse frequency divider, using memory-free Adding circuits.

Besonders vorteilhaft ist es, wenn der elektronische Speicher als sogenannter RAM (random access memory) ausgebildet wird, d. h. durch einen Halbleiterspeicher mit wahlfreiem Zugriff verwirklicht wird. Die zuge hörige Schaltungsanordnung wird dann so ausgeführt, daß im gleichen Arbeitstakt, in dem das Auslesen und Zurück speichern der Zählerstände der Impulsfrequenzteiler erfolgt, durch eine Vergleicherschaltung der jeweils ausgelesene Zählerstand mit der dem ihm zugeordneten Teilerverhältnis entsprechenden Zahl verglichen wird und bei Erreichen dieser Zahl die Speichereingänge gesperrt bzw. auf 0 gesetzt werden.It is particularly advantageous if the electronic Memory as so-called RAM (random access memory) is trained, d. H. through a semiconductor memory with random access. The supplied appropriate circuitry is then carried out so that in the same work cycle, in which the reading and return save the counts of the pulse frequency dividers, by means of a comparison circuit of the respectively read out Meter reading with the division ratio assigned to it corresponding number is compared and when reached this number the memory inputs blocked or set to 0 become.

In Weiterführung der Erfindung kann die Schaltungsan ordnung ferner so ausgebildet werden, daß das jeweils am Speicherausgang anstehende, aus mindestens einem Bit bestehende Binärzeichen dem Steuereingang der Auswahl schaltung zugeführt wird.In a continuation of the invention, the circuit order also be trained so that each on Memory output pending, from at least one bit existing binary characters the control input of the selection circuit is supplied.

Zweckmäßigerweise können die Impulsfrequenzteiler die gleiche Anzahl von Binärstellen aufweisen und die Anzahl der erstgenannten Schieberegister genauso groß gewählt sein. Besonders vorteilhaft ist es, wenn 15 Impulsfre quenzteiler mit je 7 Binärstellen und den Teilver hältnissen 67, 71, 73, 79, 83, 89, 97, 103, 107, 109, 113, 119, 121, 125 und 127 verwendet werden.Advantageously, the pulse frequency divider have the same number of binary digits and the number the first-mentioned shift register is chosen to be just as large his. It is particularly advantageous if 15 impulse-free sequence divider with 7 binary digits each and the subver ratios 67, 71, 73, 79, 83, 89, 97, 103, 107, 109, 113, 119, 121, 125 and 127 can be used.

Zweckmäßigerweise wird man die teilerfremden Impulsfre quenzteiler durch eine von außen eingebbare Bitfolge vor einstellbar ausführen.Expediently you become the non-prime impulse sequence divider by a bit sequence that can be entered from the outside run adjustable.

Durch die erfindungsgemäße Ausbildung der Schaltungsanordnung wird es somit möglich, alle Vorgänge (Auslesen, Weiterzählen bzw. Aufaddieren und Rückspeichern) in einem einzigen Arbeitstakt durchzuführen, was gegenüber einer Ferrit kernspeicherlösung einen Gewinn an Arbeitsgeschwindig keit, bezogen auf das System um den Faktor 3, bringt. Ein weiterer Vorteil besteht im geringeren Aufwand an Schaltmitteln. Es sind keine aufwendigen Stromregel schaltungen wie bei der vorbekannten Ferritspeicher kernlösung erforderlich, was früher wegen des großen Arbeitstemperaturbereiches von -25°C bis +55°C er forderlich war.Due to the inventive design of the circuit arrangement it is thus possible to carry out all processes (reading, counting or adding and restoring) in one To perform work cycle what compared to a ferrite core storage solution a gain in working speed speed, based on the system by a factor of 3. Another advantage is the lower effort Switching means. It is not an elaborate current rule circuits as in the known ferrite memory core solution required, which used to be because of the large Working temperature range from -25 ° C to + 55 ° C was necessary.

Claims

1. Circuit arrangement for generating a randomly similar pulse sequence of a very long repetition period for use in key devices as an output sequence in the generation of a key pulse sequence consisting of a number of m pulse frequency dividers realized by binary counters with non-prime, in particular pairwise non-prime or given by different prime numbers division ratios , of which at least one binary point is tapped to generate the cipher pulse sequence and in which the counter readings of the pulse frequency dividers are stored in a memory, the counter readings of the pulse frequency dividers being read out of this memory in a predetermined cyclical order, increased by 1, with a ratio corresponding to their divider ratio Compare the number and, if they have reached it, set it to 0 and then store it back in the memory, whereby the counter reading is read by a st Renewable selection circuit one or more binary digits can be tapped, which - if necessary logically linked to each other - deliver a bit of the cipher pulse sequence, characterized in that an electronic memory serves as memory and that a new counter reading of a pulse frequency divider is read out with a single work cycle and at the same time the status of the previous pulse frequency divider is restored.

2. Circuit arrangement according to claim 1, characterized records that the increase in a counter reading Pulse frequency divider by 1 in the same cycle as the off read and restore the counter reading of an Im pulse frequency divider using memory-free Adding circuits is performed.

3. Circuit arrangement according to claim 2 or 3, characterized ge indicates that in the same work cycle in which the Reading out and saving back of the pulse counts frequency divider is made by a comparator circuit the respectively read meter reading with that sent to it ordered division ratio corresponding number compared and when this number is reached, the memory inputs locked or set to 0.

4. Circuit arrangement according to one of the preceding An sayings, characterized in that as electronic Store at least as many shift registers as the Pulse frequency divider with the highest divider ratio Bi närstellen has to be used and that the sliding registers are connected to a ring buffer, whose content is pushed forward with every work cycle.

5. Circuit arrangement according to claim 14, characterized in net that all pulse frequency dividers have the same number of Have binary digits and the number of shift registers is chosen just as large.

6. Circuit arrangement according to one of claims 1 to 3, characterized in that as electronic storage a semiconductor random access memory use finds.

7. Circuit arrangement according to one of the preceding An sayings, characterized in that the respective Spei pending output consisting of at least one bit Binary characters to the control input of the selection circuit (W) is fed.

8. Circuit arrangement according to one of the preceding claims che, characterized in that 15 pulse frequency dividers with 7 binary digits each and the divider ratios: 67, 71, 73, 79, 83, 89, 97, 103, 107, 109, 113, 119, 121, 125 and 127 are used.

9. Circuit arrangement according to one of the preceding claims che, characterized in that the non-prime Im pulse frequency divider by a bit that can be entered from the outside sequence can be preset.