DE2721764B1 - Bit error rate determination in PCM transmission systems - Google Patents
Bit error rate determination in PCM transmission systemsInfo
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Description
dargestellt ist Derartige bekannte Bitfehlerquotenmeß plätze bestehen aus einem Sender für das Digitalsigna und einem entsprechenden Empfänger, zwischen denen im Signalweg das Meßobjekt, also das PCM-Übertra gungssystem, angeordnet ist Der Sender für da Digitalsignal besteht im wesentlichen aus dem Takt generator 'einem von diesem gesteuerten Wortgene rator WG zur Erzeugung des durch eine bestimmt Bitfolge dargestellten Prüfsignals und einem an da Wortgenerator angeschlossenen Pulsformer Po, der da für die Ansteuerung des Übertragungssystems an besten geeignete Schnittstellensignal erzeugt Von der PcM-Übertragungssystem werden die Signale den Digitalsignal-Empfänger zugeführt, der eingangsseiti einen Eingangsverstärker E, eine an diesen angeschlossene Synchronisationsschaltung Spund außerdem eine Auswerteschaltung A Waufweist Der Eingangsverstärker Edient einerseits zur Verstärkung der ankommenden Signale und andererseits dazu, die Ausgangssignale des PCM-Übertragungssystems wieder in binäre Signale zu überführen. Die Synchronisationsschaltung enthält im wesentlichen eine Vergleichseinrichtung, in der der empfangene Bitstrom mit dem erwarteten Bitstrom verglichen und das Vergleichsergebnis der Auswerteschaltung A Wzugeführt wird. In der Auswerteschaltung AW erfolgt neben der Auswertung des Vergleichsergebnisses, also im wesentlichen einer Digitalisierung, die Anzeige des Vergleichsergebnisses. Für die Funktion der Synchronisationsschaltung ist die Kenntnis der vom Wortgenerator erzeugten Prüfsignale Voraussetzung, diese Voraussetzung kann entweder durch eine direkte Übertragung dieser Signale oder - im Hinblick auf die räumliche Ausdehnung des PCM-Übertragungssystems - durch einen analogen Aufbau von Synchronisationsschaltung und sendeseitigem Wortgenerator erreicht werden.is shown Such known Bit Fehlerquotenmeß places exist from a transmitter for the digital signal and a corresponding receiver, between which in the signal path the device under test, i.e. the PCM transmission system, is arranged The transmitter for the digital signal consists essentially of the clock generator 'a from this controlled word generator WG to generate the through a certain bit sequence test signal shown and a pulse shaper connected to the word generator Po, the interface signal that is most suitable for controlling the transmission system The signals are generated by the PcM transmission system to the digital signal receiver fed to the input side an input amplifier E, one on this connected synchronization circuit Spund also has an evaluation circuit The input amplifier serves on the one hand to amplify the incoming Signals and, on the other hand, the output signals of the PCM transmission system to convert into binary signals. The synchronization circuit essentially contains a comparison device in which the received bit stream with the expected bit stream compared and the comparison result of the evaluation circuit A W is supplied. In the evaluation circuit AW takes place in addition to the evaluation of the comparison result, So essentially a digitization, the display of the comparison result. Knowledge of the word generator is essential for the function of the synchronization circuit generated test signals requirement, this requirement can either by a direct transmission of these signals or - with regard to the spatial extent of the PCM transmission system - through an analog structure of synchronization circuit and word generator on the transmission side.
Um bei der Bitfehlerquotenbestimmung alle praktisch möglichen Kombinationen erfassen zu können und andererseits keine dieser Bitkombinationen hervorzuheben, ist es notwendig, ein Prüfsignal zu verwenden, das eine dem Rauschen angenäherte Verteilung der einzelnen Bitwerte aufweist Zu diesem Zweck wird gewöhnlich eine Pseudozufallsfolge ausreichender Länge erzeugt Um die Sychronisation zwischen Digitalsignal-Sender PCM-Übertragungssystem und Digitalsignalempfänger zu sichern, ist die Übertragung der für die Synchronisation benötigten Signale, also in der Regel des Rahmenkennwortes und des Meldewortes, notwendig. Zu diesem Zweck wird beim Stande der Technik in die durch einen freilaufenden Generator erzeugte Pseudozufallsfolge periodisch an bestimmten Stellen das Rahmenkennwort und das Meldewort eingeblendet Nachteilig bei dieser Lösung ist jedoch, daß die Neusynchronisierzeit des Empfängers sowohl mit der Länge der Pseudozufallsfolge als auch mit der Lange der Rahmenperiode des PCM-Systems ansteigt. In order to determine all practically possible combinations when determining the bit error rate to be able to capture and, on the other hand, not to highlight any of these bit combinations, it is necessary to use a test signal that approximates noise Distribution of the individual bit values for this purpose is usually a Pseudo-random sequence of sufficient length generated to ensure synchronization between digital signal transmitters Securing the PCM transmission system and digital signal receiver is the transmission the signals required for synchronization, i.e. usually the frame password and the reporting word, necessary. To this end, the prior art in periodically displays the pseudo-random sequence generated by a free-running generator the frame password and the message word displayed in certain places. Disadvantageous in this solution, however, is that the resynchronization time of the receiver both with the length of the pseudo-random sequence as well as with the length of the frame period of the PCM system increases.
Bei der Bitfehlerquotenbestimmung nach dem Stande der Technik ergibt sich also der Nachteil, daß einerseits wegen der Annäherung an eine statistische Verteilung eine minimale Länge der Pseudozufallsolge nicht unterschritten werden kann, sich aber andererseits durch die lange Neusynchronisierzeit des Empfängers Fehlinterpretationen der Meßergebnisse ergeben können Die Aufgabe der Erfindung besteht also darin, Verfahren und Anordnungen zur Bitfehlerquotenbestimmung der eingangs erwähnten Art zu finden, bei denen eine erheblich geringere Synchronisierzeit auftritt Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß während der Übertragung des Rahmenkennwortes und des Meldewortes die Übertragung der Pseudozufallsfolge unterbrochen ist und nach der Unterbrechung die Übertragung der Pseudozufallsfolge mit derjenigen Bitstelle aufgenommen wird, die der vor der Unterbrechung zuletzt übertragenen Bitstelle unmittelbar folgt.In the bit error rate determination according to the prior art results So there is the disadvantage that on the one hand because of the approximation to a statistical Distribution a minimum length of the pseudo-random sequence must not be undershot can, but on the other hand due to the long resynchronization time of the receiver The object of the invention can result in misinterpretations of the measurement results thus consists in methods and arrangements for determining the bit error rate To find the type mentioned at the beginning, in which a significantly lower synchronization time According to the invention, the object is achieved in that during the transfer the frame password and the message word, the transmission of the pseudo-random sequence is interrupted and after the interruption the transmission of the pseudo-random sequence is recorded with the bit position that was last before the interruption transmitted bit position immediately follows.
Die Erfindung beruht dabei auf der Erkenntnis, daß durch eine Einschachtelung der Bits der Pseudozufallsfolge in den für die Informationsübertragung vorgesehenen Zeitschlitz zwischen den Rahmenkenn- und den Meldewörtern die für die Synchronisation wesentliche Unterperiode erheblich verkürzt werden kann. Von besonderem Vorteil ist dabei, daß der notwendige Aufwand vergleichsweise gering ist und die gefundene Lösung aufgrund ihrer Codeunabhängigkeit für die Untersuchung verschiedener PCM-Systeme einsetzbar ist.The invention is based on the knowledge that by nesting of the bits of the pseudo-random sequence in those intended for the transmission of information Time slot between the frame identification and the message words for the synchronization substantial sub-period can be shortened considerably. from particular advantage is at the same time that the necessary effort is comparatively low and the solution found for examining different PCM systems due to their code independence can be used.
Eine bevorzugte Variante des erfindungsgemäßen Verfahrens zum Einsatz in einem System PCM 30 mit einer Rahmenperiode von 29 Bit, bei dem die Länge des Rahmenkennwortes und des Meldewortes je 8 Bit beträgt, ergibt sich dadurch, daß die Pseudozufallsfolge eine Länge von 2t5 - 1 Bit aufweist In diesem Fall ergibt sich im praktischen Betrieb eine mittlere Neusynchronisierzeit des Empfängers zu 0,132 s, die erheblich unter dem maximal zulässigen Wert von 1 s liegt und dadurch auch noch Reserven gegenüber einer durch Bitfehler hervorgerufenen Erhöhung der Neusynchronisierzeit bietet. A preferred variant of the method according to the invention is used in a system PCM 30 with a frame period of 29 bits, in which the length of the Frame password and the message word is 8 bits each, results from the fact that the pseudo-random sequence has a length of 2t5 - 1 bit In this case results In practical operation, an average resynchronization time of the receiver is expected 0.132 s, which is considerably below the maximum permissible value of 1 s and therefore there are also reserves in relation to an increase in the Resynchronization time offers.
Die mittlere Neusynchronisierzeit des Empfängers ist abhängig von der Bitfehlerquote des PCM-Übertragungssystems; der vorstehend angegebene Wert von 0,132 s gilt deshalb nur für den Fall, daß keine Bitfehler vorkommen. Treten jedoch Bitfehler auf, so vergrößert sich die Neusynchronisierzeit, da durch die Bitfehler vorhandene Synchronisierwörter verfälscht werden können und dadurch Auslassungsfehler entstehen oder durch die Bitfehler-Synchronisierwörter an falscher Stelle vorgetäuscht werden und dadurch sogenannte Imitationsfehler auftreten. Die Imitationsfehler sind dabei im praktischen Betrieb in der Regel zu vernachlässigen, da zur Synchronisation eine größere Anzahl, beispielsweise 24 Bit, ausgewertet werden und in einer stochastischen Impulsfolge die Wahrscheinlichkeit des Auftretens eines solchen Blockes sich entsprechend zu 2-24 ergibt. Imitationsfehler führen außerdem dazu, daß eine Fehlsynchronisation die Fehlerquote von 1/2 bei Pseudozufallsfolgen ergibt und dadurch sehr schnell erkannt wird. Wesentlich sind also im praktischen Betrieb nur die Auslassungsfehler, die im folgenden betrachtet werden sollen. The average resynchronization time of the receiver depends on the bit error rate of the PCM transmission system; the value of 0.132 s therefore only applies in the event that no bit errors occur. However, kick Bit errors, the resynchronization time increases because of the bit errors existing synchronization words can be falsified and thus omission errors arise or simulated in the wrong place by the bit error synchronization words and so so-called imitation errors occur. The flaws in imitation are Usually negligible in practical operation, as it is used for synchronization a larger number, for example 24 bits, can be evaluated and in a stochastic Pulse sequence the probability of the occurrence of such a block itself accordingly results in 2-24. Imitation errors also lead to incorrect synchronization results in the error rate of 1/2 in pseudo-random sequences and therefore very quickly is recognized. In practical operation, only the omission errors are essential, which are to be considered in the following.
Bezeichnet man die Fehlerquote des Bitstroms zu e, dann kann die Wahrscheinlichkeit, daß ein aus 24 Bit bestehendes Synchronisierwort gestört ist, zu s-l -(1 - e)2' bestimmt werden. Beträgt der zeitliche Abstand zwischen zwei möglichen Synchronisierpunkten Teine dann liegt die mittlere Synchronisierzeit im fehlerfreien Fall bei 1/2 Tmiz Beim Auftreten einer bestimmten Fehlerquote ist die mittlere Synchronisierzeit die Summe von mehreren Zeiten. Die einzelnen Summanden ergeben sich aus der Wahrscheinlichkeit, daß das n-te Synchronisierwort richtig ist und unter der Bedingung, daß alle vorangegangenen Synchronisierwörter falsch waren, multipliziert mit der für diesen Fall geltenden mittleren Synchronisierzeit Die Wahrscheinlichkeit, daß das erste Synchronisierwort (also nO) richtig angetroffen wird, ist (1 - s) und die entsprechende Synchronisierzeit 1/2 mit War das erste Synchronisierwort falsch, dann ist die Wahrscheinlichkeit, daß das zweite Synchronisierwort (also n -1) richtig ist, zu S (1 - 5) und die entsprechende Synchronisierzeit 3/2 mit In entsprechender Weise ergibt sich für das dritte Synchronisierwort eine Wahrscheinlichkeit von S2(l=S) und eine Synchronisierzeit von 5/2. Tmirx Allgemein gilt also Daraus ergibt sich, daß durch die erfindungsgemäße Lösung selbst bei relativ großen Bitfehlerquoten (26 10-2) die angestrebte Neusynchronisierzeit von 1 sec unterschritten wird.If one denotes the error rate of the bit stream for e, then the probability that a synchronization word consisting of 24 bits is disturbed can be determined as sl - (1 - e) 2 '. If the time interval between two possible synchronization points is Teine, then the mean synchronization time in the error-free case is 1/2 Tmiz. When a certain error rate occurs, the mean synchronization time is the sum of several times. The individual summands result from the probability that the nth synchronizing word is correct and, under the condition that all previous synchronizing words were incorrect, multiplied by the mean synchronizing time applicable in this case. The probability that the first synchronizing word (i.e. nO) is correct is encountered, is (1 - s) and the corresponding synchronization time 1/2 with If the first synchronization word was wrong, then the probability that the second synchronization word (i.e. n -1) is correct is to S (1 - 5) and the corresponding synchronization time 3/2 with A corresponding probability of S2 (l = S) and a synchronization time of 5/2 results for the third synchronization word. Tmirx Generally applies It follows that the solution according to the invention falls below the desired resynchronization time of 1 second even with relatively large bit error rates (26 10-2).
In den Patentansprüchen 5 und 6 werden Anordnungen zur Durchführung der vorstehend geschilderten Verfahren beschrieben, die durch teilweise übereinstimmenden Aufbau von Sender und Empfänger Vorteile bieten. In claims 5 and 6 arrangements for implementation the methods described above, which are partially matched by Structure of transmitter and receiver offer advantages.
Die Erfindung soll im folgenden anhand der Zeichnung näher erläutert werden. Dabei zeigt F i g. 1 das Blockschaltbild eines Bitfehlerquotenmeßplatzes, F i g. 2 den Rahmenaufbau bei Einschachtelung der Pseudozufallsfolge in den lnformationszeitschlitz des Rahmens des als Meßobjekt dienenden PCM-30-Systems, F i g. 3 das Blockschaltbild des entsprechend F i g. 1 im Digitalsignal-Sender verwendeten Wortgenerators und F i g. 4 das Blockschaltbild der Synchronisationsschaltung im Digitalsignal-Empfänger des Bitfehlerquotenmeßplatzes nach der F i g. 1. The invention is explained in more detail below with reference to the drawing will. F i g. 1 the block diagram of a bit error rate measuring station, F i g. 2 shows the frame structure when the pseudo-random sequence is nested in the information time slot the frame of the PCM-30 system serving as the DUT, FIG. 3 the block diagram of the corresponding F i g. 1 word generator used in the digital signal transmitter and F i g. 4 shows the block diagram of the synchronization circuit in the digital signal receiver of the bit error rate measuring station according to FIG. 1.
Der Bitfehlerquotenmeßplatz nach der F i g. list bei der Besprechung des Standes der Technik bereits erläutert worden. Der gleiche blockmäßige Aufbau wird zur Durchführung des Verfahrens nach der Erfindung benutzt. Zu diesem Zwecke sind jedoch der Wortgenerator WG im Sender und die entsprechende Synchronisationsschaltung im Empfänger verändert. Der Wortgenerator WG im Sender liefert das Rahmensignal für das als Objekt verwendete PCM-30-System und in dessen Infornations-Zeitschlitz neben anderen einstellbaren Programmen die Pseudozufallsfolge mit einer Länge von 2'5-1 Bit. Die Synchronisationsschaltung S im Empfänger erwartet einen festgelegten Block von 24 Bit vom Sender, der sich aus dem Rahmenkennwort zu 8 Bit und weiteren 16 Bit aus der Pseudozufallsfolge zusammensetzt und der im Empfänger nach Auslösung durch die Synchronisationsschaltung Sebenfalls erzeugt wird. Da beide Bitblöcke im störungsfreien Fall identisch sein müssen, kann dadurch die zu überprüfende Folge auf Fehler untersucht werden. The bit error rate measuring station according to FIG. list at the meeting the prior art has already been explained. The same block-like structure is used to carry out the method according to the invention. For this purpose however, the word generator WG in the transmitter and the corresponding synchronization circuit changed in the receiver. The word generator WG in the transmitter supplies the frame signal for the PCM-30 system used as an object and in its information time slot in addition to other adjustable programs, the pseudo-random sequence with a length of 2'5-1 bit. The synchronization circuit S in the receiver expects a specified one Block of 24 bits from the sender, consisting of the frame password to 8 bits and more 16 bits composed of the pseudo-random sequence and the one in the receiver after triggering is also generated by the synchronization circuit S. Since both bit blocks must be identical in a fault-free case, this can result in the consequence to be checked be examined for errors.
Die F i g. 2 zeigt den Rahmenaufbau für den Fall, daß die Bits der Pseudozufallsfolge in der Weise in den lnformationszeitschlitz eingeschachtelt sind, daß, beispielsweise durch Unterbrechung der Taktsteuerung des Pseudozufallsfolgengenerators, während der Übertragung des Rahmenkennwortes und des Meldewortes nach der Unterbrechung die Übertragung der Pseudozufallsfolge mit derjenigen Bitstelle aufgenommen wird, die der vor der Unterbrechung als letzte übertragene Bitstelle unmittelbar folgt. Dadurch sollte sich im Falle der Prüfung eines Systems PCM 30 mittels einer Pseudozufallsfolge mit der Länge von 215 - 1 Bit eine Verkürzung der gemeinsamen Unterperiode zwischen Pseudozufallsfolgen-Periode und Rahmenperiode PCM 30 um den Faktor 31 und eine entsprechende Verkürzung der Neusynchronisierzeit ergeben. Die Verkürzung um den Faktor 31 ergibt sich dadurch, daß zwischen zwei Rahmenkennwörtern RKW(und ebenfalls zwischen zwei Meldewörtern MW) 496 Bits der Pseudozufallsfolge liegen und am Ende der Periode der Pseudozufallsfolge 31 Bits der Pseudozufallsfolge übrig bleiben. Dadurch verschiebt sich der Beginn jeder neuen Periode der Pseudozufallsfolge, der in der unteren Zeile der Fig. 2 dargestellt ist, um 31 Bit. Nach 16 Perioden der Pseudozufallsfolge, entsprechend 2114 halben Rahmenperioden des Systems PCM 30, ist bereits der Ausgangszustand wieder erreicht, da 16. 31 Bit eine Verschiebung von 496 Bit ergeben. Daraus ergibt sich der Abstand der zur Synchronisation des Empfängers verwendbaren Synchronisierwörter zu und entsprechend die mittlere Synchronisierzeit des Empfängers zu 0,132 s Die im Empfänger verwertbaren Synchronisierwörter dürfen während einer gemeinsamen Unterperiode des PCM-30-Rahmensignals und der Pseudozufallsfolge nur einmal vorkommen, um eine einwandfreie Syncluo nisation zu gewährleisten. Deshalb sind die verabredeten Synchronisierwörter aus dem jeweils 8 Bit enthaltenden Rahmenkennwort und 16 Bit der Pseudozufallsfolge zusammengesetzt Die F i g. 3 zeigt das Blockschaltbild des Wortgenerators WG im Digitalsignalsender. Der Wortgenerator WG besteht aus der mit einer Taktquelle Tverbundenen Steuereinheit SE mit einem programmierbaren Zähler, einem Generator PR 15G für die Pseudozufallsfolgen, einem Festwortgenerator FWG, einem Prüfmustergenerator Mg, einem Rahmenkennwort- und Meldewortgenerator RK/MWG mit einem Parallel-Serien-Wandler, einer Anordnung zur Einblendung des Rahmenkennwortes und des Meldewortes RK/MWE und einer Torschaltung TOR, die mit einem steuerbaren Programmwahlschalter PWverbunden ist, über den als Programm beispielsweise die Pseudozufallsfolge oder aber auch andere Programme wählbar sind, Die Ausgänge der Steuereinheit SE sind mit den Steuereingängen der einzelnen Generatoren PR1SG, FWG, PMG und RK/MWG sowie mit der Einblendeanordnung verbunden. Die Ausgänge des Pseudozufallsfolgengenerators PR1SG, des Festwortgeneratos FWG und des Prüfmustergenerators PMG sind mit den Eingängen der Torschaltung verbunden, deren Ausgang mit dem einen Eingang der Anordnung zur Einblendung des Rahmenkennwortes und des Meldewortes verbunden ist. Zu diesem Zweck ist der andere Eingang dieser Anordnung mit dem Ausgang des Rahmenkennwort-und Meldewortgenerators verbunden. Der Ausgang der Einblendeanordnung stellt den Ausgang des Wortgenerators WG dar, der entsprechend F i g. 1 mit dem Eingang des Pulsformers PFverbunden ist Die Funktion der Steuereinheit beginnt in Abhãngigkeit von dem angelegten Takt mit dem Empfang einer Meldung vom Pseudozufallsgenerator PR15G, der diese nach Decodierung eines bestimmten Zustandes der erzeugten Pseudozufallsfolge an die Steuereinheit abgibt. Bei Empfang dieser Meldung löst die Steuereinheit in der Einrichtung zur Einblendung des Rahmenkennwortes und des Meldewortes die Einblendung des Rahmenkennwortes aus und stoppt gleichzeitig den Pseudozufallsfolgengenerator. Nachdem der programmierbare Zähler in der Steuereinheit 8 Bit abgezählt hat, wird angenommen, daß die Einblendung des Rahmenkennwortes beendet ist und dadurch die Steuereinheit veranlaßt, vom Pseudozufallsfolgengenerator PRtSG über die Torschaltung TOR eine bestimmte Folge aus der erzeugten Pseudozufallsfolge, beispielsweise also die ersten 16 Bit, in den abgehenden Bitstrom einzublenden und so das vorgesehene Synchronisationswort für die Empfängersynchronisation abzugeben Nach der Einblednung des Rahmenkennwortes und der ersten 16 Bit der Pseudozufallsfolge werden weitere 232 Bit dieser Pseudozufallsfolge entsprechend F i g. 2 abgegeben, bis, erzeugt durch den programmierbaren Zähler, die Steuereinheit die Einblendung des 8 Bit umfassenden Meldewortes veranlaßt. Bei der Einblendung des Meldewortes wird ebenfalls der Pseudozufallsfolgengenerator PR15G gestoppt. Entsprechend F i g. 2 erscheint nach der Einblednung von 16 vollen Pseudozufallsfolgen wieder der Anfangszustand, daß nämlich zunächst das 8 Bit umfassende Rahmenkennwort und anschließend die ersten 16 Bit der Pseudozufallsfolge abgegeben werden. Beim Aufbau des Wortgenerators ist außerdem berücksichtigt, daß unmittelbar nach dem Einschalten zunächst ein beliebiger Zustand zwischen den Generatoren für die Pseudozufallsfolge und dem Rahmenkennwort und Meldewortgenerator bestehen kann. Aus diesem Grund wird aus dem für die Erzeugung der Pseudozufallsfolge im Generator PR15G angeordneten rückgekoppelten Schieberegister ein Triggerimpuls abgeleitet und durch einen frequenzteilenden Zähler jeder 16. Triggerimpuls ausgewertet und die Einblendung eines Rahmenkennwortes und die Sperrung des Schieberegisters veranlaßt In der F i g. 4 ist in einem Blockschaltbild die Synchronisationseinrichtung im Digitalsignal-Empfänger gezeigt. Die Synchronisationseinrichtung im Empfänger enthält einen Speicher PROM, einen mit dessen Ausgang verbundenen Vergleicher, ein als Serien-Parallelwandler arbeitendes und für 24 Bitplätze eingerichtetes Schieberegister REG, einen weiteren Wortgenerator WGE sowie eine Anordnung zum Fehlervergleich FV. Der Wortgenerator WGE entspricht dem in der F i g. 3 dargestellten Wortgenerator, der durch eine Taktquelle T gesteuert ist und an einem weiteren Steuereingang ein Freigabesignal von dem Vergleicher VGL erhält. Die Ankopplung dieses Freigabesignals FS an die Steuereinheit SE/BZ ist in der Fig.3 bereits angedeutet.The F i g. 2 shows the frame structure for the case that the bits of the pseudo-random sequence are nested in the information time slot in such a way that, for example by interrupting the clock control of the pseudo-random sequence generator, during the transmission of the frame password and the message word after the interruption, the transmission of the pseudo-random sequence with that bit position which immediately follows the bit position transmitted as the last bit position before the interruption. In the case of testing a PCM 30 system using a pseudo-random sequence with a length of 215-1 bits, this should result in a shortening of the common sub-period between the pseudo-random sequence period and the PCM 30 frame period by a factor of 31 and a corresponding shortening of the resynchronization time. The shortening by a factor of 31 results from the fact that between two frame passwords RKW (and also between two message words MW) there are 496 bits of the pseudo-random sequence and 31 bits of the pseudo-random sequence remain at the end of the period of the pseudo-random sequence. As a result, the beginning of each new period of the pseudo-random sequence, which is shown in the lower line of FIG. 2, is shifted by 31 bits. After 16 periods of the pseudo-random sequence, corresponding to 2114 half frame periods of the PCM 30 system, the initial state has already been reached again, since 16.31 bits result in a shift of 496 bits. This gives the spacing between the synchronization words that can be used to synchronize the receiver and the average synchronization time of the receiver to 0.132 s. The synchronization words that can be used in the receiver may only occur once during a common sub-period of the PCM-30 frame signal and the pseudo-random sequence in order to ensure perfect synchronization. The agreed synchronization words are therefore composed of the frame password, each containing 8 bits, and 16 bits of the pseudo-random sequence. 3 shows the block diagram of the word generator WG in the digital signal transmitter. The word generator WG consists of the control unit SE connected to a clock source T with a programmable counter, a generator PR 15G for the pseudo-random sequences, a fixed word generator FWG, a test pattern generator Mg, a frame password and message word generator RK / MWG with a parallel-to-serial converter, a Arrangement for overlaying the frame password and the message word RK / MWE and a gate circuit TOR, which is connected to a controllable program selector switch PW, via which, for example, the pseudo-random sequence or other programs can be selected as a program. The outputs of the control unit SE are connected to the control inputs of the individual Generators PR1SG, FWG, PMG and RK / MWG as well as connected to the panel arrangement. The outputs of the pseudo random sequence generator PR1SG, the fixed word generator FWG and the test pattern generator PMG are connected to the inputs of the gate circuit, the output of which is connected to one input of the arrangement for inserting the frame password and the message word. For this purpose, the other input of this arrangement is connected to the output of the frame password and message word generator. The output of the fade-in arrangement represents the output of the word generator WG, which corresponds to FIG. 1 is connected to the input of the pulse shaper PF The function of the control unit begins depending on the applied clock with the receipt of a message from the pseudo-random generator PR15G, which sends this to the control unit after decoding a certain state of the generated pseudo-random sequence. Upon receipt of this message, the control unit triggers the display of the frame password in the device for displaying the frame password and the message word and at the same time stops the pseudo-random sequence generator. After the programmable counter in the control unit has counted 8 bits, it is assumed that the display of the frame password has ended and that this causes the control unit to send a certain sequence from the generated pseudo-random sequence from the pseudo-random sequence generator PRtSG via the gate circuit TOR, for example the first 16 bits, fade into the outgoing bit stream and thus deliver the synchronization word provided for the receiver synchronization. 2 issued until, generated by the programmable counter, the control unit causes the 8-bit message word to be displayed. When the message word is displayed, the PR15G pseudo random sequence generator is also stopped. According to FIG. 2, after the incorporation of 16 full pseudo-random sequences, the initial state appears again, namely that first the 8-bit frame password and then the first 16 bits of the pseudo-random sequence are output. In the construction of the word generator, it is also taken into account that immediately after switching on, an arbitrary state can exist between the generators for the pseudo-random sequence and the frame password and message word generator. For this reason, a trigger pulse is derived from the feedback shift register arranged in the generator PR15G to generate the pseudo-random sequence and every 16th trigger pulse is evaluated by a frequency-dividing counter, and a frame password is displayed and the shift register is locked. 4 shows the synchronization device in the digital signal receiver in a block diagram. The synchronization device in the receiver contains a memory PROM, a comparator connected to its output, a shift register REG operating as a series-parallel converter and set up for 24 bit locations, a further word generator WGE and an arrangement for error comparison FV. The word generator WGE corresponds to that in FIG. 3 shown word generator, which is controlled by a clock source T and receives an enable signal from the comparator VGL at a further control input. The coupling of this release signal FS to the control unit SE / BZ is already indicated in FIG.
Da der Eingang des Schieberegisters REG mit dem Ausgang des Meßobjektes verbunden ist, enthält das Schieberegister die vom Sender ausgesandten digitalen Signale DS, außerdem erhält es von der Taktquelle T Taktimpulse. Die empfangenen digitalen Signale werden bitweise durch das Schieberegister geschoben und dabei der Inhalt des Schieberegisters in der Vergleichseinrichtung VGL jeweils mit den 8 Bit des Rahmenkennwortes und dem Inhalt des Speichers PROMverglichen; die 8 Bit des Rahmenkennwortes sind dabei am Sender und Empfänger frei einstellbar. Ebenso kann der Speicher PROM über den Wahlschalter EA neben der Pseudozufallsfolge auch andere Programme erhalten Bei dem Programm PR15 wird im Speicher PROMder Speicherplatz aufgerufen, in dem diejenige Bitkombination eingespeichert wurde, mit der der Sender nach Selbstsynchronisation losläuft Stimmen die beiden am Vergleicher entstehenden 24- Bit- Blöcke überein, dann wird durch das übermittelte Freigabesignal FS der Wortgenerator WGE aktiviert, der daraufhin mit der Abgabe der verabredeten Bitkombination beginnt und somit synchron zum Wortgenerator im Sender läuft Die Übermittlung des Freigabesignals verursacht also einen einmaligen Setzvorgang, durch den sich der für die Selbstsynchronisation im Sender erforderliche Schaltungszusatz erübrigt, Nach der Synchronisation der beiden Bitströme wird auf Übereinstimmung in der Anordnung für den Fehlervergleich FV verglichen und die ermittelten Fehler in der Anzeigeeinrichtung FA gezählt und angezeigt. Übersteigt die Fehlerquote einen voreinstellbaren Wert, dann erfolgt die Auslösung einer Neusynchronisation. Since the input of the shift register REG with the output of the DUT is connected, the shift register contains the digital ones sent by the transmitter Signals DS, it also receives clock pulses from the clock source T. The received digital signals are shifted bit by bit through the shift register and thereby the content of the shift register in the comparison device VGL in each case with the 8 bits of the frame password and the content of the memory PROM compared; the 8 bits the frame password can be freely set on the transmitter and receiver. as well the memory PROM can also use the selector switch EA in addition to the pseudo-random sequence Receive other programs With the program PR15, the storage location is in the memory PROM called, in which that bit combination was stored with which the sender After self-synchronization starts, the two voices arising at the comparator start running 24-bit blocks match, then the Word generator WGE activated, which then starts delivering the agreed bit combination begins and is therefore synchronized with the word generator in the transmitter. The transmission of the Release signal causes a one-time setting process through which the No additional circuitry required for self-synchronization in the transmitter, After the synchronization of the two bit streams, the arrangement is checked for correspondence for the error comparison FV compared and the detected errors in the display device FA counted and displayed. If the error rate exceeds a presettable value, then a resynchronization is triggered.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19772721764 DE2721764C2 (en) | 1977-05-13 | 1977-05-13 | Bit error rate determination in PCM transmission systems |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19772721764 DE2721764C2 (en) | 1977-05-13 | 1977-05-13 | Bit error rate determination in PCM transmission systems |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2721764B1 true DE2721764B1 (en) | 1978-08-10 |
DE2721764C2 DE2721764C2 (en) | 1979-04-19 |
Family
ID=6008924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19772721764 Expired DE2721764C2 (en) | 1977-05-13 | 1977-05-13 | Bit error rate determination in PCM transmission systems |
Country Status (1)
Country | Link |
---|---|
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1977
- 1977-05-13 DE DE19772721764 patent/DE2721764C2/en not_active Expired
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Also Published As
Publication number | Publication date |
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DE2721764C2 (en) | 1979-04-19 |
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Legal Events
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