DE2701875B2

DE2701875B2 - Analog-to-digital converter

Info

Publication number: DE2701875B2
Application number: DE2701875A
Authority: DE
Inventors: Eugene Baskevitch; Don C. Devendorf
Original assignee: Hughes Aircraft Co
Current assignee: Raytheon Co
Priority date: 1976-01-20
Filing date: 1977-01-18
Publication date: 1980-04-24
Also published as: GB1568101A; IL51176A; JPS5290255A; JPS6123898B2; DE2701875A1; DE2701875C3; IL51176A0

Description

Die Erfindung betrifft einen Analog-Digital-Umsetzer, der das umzusetzende Analogsignal und Schwellenwerte definierende Bezugssignaie empfangende Eingangskreise, mit den Eingangskreisen gekoppelte 2^N— 1 Verstärker die jeweils ein charakteristisches Ausgangssignal liefern, wenn das Analogsignal den Schwellenwert überschreitet, und eine mit den Verstärkern gekoppelte Codierschaltung umfaßt, die aus den Ausgangssignalen der Verstärker zunächst einen Zwischencode und aus dem Zwischencode N Ausgangssignale bildet, die jeweils eine für den jeweiligen Spannungspegel des Analogsignals charakteristische, /V-stellige Binärzahl bilden.The invention relates to an analog-to-digital converter, the input circuits receiving the analog signal to be converted and threshold values defining reference signals, 2 ^N - 1 amplifiers coupled to the input circuits, each of which delivers a characteristic output signal when the analog signal exceeds the threshold value, and one coupled to the amplifiers Encoding circuit comprises which initially forms an intermediate code from the output signals of the amplifier and N output signals from the intermediate code, each of which forms a / V-digit binary number characteristic of the respective voltage level of the analog signal.

Ein solcher Analog-Digital-Umsetzer ist aus dem Buch von David F. Hoeschele, jr., »Analog-to-Digital/ Digital-to-Analog Conversion Techniques«, John Wiley & Sons, 1968, Seiten 10, Π, 227 bis 229,259 bis 262 und 411, insbesondere Seiten I! und 411, bekannt. Bei dem bekannten Analog-Digital-Umsetzer wird als Zwischencode der Gray-Code verwendet, der sich dadurch auszeichnet, daß eine Erhöhung des digitalen Wortes um ein Inkrement jeweils nur die Änderung eines einzigen Bit erfordert. Daher ist dieser Code eindeutig und ermöglicht es, Fehler zu vermeiden, die sich daraus ergeben, daß das Ausgangssignal des Verstärkers nicht ausreichend eindeutig ist, weil sich der Analogwert in der Nähe eines Schwellenwertes befindet. Es ist anzunehmen, daß der Zwischencode ebenso wie der endgültige binäre Code /V-stellig ist. Jedenfalls führt die Verwendung des Zwischencode beiSuch an analog-to-digital converter is from the book by David F. Hoeschele, jr., »Analog-to-Digital / Digital-to-Analog Conversion Techniques, "John Wiley & Sons, 1968, pp. 10, Π, 227-229, 259-262 and 411, especially pages I! and 411, known. at the known analog-to-digital converter, the gray code is used as the intermediate code, which is characterized in that an increase in the digital word by one increment only increases the change requires a single bit. Hence, this code is unique and makes it possible to avoid errors that occur in the result from the fact that the output signal of the amplifier is not sufficiently clear, because the Analog value is close to a threshold value. It is assumed that the intermediate code as well as the final binary code is / V digits. In any case, the use of the intermediate code helps

dem bekannten Analog-Digital-Umsetzer zu einem größeren Umfang der logischen Schaltungsanordnung. Infolgedessen ist auch anzunehmen, daß durch die Verwendung eines Zwischencode bei dem bekannten Analog-Digital-Umsetzer dessen Umsetzgeschwindig- -, keit vermindert wird.the known analog-to-digital converter to a larger extent of the logic circuit arrangement. As a result, it is also assumed that through the use of an intermediate code in the known Analog-to-digital converter whose conversion speed -, is reduced.

Aus dem genannten Buch, Seite 411, ist es auch bekannt, daß Mehrdeutigkeiten durch die Anwendung von Rückkopplungen vermieden werden können, die bewirken, daß die einzelnen Schaltstufen der Codier- ι ο schaltung eindeutige Zustände annehmen. In diesem Fall müssen jedoch Regenerationszeiten abgewartet werden, welche die einzelnen Stufen benötigen, um ihre stabilen Zustände zu erreichen. Daher ist in diesem Fall zur Erhöhung der Umsetzgeschwindigkeit eine Anordnung anzustreben, die mit möglichst wenig Stufen auskommt. Gleichzeitig sollten die Regenerationszeiten der Stufen möglichst klein sein. Demgegenüber liegt der Erfindung die Aufgabe zugrunde, einen Analog-Digital-Umsetzer der eingangs beschriebenen Art so auszubilden, daß er eine kleinstmögliche Regenerationszeit benötigt und eine kleinstmögliche Übertragungszeit aufweist, so daß er sehr hohe Umsetzgeschwindigkeiten gestattet.It is also from the book mentioned, page 411 known that ambiguities can be avoided by the use of feedback, the cause the individual switching stages of the coding ι ο circuit to assume unique states. In this In this case, however, you have to wait for the regeneration times that the individual stages need to achieve their to achieve stable states. Therefore, in this case, there is an arrangement to increase the transfer speed to strive for, which gets by with as few steps as possible. At the same time, the regeneration times should the steps should be as small as possible. In contrast, the invention is based on the object of an analog-digital converter of the type described above so that it has the shortest possible regeneration time required and has the shortest possible transmission time, so that it has very high conversion speeds allowed.

Diese Aufgabe wird nach der Erfindung dadurch gelöst, daß die Codierschaltung ein Schalt-Netzwirk und eine Logik umfaßt, von denen das Schah-Netzwerk mit den Verstärkern gekoppelt ist und 2"-' Ausgangssignale liefert, von denen jedes ein Bit eines zyklischen Codes darstellt, der dadurch gebildet ist, daß für jedes der aufeinanderfolgenden Ausgangssignale der 2^N— 1 Verstärker ein folgendes der 2"-' Bits des Zwischencodes auf »1« gesetzt wird, bis alle Bits den Wert »1« haben, und dann für jedes weitere der aufeinanderfolgenden Ausgangssignale ein folgendes der 2*-' Bits r. wieder auf »0« gesetzt wird, bis alle außer einem der 2^N- ' Bits auf »0« gesetzt sind, so daß für jeden Pegel des Analogsignals der zyklische Code einen von 2^N eindeutigen Werten annimmt, und daß die Logik aus den den Zwiscnencodc bildenden Ausgangssignalen des w Schalt-Netzwerkes die N Ausgangssignale bildet, welche die /V-stellige Binärzahl darstellen.This object is achieved according to the invention in that the coding circuit comprises a switching network and a logic, of which the Shah network is coupled to the amplifiers and supplies 2 "-" output signals, each of which represents a bit of a cyclic code, which is formed in that for each of the successive output signals of the 2 ^N -1 amplifiers a following of the 2 "- 'bits of the intermediate code is set to" 1 "until all bits have the value" 1 ", and then for each additional one of the successive output signals a following one of the 2 * - 'bits r. is set to "0" again until all but one of the 2 ^N - 'bits are set to "0", so that the cyclic code assumes one of 2 ^N unique values for each level of the analog signal, and the logic from the Zwiscnencodc forming output signals of the w switching network forms the N output signals which represent the / V-digit binary number.

Bei dem erfindungsgemäßen Analog-Digital-Umsetzer schließt sich an die von den Verstärkern gebildeten Vergleicher ein Schalt-Netzwerk an, dessen an die 4-, einzelnen Verstärker angeschlossene Stufen jeweils einen definierten Schaltzustand einnehmen und dadurch Umsetzfehler vermeiden. Dieses Netzwerk bewirkt aber zugleich eine Reduzierung der Ausgangssignale auf annähernd die Hälfte, nämlich von 2^N- 1 auf 2"-'. -,0 Dadurch kann die nachfolgende Codierung sehr viel schneller und mit bedeutend vermindertem Aufwand erfolgen.In the analog-digital converter according to the invention, the comparators formed by the amplifiers are followed by a switching network whose stages connected to the four individual amplifiers each assume a defined switching state and thereby avoid conversion errors. At the same time, however, this network causes the output signals to be reduced to approximately half, namely from 2 ^N - 1 to 2 "- '.

Bei einer bevorzugten Auführungsform der Erfindung weist ein /V-Bit Analog-Digital-Umsetzer ein Span- γ, nungsteiler-Eingangsnetzwerk auf, das mit 2^N Differenzverstärkern gekoppelt ist, denen individuelle Bezugsspannungen zugeführt werden. Jeder Differenzverstärker liefert ein Ausgangssignal, wenn das ihm vom Spannungsteiler-Netzwerk zugeführte Eingangssignal _M) die Bezugsspannung überschreitet. Ein Vorspannungs-Kompensationsnetzwerk ist mit dem Spannungsteiler-Netzwerk verbunden, um festzustellen, wie groß der den Differenzverstärkern zugeführte Gesamt-Vorspannstrom ist, und um einen annähernd gleichen und h^r> entgegengesetzten Strom zu erzeugen, der den den Differenzverstärkern ^geführten Gesamt-Vorspannstrom im wesentlichen aufhebt. Die Differenzverstärker sind selektiv mit einer Anzahl Schaltnetze gekoppelt, die in Abhängigkeit von den Ausgangssignalen der Differenzverstärker einen zyklischen Code erzeugen. Die Schaltnetze sind selektiv mit einer Anzahl logischer Verknüpfungsglieder zur Decodierung des zyklischen Codes in einen N Bit umfassenden binären Code verbunden. Die logischen Verknüpfungsglieder sind selektiv mit einer Anzahl von Netzwerken zur Festlegung des Ausgangs-Spannungspegels und zur kurzzeitigen Signalspeicherung verbunden, u;n die verschiedenen Ausgangssignale auf logischen Standardpegeln zu liefern.In a preferred embodiment of the invention, a / V-bit analog-digital converter has a voltage-γ, voltage divider input network which is coupled to 2 ^N differential amplifiers to which individual reference voltages are fed. Each differential amplifier supplies an output signal when the input signal _M) supplied to it by the voltage divider network exceeds the reference voltage. A bias compensation network is connected to the voltage divider network to determine the total bias ^{current fed to the differential amplifiers and to generate an approximately equal and h r} > opposite current that corresponds to the total bias current im fed to the differential amplifiers ^ essential cancels. The differential amplifiers are selectively coupled to a number of switching networks which generate a cyclic code as a function of the output signals of the differential amplifiers. The switching networks are selectively connected to a number of logic gates for decoding the cyclic code into an N- bit binary code. The logic gates are selectively connected to a number of networks for determining the output voltage level and for brief signal storage in order to deliver the various output signals at standard logic levels.

Die erfindungsgemäße Schaltungsanordnung läßt sich insbesondere in Einheiten herstellen, die jeweils ein vier Bit umfassendes digitales Wort bilden. Diese Einheiten können dann zur Erzeugung von mehr als vier Bit umfassenden Wörtern in Parallel-, Serien- oder Serien-Parallel-Kombinationen verwendet werden.The circuit arrangement according to the invention can be produced in particular in units that each have a form a four-bit digital word. These units can then be used to generate more than four Words comprising bits can be used in parallel, series or series-parallel combinations.

Der irfindungsgemäße Analog-Digital-Umsetzer zeichnet sich außer durch eine r.,aximale Arbeitsgeschwindigkeit, die auch noch variabel ^ein kann, durch eine hohe Eingangsimpedanz und eine geringe Eingangskapazität aus und hat einen geringeren Leinungsbedarf als Analog-Digital-Umsetzer mit vergleichbaren Eigenschaften. Ferner ist der erfindungsgemäße Umsetzer mit einer Vorspann-Kompensation zum Ausgleich der Nichtlinearität (Bowing error) versehen, der durch die Vorspann-Ströme für die verschiedenen Eingangsverstärker hervorgerufen werden könnte.The analog-to-digital converter in accordance with the invention is characterized not only by a r., Maximum operating speed, which can also be variable ^ a through has a high input impedance and a low input capacitance and has a lower line requirement as an analog-to-digital converter with comparable properties. Furthermore, the converter according to the invention provided with a preload compensation to compensate for the non-linearity (bowing error) caused by the bias currents for the various input amplifiers could be created.

Die Erfindung wird im folgenden anhand des in der Zeichnung dargestellten Ausführungsbeispiels näher beschrieben und erläutert. Die der Beschreibung und der Zeichnung zu entnehmenden Merkmale können bei anderen Ausführungsformen der Erfindung einzeln für sich oder zu mehreren in beliebiger Kombination Anwendung finden. Es zeigenThe invention is explained in more detail below with reference to the exemplary embodiment shown in the drawing described and explained. The features to be taken from the description and the drawing can be found in other embodiments of the invention individually or collectively in any combination Find application. Show it

Fig. 1 das schematische Blockschaltbild einer bevorzugten Ausführungsform eines Analog-Digitai Umsetzers nach der Erfindung,1 shows the schematic block diagram of a preferred Embodiment of an analog-digital converter according to the invention,

Fig.2 das Äquivalent-Schaltbild des zur Erzeugung von Bezugsspannungen dienenden Spannungsteiler-Netzwerkes des Umsetzers nach Fig. 1,2 shows the equivalent circuit diagram of the generation voltage divider network of the converter according to FIG. 1, which is used for reference voltages,

Fig.3 das Schaltbild eines Vorspann-Kompensationsnetzwerkes und eines Eingangsverstärkers des Umsetzers nach Fig. 1,3 shows the circuit diagram of a bias compensation network and an input amplifier of the converter according to FIG. 1,

Fig. 4 das Schaltbild einer ersten Art eines Vorspann-Netzwerkes des Umsetzers nach Fig. 1,FIG. 4 shows the circuit diagram of a first type of bias network of the converter according to FIG. 1,

Fig.5 das Schaltbild einer zweiten Art eines Vorspann-Netzwerkes des Umsetzers nach Fig. 1,5 shows the circuit diagram of a second type of preload network of the converter according to FIG. 1,

F i g. 6 das Schaltbild eines Treibers und eines Puffers des Umsetzers nach Fig. 1,F i g. 6 shows the circuit diagram of a driver and a buffer of the converter according to FIG. 1,

Fig. 7 das Schaltbild einer ersten Art eines Sch 'Itnetzwerkesdes Umsetzers nach Fig. 1,Fig. 7 is a circuit diagram of a first type of switch network of the converter of Fig. 1;

Fig. 7a das Schaltbild eines Decodierers der ersten Stufe,7a shows the circuit diagram of a decoder of the first stage;

Fig.8 das Schaltbild einer zweiten Art eines Schaltnetzwerkes des Umsetzers nach Fig. 1,8 shows the circuit diagram of a second type of switching network of the converter according to FIG. 1,

Fig.9 das Schaltbild einer dritten Art eines Schaltnetzwerkes des Umsetzers nach F i g. 1,9 shows the circuit diagram of a third type of switching network of the converter according to FIG. 1,

Fig. 10 das Schaltbild einer vierten Art eines Schaltnetzwerkes des Umsetzers nach Fig. 1,10 shows the circuit diagram of a fourth type of switching network of the converter according to FIG. 1,

Fig. 11 das Schaltbild einer Verzögerungslogik des Umsetzers nach Fig. 1,11 shows the circuit diagram of a delay logic of the Converter according to Fig. 1,

F i g. 12 das Schaltbild eines UND-Gliedes, F i g. 13 das Schaltbild eines V-Gliedes, F i g. 14 das Schaltbild eines exclusiv-ODER-Gliedes,F i g. 12 the circuit diagram of an AND element, F i g. 13 the circuit diagram of a V-element, F i g. 14 the circuit diagram of an exclusive OR element,

Fig. 15 das Schaltbild eines Ausgangs-Puffer-Netzwerkes. Figure 15 is a circuit diagram of an output buffer network.

27 Ol27 Ol

Fig. 16 das Schaltbild eines Ausgangs-Treiber-Netzwerkes. 16 is a circuit diagram of an output driver network.

Fig. 17 das Schaltbild einer dritten Art eines Vorspann-Netzwerkes,17 is a circuit diagram of a third type of preamble network;

Fig. 18 das Schaltbild einer vierten Art eines "> Vorspann-Netzwerkes,18 is a circuit diagram of a fourth type of ">" Leader network,

F i g. 19 das Blockschaltbild eines 5-Bit-Codierers und F i g. 20 das Schaltbild eines 6-Bit-Codierers.F i g. 19 shows the block diagram of a 5-bit encoder and FIG. 20 shows the circuit diagram of a 6-bit encoder.

Fig. I zeigt einen Analog-Digital-Umsetzer, der von einer 4-Bil-Umsetzereinheit Gebrauch macht, die im κι folgenden als Quantisiernetzwerk 10 bezeichnet wird. Ein F.ingangs-Netzwerk 11 empfängt analoge Eingangssignale von einer Signalquelle, wie beispielsweise einem Radarempfänger. Das Eingangs-Netzwerk U enthält sechzehn identische Verstärker, die unten im einzelnen ι ·. beschrieben werden und eine Schnittstelle zwischen den analogen Eingangssignalen und den anschließendenFig. I shows an analog-to-digital converter which is used by a 4-Bil converter unit makes use of the κι hereinafter referred to as quantization network 10. An input network 11 receives analog input signals from a signal source such as a Radar receiver. The input network U contains sixteen identical amplifiers, which are described in detail below. and an interface between the analog input signals and the subsequent ones

CnUnittrtnllnn £7· ■ η Lr «ΐηηCnUnittrtnllnn £ 7 · ■ η Lr «ΐηη

des Eingangs-Netzwerkes 11 umfaßt eine Spannungsverstärkung, eine Übersteuerungsbegrenzung, eine Pegelverschiebung und eine Gleichtaktunterdrückung. Die Leistungsfähigkeit des Eingangs-Netzwerkes 11 bestimmt das Auflösungsvermögen und die Ansprechzeit des Analog-Digital-Umsetzers.of the input network 11 comprises a voltage gain, an overload limiter, a Level shift and common mode rejection. The performance of the input network 11 determines the resolution and the response time of the analog-digital converter.

Die Ausgangsklemmen des Eingangs-Netzwerkes 11 sind mit den Eingangsklemmen der ersten Stufe 12 eines Decodier-Netzwerkes verbunden, die neun Schah-Netzwerke und einen Treiber umfaßt. Die erste Stufe 12 des Decodier-Netzwerkes decodiert die Ausgangssignale des Eingangs-Netzwerkes 11 zu einem zyklischen 9-Bit-Code und hält die diesen Code darstellenden Signale. Die Verwendung eines 9-Bit-Zwischencodes vereinfacht bedeutend die nachfolgende Umsetzung in einen Binärcode. Die die Schalt-Netzwerke der ersten Stufe 12 des Decodier-Netzwerkes bildenden Schaltungsanordnungen haben eine minimale Regenerations-Zeitkonstante, so daß eine Auflösung von 8 Bit bei einer Abtastung des Analogsignals mit einer Frequenz von 300 MHz erreicht wird.The output terminals of the input network 11 are connected to the input terminals of the first stage 12 of a decoding network, the nine Shah networks and includes a driver. The first stage 12 of the decoding network decodes the output signals of the input network 11 to a cyclic 9-bit code and holds the code representing this Signals. The use of a 9-bit intermediate code significantly simplifies the subsequent implementation in a binary code. The circuit arrangements forming the switching networks of the first stage 12 of the decoding network have a minimum regeneration time constant, so that a resolution of 8 bits for a Sampling of the analog signal with a frequency of 300 MHz is achieved.

Die Ausgangsklemmen der ersten Stufe 12 des Decodier-Netzwerkes sind mit den Eingangsklemmen einer zweiten Stufe 13 des Decodier-Netzwerkes verbunden, die ein Verzögerungsglied, ein UND-Glied, eine Anzahl K-Glieder und eine Anzahl Exclusiv-ODER-Glieder umfaßt. Die zweite Stufe 13 des Decodier-Netzwerkes setzt den 9-Bit-Zwischencode. der von der ersten Stufe 12 des Decodier-Netzwerkes erzeugt wird, in den gewünschten 4-Bit-Binärcode um. Außerdem erzeugt die zweite Stufe 13 des Decodier-Netzwerkes ein Ausgangssignal, das ein Stellungsbit bildet.The output terminals of the first stage 12 of the decoding network are connected to the input terminals connected to a second stage 13 of the decoding network, which has a delay element, an AND element, a number of K elements and a number of exclusive OR elements includes. The second stage 13 of the decoding network sets the 9-bit intermediate code. generated by the first stage 12 of the decoding network into the desired 4-bit binary code. In addition, the second stage 13 of the decoding network generates an output signal which is a position bit forms.

Die Ausgangsklemmen der zweiten Stufe 13 des Decodier-Netzwerkes sind mit den Eingangsklemmen eines Ausgangs-Netzwerkes 14 verbunden, welches das von der zweiten Stufe des Decodier-Netzwerkes zugeführte Eingangssignal hält und dadurch die Zeit verlängert, während der ein gültiges Ausgangssignal zur Verfügung steht.The output terminals of the second stage 13 of the decoding network are connected to the input terminals an output network 14 connected to that of the second stage of the decoding network supplied input signal and thereby extends the time during which a valid output signal is available Available.

Das Eingangs-Netzwerk 11 umfaCt im einzelnen Eingangsklemmen 20a und 20b, welche die analogen Eingangssignale empfangen und sie einem Spannungsteiler-Netzwerk 21 und einem ersten Differenz-Verstärker 24a des Eingangsverstärker-Netzwerkes 24 zuführen. Das Spannungsteiler-Netzwerk 21 umfaßt ein erstes Netzwerk aus in Serie geschalteten, abgeglichenen Widerständen 22a bis 22p und ein zweites Netzwerk aus in Serie geschalteten und abgeglichenen Widerständen 23a bis 23p. Die erste Differenz-EingangsklemmeThe input network 11 specifically comprises input terminals 20a and 20b, which receive the analog input signals and feed them to a voltage divider network 21 and a first differential amplifier 24a of the input amplifier network 24. The voltage divider network 21 comprises a first network of series-connected, balanced resistors 22a to 22p and a second network of series-connected and balanced resistors 23a to 23p. The first differential input terminal

6060

65 20,1 ist mit der ersten Klemme des Widerstandes 22a und dem ersten Eingang des ersten Differenzverstärkers. 24a verbunden. 65 20.1 is connected to the first terminal of the resistor 22a and the first input of the first differential amplifier. 24a connected.

Die erste Elektrode des zweiten Widerstandes 226 des ersten Netzwerkes 22 ist mit dem ersten Eingang des zweiten Differenzverstärkers 246 verbunden. Entsprechend sind die ersten Klemmen der Widerstände 22c bis 22p mit den ersten Eingängen des dritten bis sechzehnten Differenzverstärkers 24c bis 24p verbunden. The first electrode of the second resistor 226 of the first network 22 is connected to the first input of the second differential amplifier 246 is connected. The first terminals of the resistors are accordingly 22c to 22p are connected to the first inputs of the third to sixteenth differential amplifiers 24c to 24p.

Die zweite Differenz-Eingangsklemmc 206ist milder ersten Klemme des Widerstandes 23a und dem zweiten Eing.ang des ersten Differenzverstärkers 24a verbunden. Die erste Klemme des zweiten Widerstandes 236 ist mit dem zweiten Eingang des zweiten Differenzverstärkers 246 verbunden. Entsprechend sind die ersten Klemmen des dritten bis sechzehnten Widerstandes 23c bis 23pThe second differential input terminal 206 is milder connected to the first terminal of the resistor 23a and the second input of the first differential amplifier 24a. The first terminal of the second resistor 236 is connected to the second input of the second differential amplifier 246 connected. Similarly, the first terminals of the third through sixteenth resistors are 23c through 23p

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sechzehnten Differenzverstärkers 24c bis 24p verbunden. Sixteenth differential amplifier 24c to 24p connected.

Um die hohe Arbeitsgeschwindigkeit von 300MHz zu erreichen, müssen zusätzliche Differenz-Eingänge benutzt werden, um die Einstellzeit des Eingangs-Netzwerkes 2I zu reduzieren. Daher weist das Verstärker-Netzwerk 24 ein zweites und ein drittes Paar von Differenz-Eingangsklemmen auf. Die erste Eingangsklei ne 20c des zweiten Paares von Differenz-Eingangsklemmen ist mit der Verbindung zwischen den abgeglichenen Widerständen 22Λ und 22/und mit dem ersten Eingang des Differenzverstärkers 24/ verbunden. Die /'.weite Eingangsklemme 20ddes zweiten Paares ist mit der Verbindung zwischen den abgeglichenen Widerständen 23h und 23/und mit dem zweiten Eingang des Differenzverstärkers 24/ verbunden. Die erste Eingangsklemme 20e des dritten Paares von Differenz-Eingangsklemmen ist mit der zweiten Klemme des Widerstandes 22p verbunden, während die zweite Eingangsklemme 2OA dieses Paares mit der zweiten Klemme des Widerstandes 23p verbunden ist.In order to achieve the high working speed of 300MHz, additional differential inputs must be used to reduce the setting time of the input network 2I. Therefore, amplifier network 24 has second and third pairs of differential input terminals. The first input terminal 20c of the second pair of differential input terminals is connected to the connection between the balanced resistors 22Λ and 22 / and to the first input of the differential amplifier 24 /. The /'.wide input terminal 20d of the second pair is connected to the connection between the balanced resistors 23h and 23 / and to the second input of the differential amplifier 24 /. The first input terminal 20e of the third pair of differential input terminals is connected to the second terminal of the resistor 22p, while the second input terminal 20A of this pair is connected to the second terminal of the resistor 23p.

Den zweiten oder negativen Eingangsklemmen 206, 2Od und 2OA der Differenz-Eingangsklemmenpaare werden unterschiedliche Bezugsspannungen zugeführt, wogegen den drei ersten oder positiven Eingangsklemmen der Differenz-Eingangsklemmenpaare das gleiche Analogsignal zugeführt wird. Das Anlegen verschiedener Bezugsspannungen an die verschiedenen Eingangsklemmenpaare und das Anlegen des gleichen Analog-Eingangssignals reduziert die Eingangs-Induktivität und die Einstellzeit der Widerstands-Netzwerke 22 und 23. Außerdem wird die kumulierende Wirk, ng der Toleranzen in den Werten der einzelnen Widerstände innerhalb des ersten und des zweiten Widerstands-Netzwerkes 22 bzw. 23 bedeutend vermindert.Different reference voltages are supplied to the second or negative input terminals 206, 20d and 20A of the differential input terminal pairs, whereas the same analog signal is supplied to the three first or positive input terminals of the differential input terminal pairs. Applying different reference voltages to the different pairs of input terminals and applying the same analog input signal reduces the input inductance and the setting time of the resistor networks 22 and 23. In addition, the cumulative effect of the tolerances in the values of the individual resistors within the first and the second resistor network 22 and 23, respectively, are significantly reduced.

Die Widerstands-Netzwerke 22 und 23 können durch das Äquivalent Schaltbild nach Fig.2 dargestellt werden. Die Linearitätsfehler- oder Bogenfehler-Spannung (bow error-voltage), die sonst in den Widerstands-Netzwerken 22 und 23 vorliegen würde, wird durch die Verwendung abgeglichener Widerstände in beiden Netzwerken 22 und 23 eliminiert Die Verwendung abgeglichener Widerstände in den beiden Widerstands-Netzwerken 22 und 23 hat eine Kompensation des Bogenfehlers durch gleichförmige Verteilung der Eingangs-Vorspannströme auf die Differenzverstärker 24a bis 24p zur Foige.The resistor networks 22 and 23 can be represented by the equivalent circuit diagram according to FIG will. The linearity error voltage (bow error voltage), which is otherwise in the resistor networks 22 and 23 would be made possible by the use of balanced resistors in both Networks 22 and 23 eliminated the use of balanced resistors in the two resistor networks 22 and 23 has a compensation of the arc error by uniformly distributing the Input bias currents to differential amplifiers 24a to 24p to follow.

Bei der Analyse des allgemeinen Äquivalent-Schaltbildes nach Fig.2 kann gezeigt werden, daß die Bogenfehler-Spannung eliminiert werden kann. DasWhen analyzing the general equivalent circuit diagram As shown in Figure 2, it can be shown that the arc fault voltage can be eliminated. That

Äquivalent-Schaltbild besteht aus N gleichen Widerständen, die zwischen die Spannungen V_n und Vs geschaltet sind. An jeder Verbindung zwischen zwei Widerständen wird ein Strom /zugeführt. Wenn Mdie Nummer des Abgriffes bezeichnet, beginnend mit M=O bei V_n, dann kann gezeigt werden, daß die Spannung an jedem Abgriff zwischen den in Serie geschalteten Widerständen den folgenden Wert hat:The equivalent circuit consists of N equal resistors, which are connected between the voltages V _n and Vs. A current / is supplied to each connection between two resistors. If M denotes the number of the tap, starting with M = O at V _n , then it can be shown that the voltage at each tap between the series-connected resistors has the following value:

Die beiden Glieder am rechten Ende des Ausdruckes sind die Glieder des linearen Spannungsteilers. Der große Ausdruck in eckigen Klammern ist das Bogenfehler-Glied. Da die Eingangsklemmen Differenz-Eingangssignale empfangen, wird jedem Verstärker eine Differenzspannung zugeführt, die sich aus der Differenz den ersten Vorspannklemmen der Verstärker 24.1 bis 24</ verbunden. Das Netzwerk 26a bestimmt die Arbeitsgeschwindigkeit des Quantisators, indem es den Verstärkern selektiv verschiedene Vorspannströme zuführt. |e kleiner der Strom ist, der von dem Netzwerk 26a geliefert wird, um so geringer ist die Arbeitsge-The two terms at the right end of the expression are the terms of the linear voltage divider. The big phrase in square brackets is the arc error term. Since the input terminals receive differential input signals, each amplifier is supplied with a differential voltage which is derived from the difference between the first bias terminals of the amplifiers 24.1 to 24 </ connected. Network 26a determines the speed of operation of the quantizer by selectively applying different bias currents to the amplifiers. | e the smaller the current that is supplied by the network 26a, the lower the working

I.HMUH.11 uu j«-r.uiJ '-U₆Hl Ul U<-'l' B "K^a ' " ^lu"6 ^U11VJ I.HMUH.11 uu j «-r.uiJ '-U ₆ Hl Ul U <-' l 'B" K ^a '" ^lu " 6 ^U11VJ

der zugeführten Eingangssignalspannung ist. Die Spannunpen Kv und K_n werden den N Punkten des Bezugs-Widerstands-Netzwerkes zugeführt, das die Bezugsspannungen den entsprechenden Eingangsverstärkern 24a bis 24p zuführt. Die den Eingangsklemmen der Differenzverstärker 24a bis 24pzugeführten Ströme / sind identisch und es ist K₀= Kv= V_1n. wobei Kv den positiven Eingängen des Widerstands-Netzwerkes 22 zugeführt wird. Da jedem Verstärker die Differenzspannung von entsprechenden Widerständen des ersten und des zweiten Widerstands-Netzwerkes 22 bzw. 23 zi geführt wird, wird der Bogenfehler kompensiert, wie es die folgenden Gleichungen zeigen:the applied input signal voltage. The voltages Kv and K _n are fed to the N points of the reference resistance network, which feeds the reference voltages to the corresponding input amplifiers 24a to 24p. The currents / supplied to the input terminals of the differential amplifiers 24a to 24p are identical and K ₀ = Kv = V _1n . where Kv is fed to the positive inputs of the resistor network 22. Since the differential voltage of the respective resistors of the first and second resistor networks 22 and 23 zi is fed to each amplifier, the arc error is compensated, as shown by the following equations:

I_A( ^{l + 1} = Rl [Bogenfehler] + V]_n I _{A (} ^{l + 1} = Rl [arc error] + V] _n

\\,'-' = Rl [Bogenfehler] + -^ (Γ_ν-Γ_η)+ I_n \\, '-' = Rl [arc error] + - ^ (Γ _ν -Γ _η ) + I _n

- V₁₁ - V ₁₁

Die Kompensation des Bogenfehlers wird durch die Abgleichtoleranzen aller Parameter der Widerstände in den beiden Widerstands-Netzwerken 22 und 23 begrenzt.The compensation of the arc error is made by the balancing tolerances of all parameters of the resistors in the two resistor networks 22 and 23 limited.

Wie aus Fig.! weiter ersichtlich, umfaßt das analoge Eingangs-Netzwerk 11 weiterhin ein Vorspannstrom-Kompensationsnetzwerk, das aus zwei Stromspiegelungs-Netzwerken 25a und 256 besteht, die an Vorspann-Abtastklemmen der Differentialverstärker 24a bis 24p angeschlossen sind. Die Netzwerke 25a und 25b bewirken eine Vorspannkompensation in der Weise, daß den Eingangsverstärkern 24a bis 24p die gleichen Vorspannströme zugeführt werden. Das Stromspiegelungs-Netzwerk 25a tastet den positiven Eingangs-Vorspannstrom ab und führt den Verstärkern 24a bis 24p einen im wesentlichen gleichen, aber entgegengesetzten Strom zu, wodurch der resultierende Vorspannstrom zu Null wird. Das Stromspiegelungs-Netzwerk 256 tastet den negativen Eingangs-Vorspannstrom ab und liefert den Differenzverstärkern in gleicher Weise einen entgegengesetzten Strom.As from Fig.! furthermore, the analog input network 11 further comprises a bias current compensation network which consists of two current mirror networks 25a and 256 which are connected to bias sense terminals of the differential amplifiers 24a to 24p . The networks 25a and 25b effect a bias compensation in such a way that the input amplifiers 24a to 24p are supplied with the same bias currents. The current mirroring network 25a samples the positive input bias current and supplies a substantially equal but opposite current to the amplifiers 24a through 24p, whereby the resulting bias current becomes zero. The current mirroring network 256 samples the negative input bias current and similarly provides an opposite current to the differential amplifiers.

Die Stromspiegeiungs-Neizwerke 25a und 25b und die Eingangsverstärker 24a bis 24p werden später anhand F i g. 3 näher erläutert.The Stromspiegeiungs-Neizwerke 25a and 25b and the input amplifiers 24a to 24p are later with reference to FIG. 3 explained in more detail.

Eine erste Art eines Vorspann-Netzwerkes 26a ist mitA first type of leader network 26a is with

aiiiiTtiiufgiMii Uta v/uailltsailM S. UMlgCKCIII I ISl UIC Arbeitsgeschwindigkeit des Quantisators um so größer, je größer der Strom ist. Das Vorspann-Netzwerk 26a wird später anhand F i g. 4 näher erläutert. aiiiiTtiiufgiMii Uta v / uailltsailM S. UMlgCKCIII I ISl UIC Operating speed of the quantizer, the greater the current. The preamble network 26a will be discussed later with reference to FIG. 4 explained in more detail.

Ein zweites Vorspann-Netzwerk 266, das dem Netzwerk 26a gleich ist, ist mit den ersten Vorspannklemmen der Differentialverstärker 24e bis 24Λ verbunden. Ein drittes Vorspann-Netzwerk 26c, das ebenfalls zum Netzwerk 26a gleich ist, ist mit den ersten Vorspannklemmen der Differentialverstärker 24/bis 24/ verbunden. Endlich ist ein viertes Vorspann-Netzwerk 26c/, das ebenfalls dem Netzwerk 26a gleich ist, mit den ersten Vorspannklemmen der Differentialverstärker 24m bis 24p verbunden.A second biasing network 266, similar to network 26a, is associated with the first biasing terminals the differential amplifier 24e to 24Λ connected. A third leader network 26c, the is also the same as the network 26a, the differential amplifier 24 / to 24 / is connected to the first bias terminals tied together. Finally, a fourth preamble network 26c /, which is also the same as network 26a, is with the first bias terminals of the differential amplifiers 24m to 24p connected.

Eine zweite Art eines Vorspann-Netzwerkes 27a ist mit den zweiten Vorspannklemmen der Differentialverstärker 24a bis 24Λ verbunden. Das Netzwerk 27a führt den Differentialverstärkern 24a bis 24Λ die Vorspannungen zu, die erforderlich sind, um den Pegel des Ausgangssignals für eine logische Null festzulegen. Ein zweites Vorspann-Netzwerk 276 ist mit den zweiten Vorspannklemmen der Differentialverstärker 24/ bis 24p verbunden. Anhand Fig. 5 wird das Vorspann-Netzwerk 27a der zweiten Art später im einzelnen erläutert.A second type of bias network 27a is connected to the second bias terminals of differential amplifiers 24a to 24Λ. The network 27a supplies the differential amplifiers 24a to 24Λ with the bias voltages which are necessary to establish the level of the output signal for a logic zero. A second bias network 276 is connected to the second bias terminals of differential amplifiers 24 / 24p. Referring to Fig. 5, the preamble network 27a of the second type will be explained in detail later.

In der ersten Stufe 12 des Decodier-Netzwerkes erzeugen die darin enthaltenen Schalt-Netzwerke einen zyklischen 9-Bit-Code in Abhängigkeit von den Ausgangssignalen der Differenzverstärker 24a bis 24p. Die Schalt-Netzwerke sind im wesentlichen bistabile Schaltungen, die einen oberen und einen unteren Stromschaltabschnitt aufweisen. Wie gezeigt wird, nehmen manche dieser Schalt-Netzwerke einen ersten Ausgangszustand an, wenn bei den zugeordneten Verstärkern die Schwellenwerte nicht überschritten werden. Es findet ein erster Übergang von dem ersten Ausgangszustand zu einem zweiten Ausgangszustand statt wenn der Schwellenwert des ersten Verstärkers überschritten wird. Außerdem gibt es einen zweiten Übergang von dem zweiten Ausgangszustand zum ersten Ausgangszustand, wenn der Schwellenwert des zweiten Verstärkers überschritten wird. Demgemäß kombiniert ein Schah-Netzwerk die Funktionen von zwei Schalt-Netzwerken in bekannten Analog-Digital-Umsetzern. Die Schalt-Netzwerke 31a bis 31c und 32a bis 32c/arbeiten in der oben beschriebenen Weise.In the first stage 12 of the decoding network, the switching networks contained therein generate a cyclic 9-bit code depending on the output signals of the differential amplifiers 24a to 24p. The switching networks are essentially bistable circuits with an upper and a lower Have power switching section. As will be shown, some of these switching networks take a first Initial state if the threshold values for the assigned amplifiers are not exceeded will. There is a first transition from the first initial state to a second initial state instead of when the threshold of the first amplifier is exceeded. There is also a second Transition from the second output state to the first output state when the threshold value of the second amplifier is exceeded. Accordingly, a Shah network combines the functions of two switching networks in known analog-to-digital converters. The switching networks 31a to 31c and 32a to 32c / work in the manner described above.

Die Schalt-Netzwerke 30 und 33 haben nur einen Übergang in Abhängigkeit von den Eingangssignaien, die ihnen von den zugeordneten Differenzverstärkern zugeführt werden.The switching networks 30 and 33 have only one transition depending on the input signals, which are fed to them by the assigned differential amplifiers.

Die Ausgangsklemmen des Differenzverstärkers 24aThe output terminals of the differential amplifier 24a

sind mit den Eingangsklemmen eines Schalt-Netzwerkes 30 erster Art verbunden. Das Schalt-Netzwerk 30 erzeugt ein für eine logische Null charakteristisches Ausgangssignal, wenn der Schwellenwert des Differenzverstärkers 24a nicht überschritten wurde, und den Zustand einer logischen I wenn der Schwellenwert des Differenzverstärker 24a überschritten wurde. Der Aufbau des Schalt-Netzwerkes 30 wird anhand Fig.9 im einzelnen beschrieben.are connected to the input terminals of a switching network 30 of the first type. The switching network 30 generates an output signal characteristic of a logic zero when the threshold value of the differential amplifier 24a has not been exceeded, and the state of a logical I if the threshold value of the Differential amplifier 24a has been exceeded. The structure of the switching network 30 is illustrated in FIG described in detail.

Die Ausgangsklemme des zweiten Differenzverstärkers 246 ist mit der ersten Eingangsklemme eines Schalt-Netzwerkes 31a einer zweiten Art verbunden. Die Ausgangsklemme des zehnten Differenzverstärkers 24j ist mit der zweiten Eingangsklemme des Schalt-Netzwerkes 31a verbunden. Das Schalt-Netzwerk 31a erzeugt zunächst ein für eine logische 0 charakteristisches Ausgangssignal, wenn das analoge Eingangssignal die Schwellenwerte der Verstärker 246 und 24y nicht überschreitet. Wenn der Schwellenwert des Verstärkers 24yüberschritten wird, erzeugt das Schalt-Netzwerk 31a ein für eine logische 1 charakteristisches Ausgangssignal. Wenn auch der Schwellenwert des Verstärkers 246 überschritten wird, erzeugt dieses Schalt-Netzwerk wieder ein für eine logische 0 charakteristisches Ausgangssignal. Eine genauere Beschreibung des Schalt-Netzwerkes 31 a erfolgt unten anhand Fig. 7.The output terminal of the second differential amplifier 246 is connected to the first input terminal of a switching network 31a of a second type. The output terminal of the tenth differential amplifier 24j is connected to the second input terminal of the switching network 31a. The switching network 31a initially generates an output signal that is characteristic of a logic 0 when the analog input signal does not exceed the threshold values of the amplifiers 246 and 24y. If the threshold value of the amplifier 24y is exceeded, the switching network 31a generates an output signal which is characteristic of a logic 1. If the threshold value of the amplifier 246 is also exceeded, this switching network again generates an output signal which is characteristic of a logic 0. A more detailed description of the switching network 31 a is given below with reference to FIG. 7.

Der dritte Differenzverstärker 24c ist mit dem ersten Eingang eines Schalt-Netzwerkes 32a verbunden. Der elfte Differenzverstärker 24* ist mit der zweiten Eingangsklemme des Schalt-Netzwerkes 32a verbunden. Die Wirkungsweise des Schalt-Netzwerkes 32a ist die gleiche wie die oben kurz beschriebene Arbeitsweise des Schalt-Netzwerkes 31a. Demgemäß werden in Abhängigkeit von den Zuständen der Differenzverstärker 24c und 24k Ausgangssignale mit zwei verschiedenen Zuständen geliefert. Der arbeitsmäßige Hauptunterschied zwischen den Schalt-Netzwerken 31a und 32a liegt in den Pegeln der Ausgangssignale. Zusätzliche Komponenten werden dazu benutzt, um die Pegel der Ausgangssignale zu verschieben. Das Schaltbild des Schalt-Netzwerkes 32a findet sich in F i g. 8.The third differential amplifier 24c is connected to the first input of a switching network 32a. The eleventh differential amplifier 24 * is connected to the second input terminal of the switching network 32a. The mode of operation of the switching network 32a is the same as the mode of operation of the switching network 31a briefly described above. Accordingly, output signals of two different states are provided depending on the states of the differential amplifiers 24c and 24k. The main operational difference between switching networks 31a and 32a lies in the levels of the output signals. Additional components are used to shift the levels of the output signals. The circuit diagram of the switching network 32a can be found in FIG. 8th.

Der vierte Verstärker 24c/ ist mit der ersten Eingangsklemme eines zweiten Verriegelungs-Netzwerkes 316 verbunden. Die Ausgangsklemme des zwölften Verstärkers 24e ist mit der zweiten Eingangsklemme des Schalt-Netzwerkes 316 verbunden. Dieses Schalt-Netzwerk ist ebenso ausgebildet wie das Schalt-Netzwerk 31a.The fourth amplifier 24c / is with the first Input terminal of a second interlocking network 316 connected. The output terminal of the Twelfth amplifier 24e is connected to the second input terminal of switching network 316. This Switching network is designed in the same way as switching network 31a.

Der neunte Differenzverstärker 24/ ist mit der Eingangsklemme eines fünften Schalt-Netzwerkes 33 verbunden. Der Aufbau und die Funktion des Schalt-Netzwerkes 33 ist der Funktion und dem Aufbau des Schalt-Netzwerkes 30 gleich. Eine detaillierte Darstellung des Schalt-Netzwerkes 33 findet sich in F i g. 6.The ninth differential amplifier 24 / is connected to the input terminal of a fifth switching network 33 tied together. The structure and function of the switching network 33 is the function and structure of the Switching network 30 the same. A detailed illustration of the switching network 33 can be found in FIG. 6th

Der fünfte Differenzverstärker 24e ist mit der ersten Eingangsklemme eines sechsten Schalt-Netzwerkes 326 verbunden. Der dreizehnte Differenzverstärker 24m ist mit der zweiten Eingangsklemme des Schalt-Netzwerkes 326 verbunden, das ebenso ausgebildet ist wie das Schalt-Netzwerk 32a.The fifth differential amplifier 24e is connected to the first input terminal of a sixth switching network 326 tied together. The thirteenth differential amplifier 24m is connected to the second input terminal of the switching network 326 connected, which is designed in the same way as the switching network 32a.

Der sechste Differenzverstärker 24/ist mit der ersten Eingangsklemme eines siebenten Schalt-Netzwerkes 31c verbunden. Der vierzehnte Verstärker 24n ist mit der zweiten Eingangsklemme des Schalt-Netzwerkes 31c verbunden. Dieses Netzwerk ist ebenso ausgebildet wie das Schalt-Netzwerk 31aThe sixth differential amplifier 24 / is connected to the first input terminal of a seventh switching network 31c. The fourteenth amplifier 24n is connected to the second input terminal of the switching network 31c. This network is designed in the same way as the switching network 31a

Der siebente Differenzverstärker 24g ist mit der ersten Eingangsklemme eines achten Schalt-Netzwer-The seventh differential amplifier 24g is connected to the first input terminal of an eighth switching network

kes 326 verbunden. Der fünfzehnte Verstärker 24o ist mit der zweiten Eingangsklemme des Schalt-Netzwerkes 326 verbunden, das dem Schalt-Netzwerk 32a gleich ist.kes 326 connected. The fifteenth amplifier is 24o connected to the second input terminal of the switching network 326, which is the same as the switching network 32a is.

Der achte Verstärker 24Λ ist mit der ersten Eingangsklemme eines neunten Schalt-Netzwerkes 31c/ verbunden. Der sechzehnte Verstärker 24p ist mit der zweiten Eingangsklemme dieses Schalt-Netzwerkes 31 d verbunden, das ebenso ausgebildet ist, wie das Schalt-Netzwerk 31a.The eighth amplifier 24Λ is connected to the first input terminal of a ninth switching network 31c /. The sixteenth amplifier 24p is this switching network connected to d with the second input terminal 31, which is also formed, such as the switching network 31a.

Ein Schaltsignal-Puffer 35 empfängt Ein- und Ausschaltsignale von einer Schaltsignalquelle 34. Eine erste Ausgangsklemme des Puffers 35 ist mit der Eingangsklemmc eines Treibers 37 verbunden. Eine erste, mit LT bezeichnete Ausgangsklemme des Schaltsignal-Treibers 37 ist mit den Steuereingängen der Schalt-Netzwerke verbunden. Die zweite, mit LT bezeichnete Ausgangsklemme des Schaltsignal-Treibers 37 ist mit den Steuerklemmen der Vemegelungs-Netzwerke verbunden.A switching signal buffer 35 receives switch-on and switch-off signals from a switching signal source 34. A first output terminal of the buffer 35 is connected to the input terminal of a driver 37. A first output terminal, labeled LT , of the switching signal driver 37 is connected to the control inputs of the switching networks. The second output terminal, labeled LT , of the switching signal driver 37 is connected to the control terminals of the congestion networks.

Die erste Ausgangsklemme Udes Schalt-Netzwerkes 30 ist mit der Eingangsklemme eines Zeitgliedes 40 und der ersten Eingangsklemme eines UND-Gliedes 41 verbunden. Die zweite Ausgangsklemme L des Schalt-Netzwerkes 30 ist mit den ersten Eingängen Kder drei K-Glieder 42a, 426 und 42c verbunden.The first output terminal U of the switching network 30 is connected to the input terminal of a timing element 40 and the first input terminal of an AND element 41. The second output terminal L of the switching network 30 is connected to the first inputs K of the three K elements 42a, 426 and 42c.

Die Ausgangsklemme L/des zweiten Schalt-Netzwerkes 31 a ist mit der dritten Eingangsklemme Udes ersten V-Gliedes 42a verbunden.The output terminal L / of the second switching network 31a is connected to the third input terminal U of the first V element 42a.

Die Ausgangsklemme L des dritten Schalt-Netzwerkes 32a ist mit dem zweiten Eingang L des dritten K-Gliedes 42c und der zweiten Eingangsklemme L des ersten Exclusiv-ODER-Gliedes 43a verbunden. Der Ausgang U des vierten Schalt-Netzwerkes 316 ist mit der ersten Eingangsklemme des ersten Exclusiv-ODER-Gliedes 43a verbunden.The output terminal L of the third switching network 32a is connected to the second input L of the third K element 42c and the second input terminal L of the first exclusive-OR element 43a. The output U of the fourth switching network 316 is connected to the first input terminal of the first exclusive-OR element 43a.

Die erste Ausgangsklemme U des fünften Schalt-Netzwerkes 33 ist mit der ersten Eingangsklemme L/des dritten K-Gliedes 42c verbunden. Die zweite Ausgangsklemme L des Schalt-Netzwerkes 33 ist mit der zweiten Eingangsklemme L des UND-Gliedes 41 verbunden. Die zweite Ausgangsklemme des Schalt-Netzwerkes 33 ist auch mit den zweiten Eingangsklemmen L der K-Glieder 42a und 426 verbunden. Die erste Ausgangsklemme des sechsten Schalt-Netzwerkes 326 ist mit der ersten Eingangsklemme U des zweiten K-Gliedes 426 und der ersten Eingangsklemme LJ des zweiten Exclusiv-ODER-Gliedes 430 verbunden. Die zweite Ausgangsklemme L des Schalt-Netzwerkes 326 ist mit der zweiten Eingangsklemme L eines dritten Exclusiv-ODER-Gliedes 43c verbunden.The first output terminal U of the fifth switching network 33 is connected to the first input terminal L / of the third K element 42c. The second output terminal L of the switching network 33 is connected to the second input terminal L of the AND gate 41. The second output terminal of the switching network 33 is also connected to the second input terminals L of the K-elements 42a and 426. The first output terminal of the sixth switching network 326 is connected to the first input terminal U of the second K element 426 and the first input terminal LJ of the second exclusive OR element 430. The second output terminal L of the switching network 326 is connected to the second input terminal L of a third exclusive-OR gate 43c.

Die Ausgangsklemme des siebenten Schalt-Netzwerkes 31c ist mit der ersten Eingangsklemme U des Exclusiv-ODER-Gliedes 43cverbunden.The output terminal of the seventh switching network 31c is connected to the first input terminal U of the exclusive-OR gate 43c.

Die Ausgangsklemme des achten Schalt-Netzwerkes 32c ist mit den zweiten Eingangsklemmen L des zweiten und des vierten Exclusiv-ODER-Gliedes 436 bzw. 43c/ verbunden. Die Ausgangsklemme des neunten Schalt-Netzwerkes 31t/ ist mit der ersten Eingangsklemme U des vierten Exclusiv-ODER-Gliedes 43d verbunden.The output terminal of the eighth switching network 32c is connected to the second input terminals L of the second and fourth exclusive-OR gates 436 and 43c /. The output terminal of the ninth switching network 31t / is connected to the first input terminal U of the fourth exclusive-OR gate 43d .

Die Verknüpfungsglieder 41, 42a bis 42c, 43a und 436 werden unten mehr im einzelnen beschrieben.The links 41, 42a to 42c, 43a and 436 are described in more detail below.

Die Ausgangsklemmen des ersten K-Gliedes 42a, des ersten, des dritten und des vierten Exclusiv-ODER-Gliedes 43a bzw. 43c und 43t/ sind in Form einer verdrahteten ODER-Verknüpfung miteinander verbunden und liefern das letztstellige Bit 2° des Ausgangssignals. The output terminals of the first K-gate 42a, the first, the third and the fourth exclusive-OR gate 43a or 43c and 43t / are connected to one another in the form of a wired OR link and deliver the last-digit bit 2 ° of the output signal.

IlIl

27 Ol 87527 Ol 875

Die Ausgangsklemmen des driilen K-Gliedes 42c und des zwe'ten Exclusiv-ODER-Gliedes 436 sind in Form einer verdrahteten ODER-Verknüpfung miteinander verbunden und bilden das Bit 2¹ der vorletzten Stelle.The output terminals of the third K element 42c and the second exclusive OR element 436 are connected to one another in the form of a wired OR link and form bit 2 ^{1 of} the penultimate position.

Die Ausgangsklemme des zweiten V-Gliedes 426 liefert das Bit 2² der nächst höheren Stelle. Die Ausgangsklemme des UND-Gliedes 41 liefert das höchststellige Bit 2¹. Das Zeitglied 40 bewirkt eine einstufige Verzögerung für das Ausgangssignal des Schalt-Netzwerkes 30, um eine Anpassung an die Signalverzögerung in den anderen Verknüpfungsgliedern zu erzielen. Das Zeitglied 40 liefert das Stcllungsbi*. des Quantisators, das benötigt wird, wenn eine Kombinatior von mehreren Quantisatoren verwende! wird und die Kapazität des Quantisators überschritten wird. Das Zeitglied 40 liefert dann ein Ausgangssignal im Zustand °iner logischen I. Die Verwendung des Zeitgliedes 40 ist nur bei Bedarf erforderlich und kann entfallen, woim ein einziger Quantisator als Vicr-Bit-Analog-Di»ital-Umsetzer verwendet wirdThe output terminal of the second V element 426 supplies bit 2 ^{2 of} the next higher position. The output terminal of the AND element 41 supplies the highest-digit bit 2 ¹ . The timing element 40 causes a single-stage delay for the output signal of the switching network 30 in order to achieve an adaptation to the signal delay in the other logic elements. The timer 40 supplies the Stcllungsbi *. of the quantizer, which is required when using a combination of several quantizers! and the capacity of the quantizer is exceeded. The timing element 40 then supplies an output signal in the logic I state. The use of the timing element 40 is only necessary when required and can be omitted where a single quantizer is used as a Vicr-bit analog-to-digital converter

Um die logischen Glieder der Ausgangssignale der zweiten Stufe 13 des Decodier-Netzwerkes an die erforderlichen Ausgangspegel anzupassen, wie sie beispielsweise zur Ansteuerung von ECL-Kreisen in MECL IOK Technologie benötigt werden, sind mit den Verknüpfungsgliedern der Stufe 13 Ausgangsstufen 46;j bis 46e verbunden. Das hiervon gebildete Ausgangs-Netzwerk bewirkt die Pegelverschiebung, die an einer Schnittstelle zu Standardschal,ungen vom MECL 1OK Typ erforderlich sind. Die logischen Pegel der Ausgangssignale werden von internen Treiberkreisen der verschiedenen Ausgangsstufen oder Netzwerke bestimmt. Das Netzwerk 54 bewirkt auch eine Speicherung der Ausgangssignale der zweiten Stufe 13 des Decodier-Netzwerkes, so daß die Ausgangssignale des Netzwerkes 14 eine größere Dauer haben als dessen Eingangssignale. Weiterhin hat jede Ausgangsstufe eine Mehrzahl identischer Ausgangsklemmen, welche die Anwendung voneinander unabhängiger, äußerer Verbindungen nach A.rt einer verdrahteten ODER-Verknüpfung ermöglichen. Ein Beispiel für eine solche Verbindung ergibt sich bei der Verwendung von zwei 4-Bit-Quantisatoren zur Bildung eines 5-Bit-Analog-Digital-Umsetzers, wie sie anhand Fig. 19 beschrieben wird.To the logic elements of the output signals of the second stage 13 of the decoding network to the to adapt the required output level, for example for controlling ECL circuits in MECL IOK technology are needed with the Linking elements of stage 13 output stages 46; j connected to 46e. The output network formed by this causes the level shift that occurs at a Interface to standard formwork of the MECL 1OK type are required. The logic levels of the Output signals are provided by internal driver circuits in the various output stages or networks certainly. The network 54 also has the effect of storing the output signals of the second stage 13 of the decoding network, so that the output signals of the network 14 have a greater duration than that Input signals. Furthermore, each output stage has a plurality of identical output terminals which the Use of independent, external connections according to A.rt of a wired OR link enable. An example of such a connection arises when using two 4-bit quantizers to form a 5-bit analog-to-digital converter, as described with reference to FIG.

Die Wirkungsweise des Quantisators oder der Analog-Digital-Umsetzerschaltung nach F i g. 1 wird nun anhand des in Fig. 1 dargestellten Schaltbildes und der unten angegebenen Tabelle I beschrieben. Die in Kreisen angegebenen Zahlen innerhalb der Schalt-Netzwerke entsprechen den in der Tabelle angegebenen Schaltzahlen. Den drei Bezugssignal-Eingangsklemmen 206, 20c/ und 20/" werden drei verschiedene Bezugsspannungen zugeführt, nämlich +1,5 V, 0 V und — 1,5 V, welche die Bezugspegel für die einzelnen Differentialverstärker 24a bis 24p bestimmen. Der kleinste Bereich von Bezugsspannungen, der den Bezugssignal-Eingangsklemmen zugeführt werden kann, ist durch die Hersteilungstechnologie begrenzt und beträgt gegenwärtig 130 mV. Die Eingangsklemmen 20a, 20c und 2Oe sind miteinander verbunden und empfangen ein gemeinsames analoges Eingangssignal. Die beiden Serienwiderstands-Netzwerke 22 und 23 dienen zur Korrektur des oben anhand Fig.2 beschriebenen »Bogenfehlers«. Die Stromspiegelungs-Netzwerke 25a und 256 erzeugen eine Vorspannkompensation, indem sie den Strombedarf an den Eingängen der Verstärker 24a bis 24p feststellen und einen StromThe mode of operation of the quantizer or the analog-to-digital converter circuit according to FIG. 1 will will now be described with reference to the circuit diagram shown in FIG. 1 and Table I given below. In the Numbers given in circles within the switching networks correspond to those given in the table Switching numbers. The three reference signal input terminals 206, 20c / and 20 / "become three different Reference voltages supplied, namely +1.5 V, 0 V and - 1.5 V, which are the reference levels for each Determine differential amplifier 24a to 24p. The smallest range of reference voltages that the Reference signal input terminals are limited by the manufacturing technology and is currently 130 mV. The input terminals 20a, 20c and 20e are connected to one another and receive a common analog input signal. The two series resistor networks 22 and 23 serve to correct the above with reference to Fig.2 described "arc error". The current mirroring networks 25a and 256 generate a bias compensation by reducing the current requirement at the inputs the amplifier 24a to 24p determine and a current

liefern, der annähernd den gesamten Eingangsstrom ausgleicht.supply that almost balances the entire input current.

Zum Zweck der Erläuterung sei angenommen, daß die analoge Eingangsspannung - 1,5 V beträgt und mit der Zeit stetig auf +1,5 V ansteigt. Zu Beginn werden die Schwellenwerte der Verstärker 24a bis 24p nicht überschritten und es liefern die Verstärker keine Ausgangssignale an die Schalt-Netzwerke in der erster Stufe 12 des Decodier-Netzwerkes. Die Schalt-Netzwerke der Stufe 12 empfangen Taktsignale und liefern an die logischen Verknüpfungsglieder in der zweiten Stufe 13 des Decodier-Netzwerkes Ausgangssignale, die einer logischen 0 entsprechen. Demgemäß liefern auch die Verknüpfungsglieder ein einer logischen 0 entsprcchendes Ausgangssignal. Demgemäß entspricht das analoge Eingangssignal von -1,5 V dem logischen Zustand 0.For the purpose of explanation it is assumed that the analog input voltage is -1.5 V and with the time rises steadily to +1.5 V. At the beginning, the threshold values of the amplifiers 24a to 24p do not become exceeded and the amplifiers do not deliver any output signals to the switching networks in the first Stage 12 of the decoding network. The switching networks of stage 12 receive and deliver clock signals to the logic gates in the second stage 13 of the decoding network output signals that correspond to a logical 0. Accordingly, the logic elements also supply a logic 0 corresponding Output signal. Accordingly, the analog input signal of -1.5 V corresponds to the logical one State 0.

Wenn die Eingangsspannung positiver wird als die Bezugsspannung, liefert der Verstärker 24p ein Ausgangssignal an das Schah-Netzwerk Md. Das Ausgangssignal des Schalt-Netzwerkes 31c/ nimmt den Zustand einer logischen I an und wird dem Evclusiv-ODER-Glied 34c/zugeführt. Das Exclusiv-ODER-Glied 43c/ändert dann ebenfalls seinen Zustand und liefert ein Ausgangssignal im Zustand der logischen 1. Die Ausgangsstufe 46e liefert dann in Abhängigkeit von dem Ausgangssignal des Exclusiv-ODER-Gliedes 43c/ und von dem Treiber 48 zugeführten Taktsignalen ein zeitlich verlängertes Ausgangssignal im Zustand der logischen 1. Die Tabelle I veranschaulicht dieses Ausgangssignal in der Zeile mit der Schwellenwert-Nummer 2.When the input voltage becomes more positive than the reference voltage, the amplifier 24p supplies an output signal to the Shah network Md. The output signal of the switching network 31c / assumes the state of a logic I and is fed to the inclusive-OR gate 34c /. The exclusive-OR gate 43c / then also changes its state and supplies an output signal in the state of logic 1. The output stage 46e then supplies a timing signal as a function of the output signal of the exclusive-OR gate 43c / and clock signals supplied by the driver 48 extended output signal in the state of logic 1. Table I illustrates this output signal in the line with threshold value number 2.

Wenn der Schwellenwert des Verstärkers 24o überschritten wird, liefer', in gleicher Weise das Schalt Netzwerk 32c das für eine logische 1 charakteristische Ausgangssignal an die Exclusiv-ODER-Glieder 436 und 43c/.Likewise, if the threshold of amplifier 24o is exceeded, it will 'deliver' Switching network 32c the output signal characteristic of a logical 1 to the exclusive-OR gates 436 and 43c /.

Wenn das analoge Eingangssignal weiter ansteigt, wird auch der Schwellen».ert des zweiten Verstärkers 24o überschritten und ein Signal dem Schalt-Netzwerk 32c zugeführt. Das Schalt-Netzwerk 32c führt seinerseits Ausgangssignale mit dem Zustand der logischen I den Exclusiv-ODER-Gliedern 436 und 43c/ .tu. Das Exclusiv-ODER-Glied 43c/ liefert daraufhin ein Ausgangssignal im Zustand der logischen 0 an die Ausgangsstufe 46e. Das Exclusiv ODER-Glied 436 liefert ein Ausgangssignal im Zustand der logischen 1 an die Ausgangsstufe 46c/. Tabelle I veranschaulicht das Ergebnis.If the analog input signal continues to rise, the threshold value of the second amplifier also increases 24o exceeded and a signal fed to the switching network 32c. The switching network 32c in turn leads Output signals with the state of the logic I to the exclusive-OR gates 436 and 43c / .tu. That Exclusive-OR gate 43c / then supplies an output signal in the state of logic 0 to the output stage 46e. The exclusive OR gate 436 supplies an output signal in the state of logic 1 to the output stage 46c /. Table I illustrates this Result.

Wenn die analoge Eingangsspannung weiter ansteigt, werden die Schwellenwerte weiterer Differentialverstärker überschritten und dadurch für eine logische 1 charakteristische Ausgangssignale erzeugt. Die Schalt-Netzwerke sprechen auf diese Ausgangssignale an und führen den logischen Verknüpfungsgliedern Ausgangssignale mit den richtigen 1- und 0-Zuständen zu.As the analog input voltage continues to rise, the thresholds become more differential amplifiers exceeded and thereby generated output signals characteristic of a logical 1. The switching networks respond to these output signals and provide output signals to the logic gates with the correct 1 and 0 states too.

Es sei darauf hingewiesen, daß die Schalt-Netzwerke als ersten Schritt der Decodierung einen zyklischen Code erzeugen. Die Verwendung eines solchen zyklischen Zwischencodes vereinfacht die Gesamtschaltung, weil hierfür weniger Schalt-Netzwerke benötigt werden als bei den bekannten Analog-Digital-Umsetzern. Die meisten Analog-Digital-Umsetzer benötigen 16 Schalt-Netzwerke zum Decodieren eines analogen Eingangssignals in ein 4 Bit umfassendes digitales Ausgangssignal. Bei dem erläuterten System sind dagegen nur 9 Schalt-Netzwerke erforderlich, um ein 4-Bit-Ausgangssignal zu erzeugen.It should be noted that the switching networks, as the first step in decoding, are cyclic Generate code. The use of such a cyclic intermediate code simplifies the overall circuit, because fewer switching networks are required for this than with the known analog-to-digital converters. Most analog-to-digital converters require 16 switching networks to decode an analog one Input signal into a 4-bit digital output signal. In the system explained are on the other hand, only 9 switching networks are required to generate a 4-bit output signal.

1313th 2727 0101 875875 D 0 (D 0 ( 00 00 99 00 ii P 1P 1 1414th ■>■> )) 2^: 2 ^: 00 2°2 ° Tabelle ITable I. D 0 CD 0 C 00 00 00 00 0 (0 ( )) )) 00 UU 00 Schwellenwert-
NummernThreshold value
Numbers Ausgangssignale der Schaltnetzwerke
987654 3 2Output signals of the switching networks
987654 3 2 ) 0 C) 0 C 00 00 11 11 0 (0 ( )) 00 11 11 11 00 ) 0 C) 0 C 00 11 11 0 C0 C )) 00 11 00 22 0 (0 ( ) 0 () 0 ( 11 11 11 0 (0 ( )) 00 00 11 33 0 (0 ( ) 0 () 0 ( 11 11 11 0 00 0 11 00 00 44th 0 (0 ( ) 0) 0 11 11 11 0 00 0 11 11 11 55 0 (0 ( ) 1) 1 11 11 11 0 C0 C 11 11 00 66th 0 (0 ( 11 11 11 11 0 (0 ( II. 00 11 77th 0 (0 ( 11 11 11 11 00 00 00 00 88th 0. (0. ( I 1I 1 11 11 00 00 I 0I 0 00 11 11 99 00 11 11 00 00 00 00 11 00 1010 00 11 00 00 00 00 00 00 11 IIII 00 11 00 00 00 00 11 00 00 1212th 00 I (I ( 00 00 00 00 II. 11 11 1313th 00 0 (0 ( 00 00 00 00 11 11 00 1414th 00 0 (0 ( 00 00 00 00 II. 00 11 1515th 00 99
+ (5 © 6)+ (5 © 6) + (7 ©8)+ (7 © 8) 00 00 00 00 1616 00 ) 0) 0 00 11 ) 0) 0 00 P =9P = 9
2' = 8 · 92 '= 8 * 9
I² = (4 © 8)- 9 I ² = (4 © 8) - 9
2¹ =(2©4) +2 ¹ = (2 © 4) +
2° =<1 ©2) +2 ° = <1 © 2) + (6 ©8)(6 © 8)
(3 ©4)(3 © 4) ) 0) 0 00 ) 0) 0 00 ) 0) 0 00 ) 1) 1 00 11 11 11 11 11 11 11 00 ) 0) 0 ) 0) 0 ) 0) 0

In Fig.3 sind ein Differentialverstärker 24a und ein Stromspiegelungs-Netzwcrk 25a im einzelnen dargestellt. Das Stromspiegelurtgs-Netzwerk 25a umfaßt drei Transistoren 50,51 und 52, von denen die ersten beiden Transistoren 50 und 51 an ihren Basen miteinander verbunden sind. Außerdem sind die Transistoren 50 und 51 an ihren Emittern miteinander verbunden. Der Kollektor des ersten Transistors 50 ist mit der Basis des dritten Transistors 52 verbunden. Der Kollektor des als Diode geschalteten zweiten Transistors 51 ist mit dem Emitter des dritten Transistors 52 verbunden. Der Kollektor des ersten Transistors 50 ist mit der Kathode einer Schottky-Diode 55 verbunden, deren Anode an eine Frequenzspannung angeschlossen ist. Der Kollektor des dritten Transistors 52 ist mit einer Eingangsklemme 54 verbunden.In Figure 3 are a differential amplifier 24a and a Current mirroring network 25a is shown in detail. The current mirror network 25a includes three Transistors 50, 51 and 52, the first two of which Transistors 50 and 51 are connected together at their bases. Also, transistors 50 and 51 connected to each other at their emitters. The collector of the first transistor 50 is connected to the base of the third transistor 52 connected. The collector of the second transistor 51 connected as a diode is connected to the Emitter of the third transistor 52 connected. The collector of the first transistor 50 is connected to the cathode a Schottky diode 55, the anode of which is connected to a frequency voltage. The collector of the third transistor 52 is connected to an input terminal 54.

Das Stromspiegelungs-Netzwerk 256 ist ebenso ausgebildet wie das Stromspiegelungs-Netzwerk 25a und braucht daher nicht im einzelnen beschrieben zu werden. Anschließend wird nun der Differenzverstärker 24a im einzelnen beschrieben. Das analoge Differenzsignal wird den Eingängen 56a und 56b zugeführt, die mit positiv bzw. negativ bezeichnet sind. Die positive Eingangsklemme 56a ist mit der Basis eines als Eingangs-Emitterfolger geschalteten Transistors 57 verbunden. Der Emitter des Transistors 57 ist mit der Basis eines ersten Transistors 58a eines Paares von Differenztransistoren verbunden. Der Emitter des Transistors 57 ist außerdem mit dem Kollektor eines als Stromquelle arbeitenden Transistors 60 verbunden. Die Basis des Transistors 60 ist mit dem Vorspann-Netzwerk 27a verbunden. Ein Widerstand 61 verbindet den Emitter des Transistors 60 mit Masse oder einer Bezugsspannung von beispielsweise —5 V. The current mirroring network 256 is embodied in the same way as the current mirroring network 25a and therefore does not need to be described in detail. Subsequently, the differential amplifier 24a will now be described in detail. The analog difference signal is fed to the inputs 56a and 56b, which are labeled positive and negative, respectively. The positive input terminal 56a is connected to the base of a transistor 57 connected as an input emitter follower. The emitter of transistor 57 is connected to the base of a first transistor 58a of a pair of differential transistors. The emitter of the transistor 57 is also connected to the collector of a transistor 60 operating as a current source. The base of transistor 60 is connected to bias network 27a. A resistor 61 connects the emitter of transistor 60 to ground or to a reference voltage of, for example, -5 V.

Der Kollektor des Transistors 57 ist mit dem Emitter eines zur Signalisolierung dienenden Transistors 62 verbunden. Die Basis des Transistors 62 empfängt einen Vorspannstrom von dem Vorspannstrom-Kompensationsnetzwerk 25a. Der Kollektor des Transistors 62 ist mit dem Emitter eines Transistors 63 verbunden, der als Ausgangs-Emitterfolger geschaltet ist. Der Kollektor des Transistors 62 ist auch mit der Ausgangsklemme 246 eines Differenz-Ausgangsklemmenpaares verbunden. Die Basis des Transistors 63 ist mit dem einen Ende eines Widerstandes 65 verbunden. Das andere Ende des Widerstandes 65 ist mit der Kathode einer Diode 66 verbunden, deren Anode an eine Vorspannung von beispielsweise +5V angeschlossen ist. Der Kollektor des Transistors 63 ist mit der positiven Vorspannung verbunden.The collector of the transistor 57 is connected to the emitter of a transistor 62 serving for signal isolation tied together. The base of transistor 62 receives a bias current from bias current compensation network 25a. The collector of transistor 62 is connected to the emitter of a transistor 63 which is connected as an output emitter follower. The collector of transistor 62 is also connected to output terminal 246 of a differential output terminal pair. The base of the transistor 63 is connected to one end of a resistor 65. The other end of the Resistor 65 is connected to the cathode of a diode 66, the anode of which is connected to a bias voltage of for example + 5V is connected. The collector of transistor 63 is with the positive bias tied together.

Die zweite Eingangsklemme 566 ist mit der Basis eines ebenfalls als Eingangs-Emitterfolger geschalteten Transistors 67 verbunden. Der Emitter des Transistors 67 ist mit der Basis des zweiten Transistors 59 eines Paares Differenztransistoren (Transistoren 58 und 59) verbunden. Der Emitter des Transistors 67 ist außerdem mit dem Kollektor eines als Stromquelle arbeitenden Transistors 68 verbunden. Die Basis des Transistors 68 ist mit dem Vorspann-Netzwerk 26a verbunden. Der Emitter des Transistors 68 ist über einen Widerstand 69 an eine Bezugsspannung angelegt.The second input terminal 566 is connected to the base of a likewise connected as an input emitter follower Transistor 67 connected. The emitter of the transistor 67 is with the base of the second transistor 59 one Pair of differential transistors (transistors 58 and 59) connected. The emitter of transistor 67 is also connected to the collector of a transistor 68 operating as a current source. The base of transistor 68 is connected to the leader network 26a. The emitter of the transistor 68 is through a resistor 69 applied to a reference voltage.

Der Kollektor des Transistors 67 ist mit dem Emitter eines zur Signalisolierung dienenden Transistors 72 verbunden. Die Basis des Transistors 72 ist mit dem Stromspiegelungs-Netzwerk 256 verbunden. Der Kollektor des Transistors 72 ist mit der Differenz-Ausgangsklemme 64a verbunden. Die Basis des Transistors 73 ist mit dem Kollektor des Transistors 586 und demThe collector of the transistor 67 is connected to the emitter of a transistor 72 serving for signal isolation tied together. The base of transistor 72 is connected to current mirror network 256. The collector of transistor 72 is connected to the differential output terminal 64a. The base of the transistor 73 is to the collector of transistor 586 and the

ersten Ende eines Widerstandes 74 verbunden, dessen zweites Ende mit der Kathode der Diode 66 verbunden istconnected to the first end of a resistor 74, the second end of which is connected to the cathode of the diode 66 is

Die Emitter des abgeglichenen Paares Differenztransistoren 58a und 586 sind miteinander und mit dem Kollektor eines als Stromquelle arbeitenden Transistors 70 verbunden. Der Emitter des Transistors 70 ist über einen Widerstand 71 an eine Bezugsspannung angeschlossen. Die Basis des Transistors 70 ist mit dem Vorspann-Netzwerk 27a verbunden.The emitters of the balanced pair of differential transistors 58a and 586 are with each other and with the Collector of a working as a current source transistor 70 connected. The emitter of transistor 70 is over a resistor 71 connected to a reference voltage. The base of transistor 70 is connected to the Bias network 27a connected.

Die Differenzverstärker 246 bis 24p sind ebenso aufgebaut wie der Differenzverstärker 24a und brauchen daher nicht im einzelnen beschrieben zu werden. Die Wirkungsweise des Differenzverstärkers 24a und der Stromspiegelungs-Netzwerke 25a und 256 wird nun anhand F i g. 3 näher erläutertThe differential amplifiers 246 to 24p are constructed in the same way as the differential amplifier 24a and need therefore not to be described in detail. The operation of the differential amplifier 24a and the current mirroring networks 25a and 256 will now be illustrated with reference to FIG. 3 explained in more detail

Von dem Vorspann-Netzwerk 26a wird den Basen der Transistoren 60 und 68 eine Vorspannung zugeführt Die Transistoren 60 und 68 bilden zusammen mit den Widerständen 61 und 69 eine Konstantstromquelle. Der konstante Strom fließt vom Emitter des Transistors 57 zum Kollektor des Transistors 60 und zu einem kleinen Teil zum Transistor 58a. Der den Transistor 60 durchfließende konstante Strom und der kleine, zum Transistor 58a fließende Strom wird vom Transistor 62 geliefert Die Basis des Transistors 62 ist mit dem Summierknoten des Stromspiegelungs-Netzwerkes 25a verbunden, das eine Bezugsspannung liefert und auch den in die Basis des Transistors 62 fließenden Strom erfaßt. Der Emitterstrom des Transistors 62, der im Vergleich zu dem in die Basis des Transistors 62 fließenden Strom groß ist fließt dann in den Kollektor asi. Transistors 62. Dieser Kollektorstrom wird aus dem Emitter des Transistors 63 gezogen, der im wesentlichen vom Kollektor des Transistors 63 und letztlich von der Bezugsspannungsquelle geliefert wird.A bias voltage is applied to the bases of the transistors 60 and 68 by the bias network 26a. The transistors 60 and 68 together with the resistors 61 and 69 form a constant current source. The constant current flows from the emitter of transistor 57 to the collector of transistor 60 and, to a small extent, to transistor 58a. The constant current flowing through transistor 60 and the small current flowing to transistor 58a are supplied by transistor 62.The base of transistor 62 is connected to the summing node of current mirroring network 25a, which supplies a reference voltage and also that into the base of transistor 62 flowing current detected. The emitter current of the transistor 62, which is large compared to the current flowing into the base of the transistor 62, then flows into the collector asi. Transistor 62. This collector current is drawn from the emitter of transistor 63, which is essentially supplied by the collector of transistor 63 and ultimately by the reference voltage source.

Die Serienschaltung im rechten Teil des Differenzverstärkers ist das Spiegelbild der gerade beschriebenen Serienschaltung und braucht deshalb selbst nicht im einzelnen beschrieben zu werden.The series circuit in the right part of the differential amplifier is the mirror image of the one just described Series connection and therefore does not need to be described in detail.

Die positiven und negativen Eingangssignale werden den Basen der Steuertransistoren 57 und 67 zugeführt. Die Transistoren 57 und 67 reduzieren die Eingangsimpedanz für die Basen des Differenz-Transistorpaares 58a und 586. Von den Emitterelektroden des Differenz-Transistorenpaares 58a und 586 wird mittels der vom Transistor 70 gebildeten Konstantstromquelle ein konstanter Strom gezogen. Der konstante Strom wird durch die Transistoren 58a und 586 geleitet. Der Anteil des Stromes, der jeden der beiden Transistoren _M durchfließt, ist zur Spannungsdifferenz an den Basen der Transistoren 58a und 586 proportional. Der konstante Strom von den Kollektoren der Transistoren 58a und 586 aus den Widerständen 65 und 74 gezogen. Die die Widerstände 65 und 74 durchfließenden Ströme erzeugen eine Differenzspannung, die den Basen der Transistoren 63 und 73 im Verhältnis der Eingangsspannung zugeführt wird. Die Transistoren 63 und 73 bewirken eine Pegelverschiebung und eine Impedanzverminderung, Das von den Transistoren 63 und 73 t>o gelieferte Ausgangssignal wird den Schall-Netzwerken der ersten Stufe 12 des Decodier-Netzwerkes zugeführt. Der Spannungsbereich des Ausgangssignals beträgt etwa + 3,3 bis + 3,0 V.The positive and negative input signals are applied to the bases of the control transistors 57 and 67. The transistors 57 and 67 reduce the input impedance for the bases of the differential transistor pair 58a and 586. A constant current is drawn from the emitter electrodes of the differential transistor pair 58a and 586 by means of the constant current source formed by the transistor 70. The constant current is passed through transistors 58a and 586. The portion of the current which _{flows through each of the two transistors M} is proportional to the voltage difference at the bases of the transistors 58a and 586. The constant current from the collectors of transistors 58a and 586 is drawn from resistors 65 and 74. The currents flowing through the resistors 65 and 74 generate a differential voltage which is fed to the bases of the transistors 63 and 73 in proportion to the input voltage. The transistors 63 and 73 cause a level shift and a reduction in impedance. The output signal supplied by the transistors 63 and 73 t> o is fed to the sound networks of the first stage 12 of the decoding network. The voltage range of the output signal is approximately + 3.3 to + 3.0 V.

Die Basen der Transistoren 62 der Verstärker 24a bis _b5 24p erhalten ihren Strom von der Ausgangsklemme 53 des Stromspiegelungs-Netzwerkes 25a. Zunächst wird der Strom durch die Basis des Transistors 52 gezogen, was das Fließen von Kollektorstrom durch den Transistor 52 und anschließend den Transistor 51 bewirkt. Da die Basis des Transistors 52 mit dem Kollektor des Transistors 50 verbunden ist baut sich am Transistor 50 eine solche Basis-Emitter-Spannung auf, daß die Kollektorströme der Transistoren 50 und 51 gleich werden. Das Verhältnis der Differenz der Ströme zum Betrag des Stromes ist dann \/ß² und ergibt einen Fehler von weniger als 1%. Der an der Klemme 54 austretende Strom wird den Transistoren 57 aller Differenzverstärker additiv zugeführt Aus der Beschreibung der Wirkungsweise der Differenzverstärker ging hervor, daß die Ströme, welche die Kollektoren der Transistoren 62 und 57 durchfließen, nahezu gleich sind, so daß auch die Basisströme annähernd gleich sind. Infolgedessen wird der Eingangsstrom der Differenzverstärker kompensiert indem ein von dem i>iromspiegelungs-Netzwerk gelieferter Strom addiert wird. Das Stromspiegelungs-Netzwerk 256 arbeitet in gleicher Weise wie das Stromspiegelungs-Netzwerk 25a und braucht daher hier nicht im einzelnen behandelt zu werden.The bases of the transistors 62 of the amplifiers 24a to _b 5 24p receive their current from the output terminal 53 of the current mirroring network 25a. First, the current is drawn through the base of transistor 52, causing collector current to flow through transistor 52 and then transistor 51. Since the base of transistor 52 is connected to the collector of transistor 50, such a base-emitter voltage builds up at transistor 50 that the collector currents of transistors 50 and 51 become equal. The ratio of the difference between the currents and the amount of the current is then \ / ß ² and results in an error of less than 1%. The current emerging at terminal 54 is added to the transistors 57 of all differential amplifiers. From the description of the mode of operation of the differential amplifiers it emerged that the currents which flow through the collectors of transistors 62 and 57 are almost the same, so that the base currents are also approximately the same are. As a result, the input current of the differential amplifiers is compensated by adding a current supplied by the mirroring network. The current mirroring network 256 operates in the same way as the current mirroring network 25a and therefore does not need to be dealt with in detail here.

Wie aus Fig.4 ersichtlich, enthFJt das Vorspann-Netzwerk 26a einen Transistor 80, dessen Kollektor an Masse angeschlossen ist. Die Basis des Transistors SO ist mit dem Kollektor über Schalter enthaltende Widerstandszweige 81a, 816 und 81c verbunden, die es ermöglichen, den den Transistor 80 durchfließenden Strom zur Einstellung der Arbeitsgeschwindigkeit zu verändern. Je geringer der Widerstand zwischen der Basis und der Bezugsspannung ist um so höher sind die den Transistor 80 zum Erreichen einer hohen Arbeitsgeschwindigkeit durchfließenden Ströme. Das Steuernetzwerk 54 dient zur Auswahl der Schalterabschnitte a, b und cAs can be seen in Figure 4, the bias network 26a includes a transistor 80 whose collector is connected to ground. The base of the transistor SO is connected to the collector via resistor branches 81a, 816 and 81c containing switches, which make it possible to change the current flowing through the transistor 80 in order to adjust the operating speed. The lower the resistance between the base and the reference voltage, the higher the currents flowing through the transistor 80 in order to achieve a high operating speed. The control network 54 is used to select the switch sections a, b and c

Der Emitter des ' ransistors 80 ist mit dem Kollektor eines als Diode geschalteten Transistors 85 und der Basis eines Transistors 86 verbunden, der an die Verbindungsstelle zwischen den Widerständen 81a, 816 und 81c angeschlossen ist. Der Emitter des Transistors 86 ist mit dem ersten Ende eines Widerstandes 87 verbunden. Das zweite Ende des Widerstandes 87 ist mit dem Kollektor eines Transistors 88 verbunden. Der Emitter des Transistors 85 ist mit dem Kollektor des als Diode geschalteten Transistors 88 über einen Widerstand 89 und mit einer Ausgangsklemme unmittelbar verbunden. Der Emitter des Transistors 88 ist an eine Vorspannung von beispielsweise — 5,2 V angeschlossen.The emitter of the transistor 80 is connected to the collector of a transistor 85 connected as a diode and the Base of a transistor 86 connected to the junction between the resistors 81a, 816 and 81c is connected. The emitter of transistor 86 is connected to the first end of a resistor 87 tied together. The second end of resistor 87 is connected to the collector of a transistor 88. Of the The emitter of the transistor 85 is connected to the collector of the transistor 88 connected as a diode via a resistor 89 and directly connected to an output terminal. The emitter of transistor 88 is connected to a Bias voltage of, for example - 5.2V connected.

Die Wirkungsweise des Vorspann-Metzwerkes 26a wird nun anhand F i g. 4 näher erläutert.The mode of operation of the leader butcher mechanism 26a is now based on FIG. 4 explained in more detail.

Das Vorspann-Netzwerk 26a erzeugt an ihrem Ausgang eine Spannung, welche die Stärke des Stromes am Eingang der Differenzverstärker 24a bis 24p bestimmt. Demgemäß steuert dieses Vorspann-Netzwerk die Ausgangsspann jng der Verstärker. Der Transistor 88 kompensiert Änderungen der Basis-Emitter-Spannung, die an den als Stromquelle wirkenden Transistoren 60 und 68 des Netzwerkes nach F i g. 3 als Funktion der Temperatur und von Herstellungstoleranzen auftreten. Die Transistoren 86 und 80 sind so geschaltet daß sie eine mit geringem Verstärkungsfaktor negativ rückgekoppelte Spannungsquelle bilden. Das Ausgangssignal der negativ rückgekoppelten Spannungsquelle wird vom Emitter des Transistors 80 geliefert, was zu einer geringen Ausgangsimpedanz führt. Der Transistor 86 bildet einen invertierenden Verstärker in die generierte Emitterschaltung, der die Ausgangsspannung steuert und eine negative Rück-The bias network 26a generates a voltage at its output which is the strength of the current determined at the input of the differential amplifier 24a to 24p. Accordingly, this header network controls the output voltage jng of the amplifier. The transistor 88 compensates for changes in the base-emitter voltage, the transistors 60 and 68 of the network according to FIG. 3 as Function of temperature and manufacturing tolerances. Transistors 86 and 80 are like that connected so that they form a voltage source that is negatively fed back with a low gain factor. The output signal of the negative feedback voltage source is taken from the emitter of transistor 80 which leads to a low output impedance. The transistor 86 forms an inverting one Amplifier in the generated emitter circuit, which controls the output voltage and a negative reverse

kopplung vom Emitter des Transistors 80 zur weiteren Verminderung der Ausgangsimpedanz bewirkt. Die Ausgangsspannung der Quelle wird vom Verhältnis des Widerstandes 81 zum Widerstand 87, dem Spannungsabfall an den drei Basis-Emitter-Dioden der Transisto- ren 88,86 und 80 sowie durch die negative Vorspannung von beispielsweise —5,2 V bestimmt Die Ausgangsspannung wird durch den als Diode geschalteten Transistor 85, der durch einen vom Widerstand 89 bestimmten Strom vorgespannt wird, verschoben. Die Ausgangsspannung des Netzwerkes wird so eingestellt, daß sie etwa um 135 V positiver ist als die Vorspannung von -5 ,2 V, also etwa -3,85 V beträgtcoupling from the emitter of transistor 80 to the other Reduction of the output impedance causes. The output voltage of the source is determined by the ratio of the Resistor 81 to resistor 87, the voltage drop across the three base-emitter diodes of the transistor ren 88,86 and 80 as well as by the negative bias determined by, for example, -5.2 V. The output voltage is connected as a diode Transistor 85, which is biased by a current determined by resistor 89, shifted. the The output voltage of the network is adjusted so that it is approximately 135 V more positive than the bias voltage of -5.2 V, i.e. about -3.85 V.

Anhand Fig.5 wird nunmehr das Vorspann-Netzwerk 27a kurz beschrieben. Der Schaltungsaufbau der Vorspann-Netzwerke 26a und 27a ist identisch, abgesehen davon, daß das Netzwerk 27a nur einen Widerstand 81 besitzt Infolgedessen sind die Bauelemente des Netzwerkes nach Fig.5 mit den gleichen Bezugszeich-cn versehen wie diejenigen in Fig.4. Der Unterschied zwischen den beiden Netzwerken 26s und 27a liegt im Spannungspegel des Ausgangssignals.The prestressing network 27a will now be briefly described with reference to FIG. The circuit structure of the Leader networks 26a and 27a are identical except that network 27a has only one Resistor 81 consequently has the same components of the network according to FIG Reference numeral-cn provided like those in Fig.4. Of the The difference between the two networks 26s and 27a lies in the voltage level of the output signal.

Die Wirkungsweise des Vorspann-Netzwerkes 27a nach F i g. 5 ist mit der Wirkungsweise des Vorspann-Netzwerkes 26a nach F i g. 5 identisch, so daß insofern die Beschreibung der Fig.4 herangezogen werden kann.The mode of operation of the prestressing network 27a according to FIG. 5 is related to the mode of operation of the prestressing network 26a according to FIG. 5 identical, so that to that extent the description of FIG. 4 can be used.

Anhand Fig.6 sollen nunmehr der Schaltsignal-Puffer 35 und der Schaltsignal-Treiber 37 beschrieben werden. In dem Puffer 35 wird den Basen zweier jo Differenz-Transistoren 100a und 1006 die Schaltsignale von der Schaltsignalquelle zugeführt Die Emitter der Transistoren 100a und 1OO6 si.vd miteinander und dem Kollektor eines Transistors 101 verbunden. Die Basis des Transistors 101 ist mit einen. Vorspann-Netzwerk j<-, 47 verbunden. Der Emitter des Transistors 101 ist über einen Widerstand 102 mit einer Vorspannung von beispielsweise —5,2 V verbunden.The switching signal buffer 35 and the switching signal driver 37 will now be described with reference to FIG will. In the buffer 35 the bases of two jo Differential transistors 100a and 1006 the switching signals fed from the switching signal source The emitters of the transistors 100a and 1OO6 si.vd with each other and the Collector of a transistor 101 connected. The base of the transistor 101 is with a. Preamble network j <-, 47 connected. The emitter of transistor 101 is over a resistor 102 connected to a bias voltage of -5.2 volts, for example.

Im Schaltsignal-Treiber sind die Emitter zweier Eingangs-Transistoren 103a und 1036 mit den Kollekto- ₄₍₎ ren jeweils eines der beiden Transistoren 100a und 1006 des Puffers verbunden. Die Basen der Transistoren 103a und 1036 sind an Masse gelegt Die Kollektoren der Transistoren 103a und 1036 sind mit der Kathode einer Schottky-Diode 106 über jeweils einen Widerstand 104 ,|-, bzw. 105 verbunden. Die Anode der Diode 106 ist mit dem Emitter eines Transistors 107 und einer Ausgangsklemme D₂ verbunden, die eine Vorspannung von etwa 3,4 V liefert Kollektor und Basis des Transistors 107 sind miteinander und dem Emitter eines Transistors 108 _V) verbunden. Der Emitter des Transistors 108 ist außerdem an eine Ausgangsklemme D\ angeschlossen, die eine Vorspannung von etwa 4,2 V liefert. Der Kollektor und die Basis des Transistors 108 sind miteinander verbunden und an eine Vorspannung von γ, beispielsweise +5 V gelegtIn the switching signal driver, the emitters of two input transistors 103a and 1036 are connected to the collector _{4 ()} ren of one of the two transistors 100a and 1006 of the buffer. The bases of the transistors 103a and 1036 are connected to ground. The collectors of the transistors 103a and 1036 are connected to the cathode of a Schottky diode 106 via a resistor 104, | -, and 105, respectively. The anode of the diode 106 is connected to the emitter of a transistor 107 and an output terminal D ₂ , which supplies a bias voltage of about 3.4 V, the collector and base of the transistor 107 are connected to one another and the emitter of a transistor 108 _V) . The emitter of transistor 108 is also connected to an output terminal D \ which provides a bias voltage of approximately 4.2 volts. The collector and the base of the transistor 108 are connected to one another and applied to a bias voltage of γ, for example +5 volts

Der Kollektor des Transistors 103a ist mit der Basis eines Zwei-Emitter-Transistors 109 verbunden. Der Kollektor des Transistors 109 ist an eine Spannung von + 5V gelegt Die beiden Emitter des Transistors 109 sind über je einen Widerstand 110 bzw. 1Π an Masse gelegt Außerdem sind die beiden Emitter mit Ausgangsklemmen verbunden, welche den Schah-Netzwerken das Ausschalt'Signal zuführen.The collector of transistor 103a is connected to the base of a two-emitter transistor 109. Of the The collector of the transistor 109 is connected to a voltage of + 5V. The two emitters of the transistor 109 are connected to ground via a resistor 110 or 1Π each In addition, the two emitters are connected to output terminals, which feed the switch-off signal to the Shah networks.

Der Kollektor des Transistors 1036 ist mit der Basis _M eines Zwei-Emitter-Transistors 112 verbunden. Der Kollektor des Transistors 112 ist an eine Spannung von + 5 V angelegt. Die beiden Emitter des Transistors 112The collector of transistor 1036 is connected to the base _{M of} a two-emitter transistor 112. The collector of transistor 112 is applied to a voltage of + 5V. The two emitters of transistor 112 sind über je einen Widerstand 113 bzw. 114 mit Masse verbunden. Die beiden Emitter des Transistors 112 sind außerdem mit einem zweiten Satz Ausgangsklemmen verbunden, welche den Schalt-Netzwerlken die Ausschalt-Taktsignale zuführen.are connected to ground via a resistor 113 or 114 tied together. The two emitters of transistor 112 are also connected to a second set of output terminals which feed the switch-off clock signals to the switching networks.

Nunmehr wird die Wirkungsweise des Puffers 35 und des Schaltsignal-Treibers 37 anhand F i g. 6 beschrieben.The mode of operation of the buffer 35 and the switching signal driver 37 will now be described with reference to FIG. 6 described.

Der Transistor 101 erzeugt einen geschalteten Strom, der durch einen der Transistoren 100a oder ldO6 fließt je nachdem, welche Eingangssignale diesen Transistoren von einer Signalquelle 36 zugeführt werden. Ein der Basis des Transistors 100a zugeführtes Signal bewirkt, daß der Schaltstrom diesen Transistor durchfließt Wird ein Signal dem Transistor 1006 zugeführt, so durchfließt der Schaltstrom diesen Transistor.The transistor 101 generates a switched current which flows through one of the transistors 100a or ldO6 depending on which input signals are fed to these transistors from a signal source 36. One of the The signal fed to the base of the transistor 100a causes the switching current to flow through this transistor a signal is supplied to the transistor 1006, the switching current flows through this transistor.

Die Funktion des Schaltsignal-Puffers 35 und des Schaltsignal-Treibers 37 besteht darin, ULC-Signale von einer äußeren Quelle 36 mit den für ECL-Kreisen üblichen Pegeln, nämlich -0,82 bis -1,7 V, zu empfangen und diese Signale auf diejenigen Pegel zu bringen und die Impedanzen anzubieten, die für die Schalt-Netzwerke der ersten Stufe 12 des Decodier-Netzwerkes erforderlich sind.The function of the switching signal buffer 35 and the switching signal driver 37 is to transmit ULC signals from an external source 36 with the levels customary for ECL circuits, namely -0.82 to -1.7 V receive and bring these signals to those levels and offer the impedances that are necessary for the Switching networks of the first stage 12 of the decoding network are required.

Wenn der Schaltstrom zwischen den Transistoren 100a und 1006 umgeschaltet wird, wird auch der Strom zwischen den Transistoren 103a und 1036 umgeschaltet Ein Stromfluß durch den Transistor 103a bewirkt einen Spannungsabfall am Widerstand 104, der das Ausgangssignal LTdes Transistors 109 steuert Daher liegt wenn der Schaltstrom den Transistor 103a durchfließt der Ausgangspegel des Transistors 109 unter dem Ausgangspegel des Transistors HZ Wenn dagegen der Schaltstrom den Transistor 1036 durchfließt, erzeugt der Transistor 112 Ausgangssignaie LTl und LT2, die niedriger sind als das Ausgangssignal des Transistors 109. Die Transistoren 109 und 112 sind Emitterfolger, welche die Kreisisolierung herstellen, die zum Erreichen einer hohen Arbeitsgeschwindigkeit erforderlich ist, während sie die Schah-Netzwerk»; treiben, bei denen es sich um eine kapazitive Last handeltWhen the switching current between transistors 100a and 1006 is switched, the current between transistors 103a and 1036 is switched as well 103a flows through the output level of the transistor 109 below the output level of the transistor HZ. If, on the other hand, the switching current flows through the transistor 1036, the transistor 112 generates output signals LT1 and LT2 which are lower than the output signal of the transistor 109. The transistors 109 and 112 are emitter followers, which Establish the circular isolation necessary to achieve a high working speed while using the Shah Network »; which is a capacitive load

Der Transistor 108 liefert eine Vorspannung, die um den Spannungsabfall an einer Diode unter +5 V liegt Der Transistor 107 liefert eine Vorspannung, die um den Spannungsabfall an zwei Dioden unter der Vorspannung von + 5 V liegt.The transistor 108 provides a bias voltage that is around the voltage drop across a diode is below +5 V. The transistor 107 supplies a bias voltage which is around the The voltage drop across two diodes is below the + 5V bias.

Der Spannungspegel der Ausgangssignule LTi, LT2, LTi und LT2 beträgt etwa 2,1 V für den liiohen Zustand und etwa 1,8 V für den niedrigen Zustand. The voltage level of the output signals LTi, LT2, LTi and LT2 is about 2.1 V for the low state and about 1.8 V for the low state.

Es ist demnach ersichtlich, daß ein dem Transistor 100a zugeführtes Eingangssignal im Zustand einer logischen 1 ein Ausgangssignal am Tranisistor 112 zur Folge hat, das ebenfalls für eine logische I charakteristisch ist, dessen Pegel jedoch in bezug auf den Spannungspegel des Signals ULC verschoben ist In gleicher Weise hat ein dem Transistor 1006 zugeführtes Signal, das für eine logische 0 charakteristisch ist ein für eine logische 0 charakteristisches Ausgangssignal am Transistor 109 zur Folge, dessen Pegel ebenfalls in bezug auf den Pegel des Signals ULCverschoben istIt can therefore be seen that an input signal fed to transistor 100a in the state of a logic 1 results in an output signal at transistor 112 which is also characteristic of a logic I, but whose level is shifted with respect to the voltage level of the signal ULC manner has a transistor 1006 supplied signal which is characteristic for a logic 0 is a characteristic for a logic 0 output signal to the transistor 109 to the result of the sen P egel also with respect to the level of the signal shifted ULC

Wie Fig.7 zeigt, weist ein Schalt-Netzwerk 33 eine Kascode-Isolationsstufe 120 mit zwei Transistoren 120a und 1206 auf, deren Basen gemeinsam an eine Vorspannung D\ von etwa 42 V angelegt sind. Die Kollektoren der Transistoren 120a und 1206sindüber je einen Widerstand 121 bzw. 122 an eine Spannung von + 5 V angelegt. Die Emitter der Transistoren 120a und 1206 sind mit den Kollektoren der Transistoren 123a und 1236 einer Differenz-Stromschaltstufe 123 ange-As Figure 7 shows, a switching network 33, a cascode isolation stage 120 with two transistors 120a and 1206, whose bases are applied in common to a bias voltage D \ of about 42V. The collectors of transistors 120a and 1206 are each connected to a voltage of + 5 V via a resistor 121 and 122, respectively. The emitters of transistors 120a and 1206 are connected to the collectors of transistors 123a and 1236 of a differential current switching stage 123.

schlossen. Die Emitter der beiden Transistoren 123a und 1236 dieser Differenz-Stromschaltstufe 123 sind miteinander und mit dem ersten Kollektor eines Differenz-Stromschalters 124 verbunden. Die Basis des Transistors 1236 ist mit einer ersten Eingangsklemme A und die Basis des zweiten Transistors 123a mit einer zweiten Eingangsklemme B verbunden.closed. The emitters of the two transistors 123a and 1236 of this differential current switching stage 123 are connected to one another and to the first collector of a differential current switch 124. The base of the transistor 1236 is connected to a first input terminal A and the base of the second transistor 123a is connected to a second input terminal B.

Der Differenz-Stromschslter 124 enthält zwei Transistoren 124a und 1246, die an ihren Emittern miteinander verbunden sind. Die Emitter sind weiterhin an eine Stromquelle angeschlossen, die hier als Transistor 125 dargestellt ist Der Emitter des Transistors 125 ist über einen Widerstand 126 an eine Vorspannung von beispielsweise -2 V angeschlossen. Die Basis des Transistors 125 ist an Massepotential gelegt Den Basen der Transistoren 124a und 1246 werden die Schalttaktsignale von dem Schaltsignal-Treiber zugeführt. Der Transistor 1246 empfängt das Signal LT, wogegen der Transistor 124a das Signal LTempfängt Der Differenz-Stromschalter 124 schaltet den Strom zwischen den Transistoren 124a und 1246 in Abhängigkeit von den Schaktaktsignalen.The differential current switch 124 contains two transistors 124a and 1246, which are connected to one another at their emitters. The emitters are also connected to a current source, which is shown here as transistor 125. The emitter of transistor 125 is connected to a bias voltage of -2 V, for example, via a resistor 126. The base of the transistor 125 is connected to ground potential. The bases of the transistors 124a and 1246 are supplied with the switching clock signals from the switching signal driver. The transistor 1246 receives the signal LT, whereas the transistor 124a receives the signal LT. The differential current switch 124 switches the current between the transistors 124a and 1246 as a function of the switching signals.

Das Schalt-Netzwerk 33 umfaßt ferner einen Differenz-Regenerierstromschalter 127, der aus zwei Transistoren 127a und 1276 besteht deren Emitter miteinander und mit dem Kollektor des Transistors 1246 verbunden sind. Der Kollektor des Transistors 127a ist über den Widerstand 122 an die Vorspannung von +5 V angelegt Entsprechend ist der Kollektor des Transistors 1276 über den Widerstand 121 an +5V w angelegt Die Basis des Transistors 127a ist mit dem Emitter eines Ausgangs-Emitterfolgers 128 verbunden. Die Basis des Transistors 1276 ist mit dem Emitter eines zweiten Emitterfolgers 129 verbunden.The switching network 33 also includes a differential regeneration power switch 127 which consists of two Transistors 127a and 1276 have their emitters with each other and with the collector of the transistor 1246 are connected. The collector of transistor 127a is biased through resistor 122 of +5 V applied. Correspondingly, the collector of transistor 1276 is connected to + 5V w via resistor 121 The base of transistor 127a is connected to the emitter of an output emitter follower 128. The base of transistor 1276 is connected to the emitter of a second emitter follower 129.

Basis und Kollektor des Transistors 128 sind durch r> den Widerstand 121 verbunden und es ist der Kollektor unmittelbar an die Spannung von +5 V angeschlossen. Ebenso sind Basis und Kollektor des Emitterfolgers 129 durch den Widerstand 122 verbunden und es ist der Kollektor ->n die Spannung von + 5 V angeschlossen.The base and collector of transistor 128 are connected through r> resistor 121 and it is the collector directly connected to the voltage of +5 V. The base and collector of the emitter follower 129 are likewise connected through resistor 122 and the collector -> n the voltage of + 5 V is connected.

Die Basis des Transistors 127a ist mit dem Kollektor eines als Diode geschalteten Transistors 130 verbunden, der eine Pegelverschiebung bewirkt. Der Emitter des Transistors 130 ist über einen Widerstand 131 an Massepotential angelegt Der Kollektor des Transistors 130 ist ifjißerdem mit der ersten Ausgangsklemme A eines ersten Oberpegel-Ausgangsklemmenpaares U verbunden. Der Emitter des als Diode geschalteten Transistors 130 ist über einen Isolierwiderstand 137a mit der ersten Klemme A fines Unterpegel-Ausgangsklemmenpaares L verbunden. Der Emitter des Transistors 130 ist außerdem über einen Widerstand 131 mit Massepotential verbunden. Der Kollektor eines zweiten als Diode geschalteten, zur Pegelverschiebung dienenden Transistors 130 ist mit der Basis des Transistors 1276 verbunden. Der Kollektor des Transistors 133 ist außerdem mit einer zweiten Ausgangsklemme B des Oberpegel-Ausgangsklemmenpaares LJ über einen Widerstand 135 verbunden. Der Emitter des Transistors 133 ist mit Massepotential über einen Widerstand 134 mi verbunden. Der Emitter des Transistors 133 ist außerdem mit einer zweiten Ausgangsklemme B des Unterpegel-Ausgangsklemmenpaares L über einen Widerstand 1376 verbunden.The base of the transistor 127a is connected to the collector of a diode-connected transistor 130 which effects a level shift. The emitter of the transistor 130 is connected to ground potential via a resistor 131. The collector of the transistor 130 is also connected to the first output terminal A of a first upper-level output terminal pair U. The emitter of the diode-connected transistor 130 is connected to the first terminal A of a sub-level output terminal pair L via an insulating resistor 137a. The emitter of transistor 130 is also connected to ground potential via a resistor 131. The collector of a second transistor 130 connected as a diode and used for level shifting is connected to the base of transistor 1276. The collector of the transistor 133 is also connected to a second output terminal B of the upper-level output terminal pair LJ via a resistor 135. The emitter of the transistor 133 is connected to ground potential via a resistor 134 mi. The emitter of the transistor 133 is also connected to a second output terminal B of the lower-level output terminal pair L via a resistor 1376.

Im Betrieb wird der von der aus Transistor 125 und (,5 Widerstand 126 gebildeten Stromquelle gelieferte Strom den Emittern des Differenzstromschalters zueeführt. der von den Transistoren 124a und 1246 gebildet wird. Ist das Signal LT im 1- oder hohen Zustand, führt der Transistor 124a den Strom den Emittern des Differenz-Eingangsverstärkers zu, der von den Transistoren 123a und 1236 gebildet wird. Dadurch ist der Differenzverstärker aktiviert Der Differenz-Ausgangsstrom der Transistoren 123a und 1236 ist der Differenz zwischen den Eingangsspannungen an den Eingangsklemmen A und B proportional. Die Differenz-Ausgangsspannung wird den Emittern der Kascode-Isoliertransistoren 120a und 1206 an den Stellen A" bzw. Z zugeführt Es sei bemerkt daß die Stellen X und Γ die Differenzstrom-Eingangsknoten für alle grundlegenden Schaltanordnungen sind. Der Differenz-Eingangsstrom passiert die Transistoren 120a und 1206 und wird den Widerständen 121 und 122 zugeführt, an denen dann eine entsprechende Differenzspannung auftritt Bei dieser Betriebsart erzeugt das Schalt-Netzwerk ein Ausgangssignal, das dem Differenzzustand des Eingangssignals entspricht. Das Ausgangssignal wird von den Ausgangs-Emitterfolger-Trans'storen 128 und 129 gebildet Die Transistoren 128 unii 129 bewirken eine Impedanztransformation von einem nohen zu einem niedrigen Wert und eine Pegelverschiebung. Es werden gleichzeitig einander entsprechende Ausgangtiignale auf verschiedenen Potentialen geliefert Das erste Ausgangssignal wird über Isolationswiderstände 132 und 135 unmittelbar von den Emittern der Transistoren 128 und 129 geliefert. Das zweite Ausgangssignal ist im Pegel um den Spannungsabfall an den als Diode geschalteten Transistoren 130 und 133 verschoben und steht über die Isoiationswiderstände 137a und 1376 zur Verfügung.During operation, the current supplied by the current source formed by transistor 125 and resistor 126 is fed to the emitters of the differential current switch, which is formed by transistors 124a and 1246. If signal LT is in the 1 or high state, transistor 124a is conducting the current to the emitters of the differential input amplifier, which is formed by transistors 123a and 1236. This activates the differential amplifier The differential output current of transistors 123a and 1236 is proportional to the difference between the input voltages at input terminals A and B. The difference Output voltage is fed to the emitters of cascode isolating transistors 120a and 1206 at locations A "and Z, respectively. Note that locations X and Γ are the differential current input nodes for all basic switching arrangements. The differential input current passes through transistors 120a and 1206 and is fed to the resistors 121 and 122, at which a corresponding Differential voltage occurs In this operating mode, the switching network generates an output signal that corresponds to the differential state of the input signal. The output signal is formed by the output emitter follower transistors 128 and 129. The transistors 128 and 129 cause an impedance transformation from a low to a low value and a level shift. Corresponding output signals at different potentials are simultaneously supplied. The first output signal is supplied directly from the emitters of transistors 128 and 129 via insulation resistors 132 and 135. The level of the second output signal is shifted by the voltage drop across the diode-connected transistors 130 and 133 and is available via the insulation resistors 137a and 1376.

Die Schaltfunktion_wird erzielt, indem die Polarität der Signale LT und LT umgekehrt wird, so daß ΓΤίη den hohen oder 1-Zusland gelangt. Unter dieser Bedingung wird der vom Transistor 125 gelieferte Strom den Emittern des Differenzverstärkers zugeführt, der von den Transistoren 127a und 1276 gebildet wird. Die Eingangs- und Ausgangssignale des Differenzverstärkers 127 werden den Transistoren 128 und 129 zugeführt und bewirken eine positive Rückkopplung. Die Ausgangssignale sind bistabil, d.h. nur für die logischen Zustände 1 oder 0 des Ausgangssignals des Differenzverstärkers 127 stabil, wenn der Sirom durch den einen oder den anderen Transistor geschaltet wird. Wenn ein Eingangssignal zugefühn wird, das sich im Bereich der Mitte oder des Umkehrpunktes der Übertragungsfunktion des Differenzverstärkers befindet, findet eine exponentiell Regeneration statt, bis das Signal endlich den 1- oder O-Zustand erreicht hat. Die Zeitkonstante der exponentiellen Regenerations-Charakteristik wird als Regenerations-Zeitkonstante bezeichnet. Regeneration ist der Vorgang, durch den die analogen Eingangssignale aktiv in diskrete digitale Ausgangssignale quantisiert werden. Die Regpnerations-Differenzstrom-Schalttransistoren 12?a und 1276 steuern den gleichen Gesamtstrom wie die Ausgangsstufe und es erscheinen demnach die gleichen Ausgangspegei ir" Schaltzustand.The switching function is achieved by reversing the polarity of the signals LT and LT so that ΓΤίη is high or 1-plus. Under this condition, the current supplied by transistor 125 is fed to the emitters of the differential amplifier formed by transistors 127a and 1276. The input and output signals of differential amplifier 127 are fed to transistors 128 and 129 and provide positive feedback. The output signals are bistable, ie only stable for the logic states 1 or 0 of the output signal of the differential amplifier 127 when the Sirom is switched by one or the other transistor. If an input signal is supplied that is in the range of the middle or the reversal point of the transfer function of the differential amplifier, an exponential regeneration takes place until the signal has finally reached the 1 or 0 state. The time constant of the exponential regeneration characteristic is called the regeneration time constant. Regeneration is the process by which the analog input signals are actively quantized into discrete digital output signals. The regeneration differential current switching transistors 12? A and 1276 control the same total current as the output stage and accordingly the same output levels appear in the switching state.

In den Schalt-Netzwerken nach den F i g. 7a, 8, 9 und 10 sind die Bauteile, welche die gleiche Funktion haben wie die Bauteile des Schalt-Netzwerkes nach F i g. 7, mit den gleichen Bezugsziffern wie in F i g. 7 versehen. Von diesen Schalt-Netzwerken wird zunächst das in Fig. 8 dargestellte Schal'-Netzwerk 31a im einzelnen erläutert. Eine Kascode-Isolierstufe 120 umfaßt zwei Transistoren 120a und 1206, deren Basen miteinander und mit einer Vorspannung D\ von etwa 4,2 VIn the switching networks according to FIGS. 7a, 8, 9 and 10 are the components which have the same function as the components of the switching network according to FIG. 7, with the same reference numerals as in FIG. 7 provided. Of these switching networks, the switching network 31a shown in FIG. 8 will first be explained in detail. A cascode isolation stage 120 comprises two transistors 120a and 1206, their bases together and with a bias voltage D \ of about 4.2 volts

27 Ol 87527 Ol 875

verbunden sind. Die Kollektoren der Transistoren 120a und 1206 sind mit einer Vorspannung von etwa +5 V über Lastwiderstände 121 bzw. 122 verbunden. Die Emitter der Transistoren 120a und 1206 sind mit den Kollektoren von Transistoren 1236 bzw. 123a verbunden, die eine Differenzstrom-Schaltfunktion haben. Die Emitter der Transistoren 120a und 12Of) sind außerdem mit den Kollektoren zweier Transistoren 140a und 140έ>, die eine zweite Differenzstrom-Schaltfunktion haben, verbunden. Die Basen der Transistoren 140a und 140b sind mit den Eingangsklemmen A bzw. B verbunden, denen ein erstes Steuersignal /ι zugeführt wird.are connected. The collectors of transistors 120a and 1206 are connected to a bias voltage of approximately +5 V through load resistors 121 and 122, respectively. The emitters of the transistors 120a and 1206 are connected to the collectors of transistors 1236 and 123a, respectively, which have a differential current switching function. The emitters of the transistors 120a and 120f) are also connected to the collectors of two transistors 140a and 140έ>, which have a second differential current switching function. The bases of the transistors 140a and 140b are connected to the input terminals A and B , respectively, to which a first control signal / ι is fed.

Der Emitter des Transistors 120a ist außerdem mit dem Kollektor eines zum Ausgleich der Signallaufzeit dienenden Transistors 141 verbunden. Die Basis des Transistors 141 ist an eine Vorspannung D₁ angelegt, während der Emitter mit dem Kollektor eines verbunden. Außerdem ist der Emitter des Transistors 129 mit einer zweiten Ausgangsklemme B verbunden.The emitter of transistor 120a is also connected to the collector of a transistor 141 which is used to compensate for the signal propagation time. The base of the transistor 141 is connected to a bias voltage D ₁ , while the emitter is connected to the collector of one. In addition, the emitter of the transistor 129 is connected to a second output terminal B.

Die Basis des Transistors 142c/ ist mit der Basis und dem Emitter eines zur Kapazitäts-Kompensation dienenden Transistors 143 verbunden. Die Basis des Transistors 142c/ ist außerdem mit einer zweiten Steuer-Eingangsklemme LT verbunden. Der Kollektor des Transistors 143 ist mit dem Emitter des Transistors 141 verbunden, der zur Kompensation der Signallaufzeit dient.The base of the transistor 142c / is connected to the base and the emitter of a transistor 143 serving for capacitance compensation. The base of the transistor 142c / is also connected to a second control input terminal LT . The collector of transistor 143 is connected to the emitter of transistor 141, which is used to compensate for the signal propagation time.

Die Wirkungsweise des Schalt-Nctzwerkes nach F i g. 8 wird nunmehr außer anhand F i g. 8 auch anhand F i g. 7a beschrieben. Die in Fig. 7a mit einer umringten 1 bezeichnete Spannungsquelle liefert die Eingangs spannung für die Transistoren 140a und 123a. Die Transistoren 140a und 1406 bilden einen ersten und die Transistoren 123aund 1236 einen zweiten Differenzver-The mode of operation of the switching network according to FIG. 8 is now, in addition to FIG. 8 also based on F i g. 7a described. The voltage source indicated in FIG. 7a by a 1 around it supplies the input voltage for transistors 140a and 123a. The transistors 140a and 1406 constitute a first one and the one Transistors 123a and 1236 have a second differential

ι ransistors i<*za vemunuen isi, uei ucm es äiün um ucn ersten Transistor des Differenzstromschalters 142 handelt. Die Emitter der Differenzstrom-Schalttransistoren 123a und 1236 sind miteinander und dem Kollektor eines zweiten Differenzstrom-Schalttransistors 142Ö verbunden. Die Emitter der zweiten Differenzstrom-Schalttransistoren 140a und 1406 sind ebenfalls miteinander und mit dem Kollektor eines dritten Transistors 142c des dritten Differenzstromschalters 142 verbunden.ι ransistors i <* za vemunuen isi, uei ucm es äiün um ucn first transistor of the differential current switch 142 acts. The emitters of the differential current switching transistors 123a and 1236 are with each other and the collector of a second differential current switching transistor 142Ö connected. The emitters of the second differential current switching transistors 140a and 1406 are likewise with one another and with the collector of a third transistor 142c of the third differential current switch 142 connected.

Die Basen der Differenztransistoren 123a und 1236 sind jeweils mit einer der Eingangsklemmen A bzw. B verbunden, die ein zweites Eingangssignal I₂ empfangen.The bases of the differential transistors 123a and 1236 are each connected to one of the input terminals A and B , which receive a second input signal I _2.

Die Basen der Transistoren 142a, 1426 und 142c sind miteinander und mit einem Steuereingang LT verbunden. Der Emitter des Transistors 142a ist mit dem ersten Emitter eines Drei-Emitter-Transistors 142t/verbunden. Die Emitter der Transistoren 1426 und 142c sind mit dem zweiten und dem dritten Emitter des Transistors 142c/verbunden. Der erste Emitter des Transistors 142c/ ist mit dem Kollektor eines als Stromquelle dienenden Transistors 125a verbunden. Der /weite und der dritte Emitter des Transistors 142c/ist mit dem Kollektor eines zweiten bzw. eines dritten Transistors 1256 bzw. 125c verbunden, der ebenfalls als Stromquelle dient. Die Emitter der als Stromquelle dienenden Transistoren 125a bis 125c sind über Widerstände 126a bis 126c jeweils mit einer Vorspannung von -2 V verbunden. Die Basen der Transistoren 125a bis 125c sind an Massepotential gelegt.The bases of the transistors 142a, 1426 and 142c are connected to one another and to a control input LT . The emitter of transistor 142a is connected to the first emitter of a three-emitter transistor 142t /. The emitters of transistors 1426 and 142c are connected to the second and third emitters of transistor 142c /. The first emitter of the transistor 142c / is connected to the collector of a transistor 125a serving as a current source. The / wide and the third emitter of the transistor 142c / are connected to the collector of a second and a third transistor 1256 and 125c, respectively, which also serve as a current source. The emitters of the transistors 125a to 125c serving as current sources are each connected to a bias voltage of -2 V via resistors 126a to 126c. The bases of the transistors 125a to 125c are connected to ground potential.

Der Regenerations-Differenzstromschalter 127 besteht aus Transistoren 127a und 1276, deren Emitter miteinander <<nd dem Kollektor des Transistors 142c/ verbunden sind. Die Kollektoren der Transistoren 127a und 1276 sind jeweils über den Lastwiderstand 122 bzw. 121 mit der Spannung von +5 V verbunden.The regeneration differential current switch 127 exists of transistors 127a and 1276, whose emitters are connected to each other << nd the collector of transistor 142c / are connected. The collectors of transistors 127a and 1276 are connected via load resistor 122 and 121 connected to the voltage of +5 V.

Der Kollektor eines als Ausgangsemitterfolger geschalteten Transistors 128 ist an die Spannung + 5 V angelegt während die Basis an die Spannung +5 V über den Lastwiderstand 121 angelegt ist. Der Emitter des Transistors 128 ist mit der Basis des Transistors 127a und über einen Widerstand mit Massepotential verbunden. Der Emitter des Transistors 128 ist ferner über einen Widerstand 132 mit einer ersten Ausgangsklemme A eines Ausgangsklemmenpaares verbunden. Der Kollektor eines zweiten, einen Ausgangsemitterfolger bildenden Transistors 129 ist ebenfalls an +5V angelegt während seine Basis mit +5V über den Widerstand 122 verbunden ist. Der Emitter des Transistors 129 ist mit der Basis des Transistors 1276 und mit Massepotential über einen Widerstand 134 ii ucn 1J.111111CI uC5 VOr The collector of a transistor 128 connected as an output emitter follower is connected to the voltage + 5 V, while the base is connected to the voltage +5 V via the load resistor 121. The emitter of transistor 128 is connected to the base of transistor 127a and, via a resistor, to ground potential. The emitter of the transistor 128 is also connected via a resistor 132 to a first output terminal A of an output terminal pair. The collector of a second transistor 129, which forms an output emitter follower, is also connected to + 5V, while its base is connected to + 5V via resistor 122. The emitter of the transistor 129 is connected to the base of the transistor 1276 and to ground potential via a resistor 134 ii ucn 1J.111111CI uC5 VOr

den Transistoren 140a und 1406 gebildeten Differenz verstärker Strom zu. Der Transistor 1256 liefert der Vorspann-Strom an die Emitter der Transistoren 123i und 1236. Die mit einer umringten 3 bezeichnete Spannungsquelle, die eine Bezugsspannung liefert, isl zwischen Massepotential und die Basis des Transistor« 1236 geschaltet. Die mit einer umringten 2 bezeichnete Spannungsquelle stellt die zweite Eingangsspannung dar die mit ihren positiven und negativen Klemmer zwischen die Basis des Transistors 1406 und die Basis des Transistors 1236 geschaltet ist. Die dritte Strom quelle 125a ist zwischen den Kollektor des Transistor; 1236 und den Kollektor des Transistors 140a sowie der Knoten X geschaltet. Der Knoten Z ist mit derr Kollektor des Transistors 1406 und den Kollektor de; Transistors 123a verbunden.the transistors 140a and 1406 formed differential amplifier current to. The transistor 1256 supplies the bias current to the emitters of the transistors 123i and 1236. The voltage source, denoted by a ringed 3, which supplies a reference voltage, is connected between ground potential and the base of the transistor 1236. The voltage source marked with a 2 represents the second input voltage which is connected with its positive and negative terminals between the base of the transistor 1406 and the base of the transistor 1236. The third current source 125a is between the collector of the transistor; 1236 and the collector of transistor 140a and node X are connected. The node Z is connected to the collector of the transistor 1406 and the collector de; Transistor 123a connected.

F i g. 7a umfaßt auch eine Wertetabelle, welche die Stromstärke in den Knoten X und Z als Funktion dei Spannung 1 zur Spannung 3 und Spannung 2 angibt Wenn die Stromquellen 125c, 1256 und 125a auf einer Nennstrom /o eingestellt werden, schaltet der Ausgangs strom differentiell von einem ursprünglichen 0-Zustanc aus um, wenn die Spannung 1 sich von einem Wert, dei kleiner ist als die Spannung 3, auf einen Wert ändert, dei größer ist als die Summe der Spannungen 2 und 3, wie e; die Wertetabelle zeigt. Im Ausgangszustand ist dei Ausgangsstrom X gleich /₀ und der Ausgangsstrom 1 gleich 2 in. Beim 1-Zustand ist der Ausgangsstrom Λ gleich 2 k und der Strom im Knoten Z gleich /o. Die erste Zustandsänderung erfolgt, wenn der Schwellen wert überschritten wird, bei dem die Spannung 1 gleich der Spannung 3 ist. Ein zweiter Schwelle™, ert wire überschritten, wenn die Spannung 1 gleich der Summe der Spannungen 2 und 3 ist Hier schaltet dei Ausgangs-Differenzstrom auf den ursprünglichen 0-Zu stand zurück und es ist der Strom im Knoten X gleich h und der Strom im Knoten Z gleich 2 /o- Diese Differenzstrom-Änderung findet bei einer gemeinsa men Stromstärke statt die 3 /o/2 beträgtF i g. 7a also includes a table of values which gives the current strength in nodes X and Z as a function of voltage 1 to voltage 3 and voltage 2 original 0 state off when voltage 1 changes from a value dei smaller than voltage 3 to a value dei greater than the sum of voltages 2 and 3, such as e; the table of values shows. In the initial state, the output current X is equal to / ₀ and the output current 1 is equal to 2 in. In the 1 state, the output current Λ is equal to 2 k and the current in the node Z is equal to / o. The first change of state occurs when the threshold value at which voltage 1 is equal to voltage 3 is exceeded. A second threshold ™ is exceeded when voltage 1 is equal to the sum of voltages 2 and 3. Here the output differential current switches back to the original 0 state and the current in node X is equal to h and the current im Node Z equals 2 / o- This difference in current change takes place with a common amperage which is 3 / o / 2

Bei dieser Schaltungsanordnung verhalten sich die Kascode-Isoliertransistoren 120a und 1206, die Wider stände 121 und 122, die einen Ausgangs-Emitterfolgei bildenden Transistoren 128 und 129 und die der Regenerations-Differenzverstärker bildenden Transi stören 127a und 1276 in genau der gleichen Weise wie die entsprechenden Bauelemente in dem Schalt-Netz werk 33 mit einem Eingang. Der Emitter des Transistor! 120a kann auch als Knoten X und der Emitter de! Transistors 1206 als Knoten Z bezeichnet werden. Die Emitteranschlüsse der Transistoren 127a und 1276, di<In this circuit arrangement, the cascode isolating transistors 120a and 1206, the resistors 121 and 122, the transistors 128 and 129 forming an output emitter sequence and the transistors forming the differential regeneration amplifiers interfere with 127a and 1276 in exactly the same way as the corresponding ones Components in the switching network plant 33 with an input. The emitter of the transistor! 120a can also be used as node X and the emitter de! Transistor 1206 may be referred to as node Z. The emitter connections of the transistors 127a and 1276, di <

miteinander verbunden sind, können als Knoten W bezeichnet werden. Die Schallungsanordnungen dieser beiden Schalt-Netzwerke, also die unterhalb der Knoten X, Z und W angeordneten Schaltungsteile, sind austauschbar. Das Schalt-Netzwerk mit einem Eingang ', kann in ein Schalt-Netzwerk mit zwei Eingängen umgewandelt werden, indem die hier im Schaltbild des Schaft-Netzwerkes 31a dargestellte Schaltungsanordnung durch die unterhalb der Knoten X, Zund Win der Schaltung des Schalt-Netzwerkes 37 dargestellten in Schaltungsteile ersetzt werden. Ein weiterer Unterschied zwischen den Schalt-Netzwerken 31 und 33 besteht darin, daß nur ein einziger Ausgang benutzt wird und keine Möglichkeit für eine Pegelverschiebung vorgesehen ist. Die Unterschiede zwischen den r. Schalt-Netzwerken bezüglich der Verschiebung des Ausgangspegels haben keinen Einfluß auf die grundle-connected to each other can be referred to as nodes W. The sound arrangements of these two switching networks, that is to say the circuit parts arranged below the nodes X, Z and W, are interchangeable. The switching network with one input 'can be converted into a switching network with two inputs by replacing the circuit arrangement shown here in the circuit diagram of the shaft network 31a with the circuitry shown below the nodes X, Z and Win of the circuitry of the switching network 37 be replaced in circuit parts. Another difference between the switching networks 31 and 33 is that only a single output is used and no possibility for a level shift is provided. The differences between the r. Switching networks with regard to the shift of the output level have no influence on the fundamental

sehen davon, daß verschiedene Ausgangspegel zur Verfügung gestellt werden, wie sie für die folgenden Logik-Schaltungen benötigt werden, die an diese Ausgänge angeschlossen sind.see that different output levels are made available as they are for the following Logic circuits are required that are connected to these outputs.

Wie F i g. 8 weiter zeigt, bilden die Transistoren 125a, 1256 und 125c mit ihren Widerständen 126a, 1266 und 126c drei identische, abgeglichene Stromquellen, deren 2; Ausgangsstrom durch die Einstellung der Vorspannung auf -2 V auf I₀ eingestellt ist. Der Transistor 142a vereinigt die drei Schaltströme an einem einzigen Kollektor, der an den Knoten W oder die Emitter der Ti nsistoren 127a und 1276 angeschlossen ist. Wenn das jn Signal LT im hohen oder !-Zustand ist, sind die Transistoren 142a, 1426 und 142c leitend und es führt jeder von ihnen einen Strom /0 dem Emitter des vorausgehenden Kreises zu. Daher ist der Transistor 142d vollständig gesperrt und es wird kein Strom dem r, Regenerations-Differenzverstärker zugeführt Der Transistor 143 dient dazu, ein Überkoppeln der Schaltspannungsstöße zu unterdrücken oder zu vermindern, die infolge der Kollektor-Basis-Kapazität de£ Transistors 142a auftreten. Wenn das Eingangssignal LT ansteigt und das Eingangssignal LTabnimmt, ist wegen der Gleichheit der Verzögerungen in der Anstiegszeit der resultierende Strom durch die beiden Kollektor-Basis-Kapazitäten der Transistoren 142a und 143 im wesentlichen gleich und heben sich am Emitter des Transistors 141 auf. Hierdurch wird ein Grund für Spannungsverschiebungen eliminiert, die sonst bei diesem Aufbau des Schalt-Netzwerkes auftreten könnten. Der Transistor 141 arbeitet als Schaltstromquelle in gleicher Weise wie die Schaltstromquelle 125c in F i g. 7. Die oberen und unteren Differenzverstärker der F i g. 7 und 8 arbeiten in gleicher Weise. Das Schalt-Netzwerk 31a erzeugt ein Differenzstrom-AusgangssignaL dessen Differenzstromändening /₀ um einen gemeinsamen Mittelwert von 3 hl2 beträgtLike F i g. 8 further shows, the transistors 125a, 1256 and 125c with their resistors 126a, 1266 and 126c form three identical, balanced current sources, of which 2; Output current is set by setting the bias voltage to -2 V on I ₀ . The transistor 142a combines the three switching currents at a single collector which is connected to the node W or the emitters of the Ti nsistors 127a and 1276. When the jn signal LT is high or!, Transistors 142a, 1426 and 142c are conductive and each of them supplies a current / 0 to the emitter of the preceding circuit. The transistor 142d is therefore completely blocked and no current is fed to the regeneration differential amplifier. The transistor 143 serves to suppress or reduce cross-coupling of the switching voltage surges which occur as a result of the collector-base capacitance of the transistor 142a. When the input signal LT increases and the input signal LT decreases, the resulting current through the two collector-base capacitances of transistors 142a and 143 is essentially the same because of the equality of the delays in the rise time and cancels out at the emitter of transistor 141. This eliminates one reason for voltage shifts that could otherwise occur with this structure of the switching network. The transistor 141 operates as a switching current source in the same way as the switching current source 125c in FIG. 7. The upper and lower differential amplifiers of FIG. 7 and 8 work in the same way. The switching network 31a generates a differential current output signal whose differential current change / _{0 is} around a common mean value of 3 h12

Das in Fig.9 dargestellte Schalt-Netzwerk 32a ist ebenso ausgebildet wir das Schalt-Netzwerk 31a, weist jedoch zusätzliche Mittel zur Pegelverschiebung des Ausgangssignals auf. Daher brauchen hier nur die zusätzlichen Bauteile zur Pegelverschiebung behandelt zu werden. Die Basis des Regenerations-Differenzstrom-Schalters 127a ist mit dem Kollektor eines als Diode geschalteten Transistors 130 verbunden. Der Emitter des Transistors 130 ist über einen Widerstand 131 an Massepotential angeschlossen. Der Emitter des Transistors 130 ist außerdem mit einer ersten Ausgangsklemme A eines Differenz-Ausgangsklemmenpaares verbunden. Der als Diode geschaltete Transistor 130The switching network 32a shown in FIG. 9 is designed in the same way as the switching network 31a, but has additional means for level shifting the output signal. Therefore, only the additional components for level shifting need to be dealt with here. The base of the regeneration differential current switch 127a is connected to the collector of a transistor 130 connected as a diode. The emitter of transistor 130 is connected to ground potential via a resistor 131. The emitter of transistor 130 is also connected to a first output terminal A of a differential output terminal pair. The transistor 130 connected as a diode bewirkt eine Pegelverschiebung, die für die logischen Schaltungen erforderlich ist, welche an das Schalt-Netzwerk 132a angeschlossen sind.causes a level shift that is necessary for the logical Circuits is required which are connected to the switching network 132a.

Die Basis des Transistors 1276 ist mit dem Kollektor eines als Diode geschalteten Transistors 133 verbunden. Der Emitter des Transistors 133 ist über einen Widerstand 134 mit Massepotential und über einen Widerstand 137 mit einer zweiten Ausgangsklemme B verbunden.The base of the transistor 1276 is connected to the collector of a transistor 133 connected as a diode. The emitter of the transistor 133 is connected to ground potential via a resistor 134 and to a second output terminal B via a resistor 137.

Die Wirkungsweise der Schaltungsanordnung nach F i g. 9 ist mit derjenigen der Schaltungsanordnung nach Fig.8 identisch und braucht daher nicht weiter im einzelnen beschrieben zu werden.The mode of operation of the circuit arrangement according to FIG. 9 corresponds to that of the circuit arrangement according to 8 is identical and therefore does not need to be described in further detail.

Das in Fig. 10 dargestellte Schalt-Netzwerk 30 stimmt mit dem Schall-Netzwerk 33 überein, abgesehen von einigen zusätzlichen Schaltungsteilen, die nachstehend im einzelnen beschrieben werden.The switching network 30 shown in FIG. 10 agrees with the sound network 33, apart from of some additional circuitry, which will be described in detail below.

Der Emitter eines sls Diode "e£^rth^f>!'^f>''^>n Tv^ncictnrc 130 ist mit dem Kollektor eines dritten als Diode geschalteten Transistors 145 verbunden, um eine Pegelverschiebung zu erzeugen. Der Emitter des Transistors 145 ist mit dem Kollektor eines Transistors 146 verbunden, der eine Stromquelle bildet. Der Emitier des Transistors 146 ist über einen Widersland 147 an eine Vorspannung von -2 V angelegt. Die Basis des Transistors 146 ist an Massepotential angeschlossen. Der Emitter des Transistors 145 ist mit einer ersten Ausgangsklemme A eines Differenz-Ausgangsklemmenpaares L angeschlossen.The emitter of a sls diode "e £ ^rt h ^f> ! '^f>"^> n Tv ^ ncictnrc 130 is connected to the collector of a third diode-connected transistor 145 to produce a level shift. The emitter of transistor 145 is connected to the collector of a transistor 146 which forms a current source. The emitter of transistor 146 is applied via a counter-land 147 at a bias voltage of -2 V. the base of transistor 146 is connected to ground potential. the emitter of transistor 145 is connected to a first output terminal a of a differential output terminal pair L connected.

Der Emitter eines zweiten, als Diode geschalteten Transistors 133 ist mit dem Kollektor eines vierten als Diode geschalteten Transistors 148 verbunden. Der Emitter des Transistors 148 ist mit dem Kollektor eines Transistors 149 verbunden, der eine zweite Stromquelle bildet Der Emitter des Transistors 149 ist über einen Widerstand 150 mit einer Vorspannung von - 2 V verbunden. Die Basis des Transistors 149 ist an Massepotential gelegt Der Kollektor dieses Transistors 149 ist über einen Widerstand 137 mit einem zweiten Ausgang B des Differenz-Ausgangsklemmenpaares ^ verbunden.The emitter of a second transistor 133 connected as a diode is connected to the collector of a fourth transistor 148 connected as a diode. The emitter of transistor 148 is connected to the collector of a transistor 149 which forms a second current source. The emitter of transistor 149 is connected via a resistor 150 to a bias voltage of -2V. The base of the transistor 149 is connected to ground potential. The collector of this transistor 149 is connected via a resistor 137 to a second output B of the differential output terminal pair ^.

Die Wirkungsweise des Schalt-Netzwerkes nach Fig. 10 ist die gleiche wie diejenige der Schalt-Netzwerke nach den F i g. 7, 7a und 8 und braucht daher im einzelnen nicht mehr erläutert zu werden.The mode of operation of the switching network according to FIG. 10 is the same as that of the switching networks according to FIGS. 7, 7a and 8 and therefore needs im individual not to be explained.

Das in F i g. 11 dargestellte Zeit- oder Verzögerungsglied 40 enthält zwei Differenzstrom-Schalttransistoren 155a und 1556, deren Emitter miteinander und mit dem Kollektor eines als Stromquelle wirkenden Transistors 156 verbunden sind. Der Emitter des Transistors 156 ist jber einen Widerstand 157 mit einer Vorspannung von beispielsweise —2 V verbunden. Die Basiselektrode ist an Massepotential gelegt Die Kollektoren der Transistoren 155a und 1556 sind über je einen Widerstand 158 bzw. 159 an eine Spannung von +5V angelegt Der Widerstand 158 ist ein abgeglichener Widerstand zum Ausgleich der Leistungsverlaste in den Transistoren 155a und 1556. Die Basen der Transistoren 155a und 1556 sind jeweils mit einer Eingangsklemme A bzw. B verbunden. Der Kollektor des Transistors 1556 ist mit der Basis eines als Emitterfolger geschalteten Transistors 160 verbunden. Der Kollektor des Transistors 160 ist an +5 V angeschlossen, während der Emitter mit einer Ausgangsklemme verbunden istThe in Fig. 11 contains two differential current switching transistors 155a and 1556, the emitters of which are connected to one another and to the collector of a transistor 156 acting as a current source. The emitter of transistor 156 is connected through a resistor 157 to a bias voltage of -2 volts, for example. The base electrode is connected to ground potential. The collectors of the transistors 155a and 1556 are each connected to a voltage of + 5V via a resistor 158 and 159, respectively. The resistor 158 is a balanced resistor to compensate for the power loads in the transistors 155a and 1556. The bases of the Transistors 155a and 1556 are connected to input terminals A and B , respectively. The collector of transistor 1556 is connected to the base of a transistor 160 connected as an emitter follower. The collector of transistor 160 is connected to +5 V, while the emitter is connected to an output terminal

!m Betrieb hat das Zeitglied 40 keine logische Funktion, sondern führt lediglich eine Signalverzögerung ein, welche der Laufzeit des Signals in den Verknüpfungsgliedern der zweiten Stufe 13 desIn operation, the timing element 40 has no logic function, but merely introduces a signal delay which increases the transit time of the signal in the Linking elements of the second stage 13 of the

Logik-Netzwerkes entspricht. Das Differenz-Eingangssignal wird den beiden Differenz-Transistoren 155a und 1556 zugeführt. Wenn das Eingangssignal des Transistors 155a positiver ist als das Eingangssignal des Transistors 155ft, fließt durch den Transistor 1556 kein Strom und ti entsteht am Widerstand 159 kein Spannungsabfall. Infolgedessen liefert der Transistor 160 bei diesem Zustand ein für eine logische 1 charakteristisches Ausgangssignal. Ist dagegen das Eingangssignal des Transistors 1556 positiver, wird der Widerstand 159 von Strom durchflossen, so daß an diesem Widerstand ein Spannungsabfall entsteht. Der Transistor 160 liefert dann als Ausgangssignal eine logische 0.Logic network. The differential input signal is the two differential transistors 155a and Supplied in 1556. When the input of transistor 155a is more positive than the input of the Transistor 155ft, no current flows through transistor 1556 and ti does not develop at resistor 159 Voltage drop. As a result, transistor 160 supplies a for a logical 1 in this state characteristic output signal. If, on the other hand, the input signal of transistor 1556 is more positive, the Current flows through resistor 159, so that a voltage drop occurs across this resistor. Of the Transistor 160 then supplies a logic 0 as an output signal.

Das in Fig. 12 im Detail dargestellte UND-Glied 41 weist einen Oberpegel-Differenzstromschalter 65 auf, der zwei Transistoren 165a und 1656 umfaßt, deren Emitter miteinander verbunden sind. Die Basen derThe AND element 41 shown in detail in FIG. 12 has an upper level differential current switch 65, which comprises two transistors 165a and 1656, the emitters of which are connected together. The bases of the

I IUMMMUlClI IUMMMUlCl

ojtf und i65l/ Sinu mit uCr pOSitiVCPi uT'ri. ojtf and i65l / Sinu with uCr pOSitiVCPi uT'ri.

negativen Eingangsklemme eines Oberpegel-Eingangsklemmenpaares U verbunden. Die Kollektoren der Transistoren 165a und 1656 sind über je einen Widerstand 166 bzw. 167 an eine Spannung von +5 V angelegt.negative input terminal of an upper level input terminal pair U connected. The collectors of transistors 165a and 1656 are connected to a voltage of +5 V via a resistor 166 and 167, respectively.

Ein Unterpegel-Differenzstromschalter 168 umfaßt zwei Transistoren 168a und 1686, deren Emitter miteinander verbunden sind. Die Basen der Transistoren 168a und 1686 sind mit der negativen bzw. positiven Eingangsklemme eines Unterpegel-Eingangsklemmenpaares L verbunden. Der Kollektor des Transistors 168a ist über den Widerstand 166 an +5V angelegt Der Kollektor des zweiten Transistors 1686 ist mit den Emittern der Transistoren 165a und 1656 verbunden. Die Emitter der Transistoren 168a und 1686 sind mit den Kollektoren eines eine Stromquelle bildenden Transistors 169 verbunden. Der Emitter des Transistors 169 ist über einen Widerstand 170 an eine Spannung von —2 V angelegt, während die Basis mit Massepotential verbunden istA sub-level differential current switch 168 comprises two transistors 168a and 1686, the emitters of which are connected together. The bases of transistors 168a and 1686 are connected to the negative and positive input terminals of a pair of sub-level L input terminals. The collector of transistor 168a is connected to + 5V through resistor 166. The collector of second transistor 1686 is connected to the emitters of transistors 165a and 1656. The emitters of the transistors 168a and 1686 are connected to the collectors of a transistor 169 which forms a current source. The emitter of the transistor 169 is connected to a voltage of -2 V through a resistor 170, while the base is connected to ground potential

Die Basis eines Transistors 171, der einen Ausgangs-Emitterfolger bildet, ist über den Widerstand 166 an die Spannung von +5V angelegt Der Kollektor dieses Transistors ist unmittelbar mit dieser Spannung verbunden. Der Emitter des Transistors 171 ist mit einer Ausgangsklemme verbunden.The base of a transistor 171, which forms an output emitter follower, is connected to the via resistor 166 Voltage of + 5V applied. The collector of this transistor is directly connected to this voltage tied together. The emitter of the transistor 171 is connected to an output terminal.

Im Betrieb erzeugt das UND-Glied 41 das MSB-Ausgangsbit (2³) des erfindungsgemäßen Vier-Bit-Quantisators, indem es die Ausgangssignale der Schalt-Netzwerke 30 und 33 nach der logischen Beziehung 33L ■ 3OU verknüpft Der Transistor 169 erzeugt den Schaltstrom, der durch den aus den Transistoren 168a, 1686,165a und 1656 bestehenden logischen Kascodebaum geleitet wird. Ein wahr-Signal, das der positiven Eingangsklemme zugeführt wird, bewirkt, daß der Transistor 1686 Strom leitet und der Transistor 168a gesperrt wird. Ebenso fließt in Abhängigkeit von den zugeführten Eingangssignalen Strom entweder durch den Transistor 165a oder den Transistor 1656. Eine an den Transistor 1656 angelegte logische 1 und eine dem Transistor 165a zugeführte logische 0 bewirkt, daß der Transistor 1656 Strom durch den Widerstand 167 zieht Infolgedessen wird der Transistor 165a gesperrt, was zur Folge hat, daß das Ausgangssignal des Transistors 171 einer logischen 1 entspricht Wenn jedoch ein einer logischen 1 entsprechendes Signal dem Transistor 165a und einer logischen 0 entsprechendes Signal dem Transistor 1656 zugeführt wird, fließt Strom durch den Transistor 165a und erzeugt einen Spannungsabfall am Widerstand 166,In operation, the AND gate 41 generates the MSB output bit (2 ³⁾ of the inventive four-bit quantizer by network switching who produces the output signals of the ke 30 and 33 according to the logical relationship 33L ■ 3OU linked Transistor 169 the Switching current that is conducted through the logical cascode tree consisting of transistors 168a, 1686, 165a and 1656. A true signal applied to the positive input terminal causes transistor 1686 to conduct current and transistor 168a to turn off. Similarly, current flows through either transistor 165a or transistor 1656 depending on the input signals applied. A logic 1 applied to transistor 1656 and a logic 0 applied to transistor 165a causes transistor 1656 to draw current through resistor 167 Transistor 165a blocked, with the result that the output signal of transistor 171 corresponds to a logic 1. However, if a signal corresponding to a logic 1 is fed to transistor 165a and a signal corresponding to a logic 0 is fed to transistor 1656, current flows through transistor 165a and is generated a voltage drop across resistor 166,

der ein Ausgar-gssigna! am Transistor 171 in Form einer logischen 0 zur Folge hat.the one Ausgar-gssigna! at transistor 171 in the form of a results in a logical 0.

Ein für eine logische I charakteristisches Signal am Transistor 168a und ein für eine logische 0 charakteristisches Signal am Transistor 1686 bewirken, daß der Transistor 168a durch den Widerstand 166 Strom zieht, was eine logische 0 als Ausgangssignal zur Folge hat. Daher liefert der Transistor 171 immer dann ein Ausgangssignal im Zustand der logischen 0, wenn Strom durch den Transistor 165a oder 168a fließtA signal characteristic of a logic I at transistor 168a and a signal characteristic of a logic 0 at transistor 1686 cause the Transistor 168a draws current through resistor 166 resulting in a logic 0 output. The transistor 171 therefore always supplies an output signal in the state of the logic 0 when current flows through transistor 165a or 168a

Wie aus Fig. 13 ersichtlich, weist das darin dargestellte V-Glied 42a einen ersten Oberpegel-Differenzstromschalter 175 auf, der zwei Transistoren 175a und 1756 umfaßt deren Emitter miteinander verbunden sind. Ein zweiter Oberpegel-Differenzstromschalter 176 umfaßt ebenfalls zwei Transistoren 176a und 1766, de^ren Emitter miteinander verbunden sind. Die Kollektoren der Transistoren 175a und 176a sind über einenAs can be seen from FIG. 13, the V-element 42a shown therein has a first upper level differential current switch 175 which comprises two transistors 175a and 1756, the emitters of which are connected to one another. A second upper-level differential current switch 176 also comprises two transistors 176a and 1766 ^r de en emitters are connected together. The collectors of transistors 175a and 176a are through one

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elektroden der Transistoren 1756 und 1766 sind über einen Widerstand 178 an +5 V angeschlossen.Electrodes of transistors 1756 and 1766 are connected to +5 V through a resistor 178.

Ein Transistor 179 bildet einen Ausgangs-Emitterfolger. Seine Basis ist mit den Kollektoren der Transistoren 175a und 176a verbunden. Der Kollektor des Transistors 179 ist an + 5 V angeschlossen, während der Emitter mit einer Ausgangsklemme verbunden istA transistor 179 forms an output emitter follower. Its base is with the collectors of the transistors 175a and 176a connected. The collector of transistor 179 is connected to + 5 V, while the emitter is connected to connected to an output terminal

Die Basen der Transistoren 1756 und 176a, die zu den beiden Oberpegel-Differenzstromschaltern 175 und 176 gehören, sind miteinander verbunden und an die positive Eingangsklemme eines Oberpegel-Differenz-Eingangsklemmenpaares U angeschlossen. Die Basen der Transistoren 175a und 1766 sind ebenfalls miteinander verbunden und an die negative Eingangsklemme des Oberpegel-Eingangsklemmenpaares angeschlossen.The bases of the transistors 1756 and 176a, which belong to the two upper level differential current switches 175 and 176, are connected to one another and are connected to the positive input terminal of an upper level differential input terminal pair U. The bases of transistors 175a and 1766 are also tied together and connected to the negative input terminal of the pair of upper level input terminals.

Ein Unterpegel-Differenzstromschalter 180 umfaßt zwei Transistoren 180a und 1806, deren Emitter miteinander verbunden sind Der Kollektor des Transistors 180a ist mit den Emittern der Transistoren 175a und 1756 verbunden. Der Kollektor des Transistors 1806 ist mit den Emittern der Transistoren 176a und 1766 verbunden. Die Basis des Transistors 1806 ist mit der positiven Eingangsklemme eines Unterpegel-Eingangsklemmenpaares L verbunden. Die Basis des Transistors 180a ist mit der negativen Klemme des Unterpegel-Eingangsklemmenpaares L verbunden.A sub-level differential current switch 180 comprises two transistors 180a and 1806, the emitters of which are connected to one another. The collector of transistor 180a is connected to the emitters of transistors 175a and 1756. The collector of transistor 1806 is connected to the emitters of transistors 176a and 1766. The base of transistor 1806 is connected to the positive input terminal of a pair of sub-level L input terminals. The base of transistor 180a is connected to the negative terminal of the pair of sub-level input terminals L.

Ein K-Pegel-Differenzstromschalter 181 umfaßt zwei Transistoren 181a und 1816, deren Emitter miteinander verbunden sind Der Kollektor des Transistors 181a ist mit der Basis des Emitterfolger-Transistors 179 verbunden. Der Kollektor des Transistors 1816 ist mit den Emittern der Transistoren des Unterpegel-Differenzstromschalters 180 verbunden Die Basis des Transistors 181a ist mit der positiven Klemme eines y-Pegel-Eingangsklemmenpaares verbunden. Die Basis des Transistors 1816 ist mit der negativen EingangskJemme des K-Pegel-Eingangsklemmenpaares verbunden. Die Emitter der Transistoren 181a und 1816 sind mit dem Kollektor eines als Stromquelle dienenden Transistors 182 verbunden. Der Emitter des Transistors 182 ist über einen Vorwiderstand 183 an eine Spannung von — 2 V angeschlossen, während die Basis an Massepotential angeschlossen istA K-level differential current switch 181 comprises two Transistors 181a and 1816, the emitters of which are connected together. The collector of transistor 181a is connected to the base of the emitter follower transistor 179. The collector of transistor 1816 is with connected to the emitters of the transistors of the sub-level differential current switch 180. The base of the Transistor 181a is connected to the positive terminal of a pair of y-level input terminals. The base of transistor 1816 is connected to the negative input terminal of the K level input terminal pair. The emitters of transistors 181a and 1816 are connected to the collector of a transistor 182 serving as a current source. The emitter of the transistor 182 is connected to a voltage of -2 V via a series resistor 183, while the base is connected to Ground potential is connected

Bei dem y-Glied 42a handelt es sich um eine Drei-Pegel-Kascodeschaltung, die zu der von Stromschalt-Emitterfolgern umfassenden Familie logischer Schaltungen gehörtDas y-Glied 42a führt die logische Funktion (U+ L) - yaus. Wenn dem Transistor 181a einThe y-gate 42a is a three-level cascode circuit belonging to the logic circuit family comprised of current switch emitter followers. The y-gate 42a performs the logic function (U + L) - y. When transistor 181a is on

27 Ol 87527 Ol 875

für eine logische 1 charakteristisches Signal und dem Transistor 181 6ein Für eine logische 0 charakteristisches Signal zugeführt wird, fließt, der von dem eine Stromquelle bildenden Transistor 182 gelieferte Strom durch den Widerstand 177. Der Spannungsabfall am Widerstand 177 bewirkt, daß der Transistor 179 ein für eine logische 0 charakteristisches Ausgangssignal liefert.for a logical 1 characteristic signal and the Transistor 181 6ein Characteristic for a logical 0 Signal is supplied, the current supplied from the transistor 182 forming a current source flows through resistor 177. The voltage drop across resistor 177 causes transistor 179 to turn on for delivers a logical 0 characteristic output signal.

Wenn dem Transistor 1816 das Signal für eine logische 1 und dem Transistor 181a das Signal für eine logische 0 zugeführt wird, fließt der vom Transistor 182 als Stromquelle gelieferte Strom durch den Transistor 181b, während der Transistor 181/1 gesperrt ist. Der Stromfluß erfolgt dann entweder durch den Transistor 180a oder den Transistor 180ό, je nachdem, welche Eingangssignale an diesen Transistoren anliegen. Ein Signal für eine logische I am Transistor 1806 und ein Signal für eine logische 0 am Transistor 180a bewirken, daß der Trsnsisicr 180t den Strom den Transistoren 176a und 17öözufließt Wenn ein Signal für eine logische I am Trü.isistor 1766 anliegt, leitet dieser Transistor Strom durch den Widerstand 178, was bedeutet, daß der Transistor 179 ein für eine logische I charakteristisches Ausgangssignal liefert. Wenn jedoch dem Transistor 1766 das Signal für eine logische 0 zugeführt wird, fließt der Strom durch den Transistor 176a und erzeugt einen Spannungsabfall am Widerstand 177, so daß das Ausgangssignal einer logischen 0 entspricht.When the transistor 1816 receives the signal for a logical 1 and the transistor 181a the signal for a logic 0 is supplied, the current supplied by transistor 182 as a current source flows through the transistor 181b, while transistor 181/1 is blocked. Of the Current flow then takes place either through the transistor 180a or the transistor 180ό, depending on which Input signals are present at these transistors. A signal for a logic I on transistor 1806 and a Signal for a logic 0 at transistor 180a cause the Trsnsisicr 180t to pass the current to the transistors 176a and 17öö is flowing when a signal for a logical I is applied to the Trü.isistor 1766, this transistor conducts Current through resistor 178, which means that transistor 179 is a characteristic of a logic I. Output signal supplies. However, when the signal for a logic 0 is applied to transistor 1766, flows the current through transistor 176a and creates a voltage drop across resistor 177 so that the Output signal corresponds to a logical 0.

Die Arbeitsweise der Oherpegel-Differenzsiromschalter und der Mittelpegel-Differenzstromschalter entspricht derjenigen eines klassischen Exclusiv-ODER-Gliedes und braucht daher im einzelnen nicht mehr beschrieben zu werden.How the high-level differential sirom switches work and the mean level differential current switch corresponds to that of a classic exclusive-OR gate and therefore does not need to be described in detail.

Wie aus F i g. 14 ersichtlich, weist ein Exclusiv-ODER-Glied einen ersten Oberpegel-Differenzstromschalter 185 auf, der zwei Transistoren 185a und 1856 umfaßt, deren Emitter miteinander verbunden sind. Ein zweiter Oberpegel-Differenzstromschalter 186 enthält ebenfalls zwei Transistoren 186a und 1866, deren Emitter miteinander verbunden sind. Die Kollektoren der Transistoren 185a und 186a sind über einen WiderstandAs shown in FIG. 14 shows an exclusive-OR gate a first upper level differential current switch 185 comprising two transistors 185a and 1856, whose emitters are connected to one another. A second upper level differential current switch 186 is also included two transistors 186a and 1866 with their emitters tied together. The collectors of the Transistors 185a and 186a are across a resistor

187 mit +5V verbunden. Die Kollektoren der Transistoren 1856 und 1866 sind über einen Widerstand187 connected to + 5V. The collectors of transistors 1856 and 1866 are across a resistor

188 mit + 5 V verbunden.188 connected to + 5V.

Die Basis eines Emitterfolger-Transistors 189 ist über den Widerstand 188 an +5V angeschlossen. Der Kollektor des Transistors 189 ist unmittelbar an +5 V angeschlossen, während der Emitter an eine Ausgangsklemme angeschlossen ist.The base of an emitter follower transistor 189 is connected to + 5V through resistor 188. Of the The collector of transistor 189 is connected directly to +5 V, while the emitter is connected to an output terminal connected.

Die Basen der Transistoren 1856 und 186a sind miteinander und mit der positiven Eingangsklemme eines Oberpegel-Eingangsklemmenpaares U verbunden. Die Basen der Transistoren 185a und 1866 sind mit der negativen Eingangsklemme des Oberpegel-Eingangsklemmenpaares verbunden.The bases of transistors 1856, 186a are connected together and to the positive input terminal of an upper level input terminal pair U. The bases of transistors 185a and 1866 are connected to the negative input terminal of the pair of upper level input terminals.

Ein Unterpegei-Differenzstromschalter 190 umfaßt zwei Transistoren 190a und 1906, deren Emitter miteinander verbunden sind. Der Kollektor des Transistors 190a ist mit den Emittern des ersten Oberpegel-Differenzstromschalters 185 verbunden. Der Kollektor des Transistors 1906 ist mit den Emittern des zweiten Oberpegel-Differenzstromschalters 186 verbunden. Die Basis des Transistors 190a ist mit der positiven Eingangsklemme eines Unterpegel-Eingangsklemmenpaares L verbunden. Die Basis des Transistors 1906 ist mit der negativen Eingangsklemme des Unterpegel-Eingangsklemmenpaares verbunden.A sub-level differential current switch 190 comprises two transistors 190a and 1906, the emitters of which are connected to one another. The collector of the transistor 190a is connected to the emitters of the first upper level differential current switch 185. The collector of the transistor 1906 is connected to the emitters of the second upper level differential current switch 186. The base of the transistor 190a is connected to the positive input terminal of a pair of sub-level L input terminals. The base of transistor 1906 is connected to the negative input terminal of the sub-level input terminal pair.

Eine Stromquelle umfaßt einen Transistor 191, dessen Kollektor mit den Emittern des Unterpegel-Differenzstromschalters 190 verbunden ist Der Emitter des Transistors 191 ist über einen Widerstand 192 mit einer Vorspannung von -2 V verbunden, während die Basis an Massepotential angeschlossen ist.A current source comprises a transistor 191, the collector of which is connected to the emitters of the sub-level differential current switch 190 is connected to the emitter of transistor 191 through a resistor 192 to a Bias voltage of -2 V connected while the base is connected to ground potential.

Bei dem Exclusiv-ODER-Glied 43λ handelt es sich um eine Zwei-Pegel-Kascodeschaltung der Stromschalt-Emitterfolger umfassenden Familie logischer Schaltungen. Der erste Pegel ist ein Differenzstromschalter h. Form des aus den Transistoren 190a und 1906 bestehenden Emitterfolgers. Ein dem Transistor 190a zugeführtes Eingangssignal, das für eine logische 1 charakteristisch ist, schaltet diesen Transistor durch und schaltet den Transistor 1906 ab. Die Stromquelle 191 bewirkt dann einen Stromfluß durch den Transistor 190a und durch einen der beiden Oberpegel-Transhtoren 185a oder 1856, je nachdem, welche Eingangssignale diesen Transistoren zugeführt werden. Ein für eineThe exclusive-OR gate 43λ is a two-level cascode circuit of the current switching emitter follower comprehensive family of logic circuits. The first level is a differential current switch h. Shape of the emitter follower consisting of transistors 190a and 1906. On to transistor 190a supplied input signal, which is characteristic of a logical 1, switches this transistor through and turns off transistor 1906. The current source 191 then causes a current to flow through the transistor 190a and through one of the two upper level transmitters 185a or 1856, depending on the input signals these transistors are fed. One for one

Transistor 185a zugeführt wird, schaltet diesen Transistor ein und schaltet den Transistor 1856 ab. Daher fließt dann der Strom durch den Widerstand 187 und der Ausgangs-Emitterfolger 189 erzeugt ein Signal, das für eine logische 1 charakteristisch ist. Wenn jedoch ein Signal für eine logische 1 dem Transistor 1856 zugeführt wird, ist dieser Transistor durchgeschaltet und der Transistor 185a gesperrt. Dann fließt der Strom durch den Widerstand 188 und bewirkt einen Spannungsabfall, der zur Folge hat, daß der Transistor 189 das Ausgangssignal für eine logische 0 liefert. Demgemäß ist das Ausgangssignal eine logische 0, wenn für eine logische 1 charakteristische Eingangssignale sowohl dem Transistor 190a als auch dem Transistor 1856 zugeführt werden.Transistor 185a is supplied, turns that transistor on and turns transistor 1856 off. Hence flows then the current through resistor 187 and output emitter follower 189 produces a signal that is for a logical 1 is characteristic. However, when a signal for a logical 1 is applied to transistor 1856 is, this transistor is turned on and the transistor 185a is blocked. Then the current flows through the resistor 188 and causes a voltage drop, which has the consequence that the transistor 189 the Provides output signal for a logical 0. Accordingly, the output signal is a logic 0 if for a logic 1 characteristic input signals to both transistor 190a and transistor 1856 are fed.

Wenn dem Transistor 1906 das Signal für eine logische I und dem Transistor 190a das Signal für eine logische 0 zugeführt werden, ist der Transistor 190a gesperrt und es führt der Transistor 1906 den vom Transistor 191 gelieferten Strom. Wird dem Transistor 186a das Signal für eine logische 1 und dem Transislor 1866 das Signal für eine logische 0 zugeführt, so leitet der Transistor 186a Strom durch den Widerstand 187 und es liefert der Emitterfolger 189 ein Ausgangssignal im 1-Zustand. Wenn jedoch das Signal für ein J logische 1 dem Transistor 1866 und das Signal für eine logische 0 dem Transistor 186a zugeführt wird, leitet der Transistor 1866 Strom durch den Widerstand 188 und es liefert der Emitterfolger 189 das Ausgangssignal für eine logische 0. Auch hier ist wieder ersichtlich, daß das Ausgangssignal einer logischen 0 entspricht, wenn den U- und ί,-Klemmenpaaren die gleichen Signale zugeführt werden.When the signal for a logic I is fed to the transistor 1906 and the signal for a logic 0 is fed to the transistor 190a, the transistor 190a is blocked and the transistor 1906 carries the current supplied by the transistor 191. If the signal for a logical 1 is fed to the transistor 186a and the signal for a logical 0 is fed to the transistor 1866, the transistor 186a conducts current through the resistor 187 and the emitter follower 189 supplies an output signal in the 1 state. However, when the signal for a logical 1 is applied to transistor 1866 and the signal for a logical 0 is applied to transistor 186a, transistor 1866 conducts current through resistor 188 and emitter follower 189 provides the output signal for a logical 0. Again it can again be seen that the output signal corresponds to a logic 0 if the same signals are fed to the U and ί, terminal pairs.

Anhand Fig. 15 wird nunmehr das Signalspeicherund Pegelschiebe-Netzwerk 46a mehr im einzelnen erläutert. Die Kathode einer zur Pegelverschiebung dienenden Zener-Diode 200 ist mit einer Eingangsklemme I verbunden, während die Anode mit dem Kollektor einer Pegelschiebe-Stromquelle verbunden ist, die hier als Transistor 201 veranschaulicht ist. Die Basis des Transistors 201 ist an ein Vorspann-Netzwerk 49 angeschlossen, während der Emitter über einen Widerstand 202 mit - 5,2 V verbunden istReferring now to Figure 15, the latch and Level shift network 46a explained in more detail. The cathode one for level shifting Serving Zener diode 200 is connected to an input terminal I, while the anode is connected to the collector a level shifting current source is connected here illustrated as transistor 201. The base of transistor 201 is connected to a bias network 49 while the emitter is connected to -5.2V through a resistor 202

Die Basis eines Emitterfolger-Transistors 203 ist mit der Anode der Zenerdiode 200 verbunden. Der Kollektor des Transistors 203 ist an Massepotential angeschlossen, während der Emitter über einen Widerstand 204 mit -5,2 V verbunden ist Ein zweiter Emitterfolger-Transistor 205 hat ebenfalls einen anThe base of an emitter follower transistor 203 is connected to the anode of the Zener diode 200. Of the The collector of the transistor 203 is connected to ground potential, while the emitter is connected to a Resistor 204 is connected to -5.2 volts. A second emitter follower transistor 205 also has one on

27 Ol27 Ol

Massepotential angeschlossenen Kollektor, während seine Basis an ein Vorspann-Netzwerk 47 angeschlossen ist Der Emitter des Transistors 205 ist über einen Widerstand 206 mit -5,2 V verbunden.Collector connected to ground potential, while its base is connected to a biasing network 47 The emitter of transistor 205 is connected to -5.2 volts through a resistor 206.

Ein Differ-crzstromschalter 207 umfaßt zwei Transistören 207a und 2076. Die Basen der Transistoren 207a und 2076 sind jeweils mit dem Emitter des Transistors 205 bzw. 203 verbunden. Die Kollektoren der Transistoren 207a und 2076 sind jeweils über einen Widerstand 208 bzw. 209 an das Massepotential angeschlossen.A differential current switch 207 comprises two transistors 207a and 2076. The bases of the transistors 207a and 2076 are connected to the emitter of transistors 205 and 203, respectively. The collectors of the Transistors 207a and 2076 are each connected to ground potential via a resistor 208 and 209, respectively connected.

Ein zweiter Differenzstromschalter 210 umfaßt zwei Transistoren 210a und 2106, deren Emitter miteinander verbunden sind. Der Kollektor des Transistors 210a ist mit dem Kollektor des Transistors 207a verbunden. Der Kollektor des Transistors 2106 ist mit dem Kollektor des Transistors 2076 verbunden. Der Differenzstromschalter 210 liefert die positive Rückkopplung für den Speicherteil der vorliegenden Schaltungsanordnung.A second differential current switch 210 comprises two transistors 210a and 2106, the emitters of which are connected to one another are connected. The collector of transistor 210a is connected to the collector of transistor 207a. Of the The collector of transistor 2106 is connected to the collector of transistor 2076. The differential current switch 210 provides the positive feedback for the Memory part of the present circuit arrangement.

Eine differentiell schaltbare Stromquelle 213 umfaßt 21) zwei Transistoren 2ü3;? uind 213Ö, deren Emitter miteinander und über einen Widerstand 214 mit - 5,2 V verbunden sind. Der Kollektor des Transistors 213a ist mit den Emittern des Differenzstromschalters 207 verbunden. Der Kollektor des Transistors 2136 ist mit den Emitterelektroden des Differenzstromschalters 210 verbunden. Die Basis des Transistors 2136 ist mit einer ersten Steuersignalklemme LTverbunden. Die Basis des Transistors 213a ist mit einer zweiten Steuersignalquelle LTverbunden. J₀ A differentially switchable current source 213 comprises 21) two transistors 2ü3 ;? uind 213Ö, the emitters of which are connected to one another and via a resistor 214 to -5.2 V. The collector of the transistor 213a is connected to the emitters of the differential current switch 207. The collector of the transistor 2136 is connected to the emitter electrodes of the differential current switch 210. The base of transistor 2136 is connected to a first control signal terminal LT. The base of the Tra nsistors 213a is LTverbunden with a second control signal source. J ₀

Die Basis des Transistors 210a ist über einen Widerstand 211 mit -5,2 V verbunden. Der Emitter des Transistors 2106 ist mit —5,2 V über einen Widerstand 212 verbunden.The base of transistor 210a is connected to -5.2 volts through resistor 211. The emitter of the Transistor 2106 is connected to -5.2 volts through resistor 212.

Ein erster Ausgangs-Emitterfolger wird hier von j-, einem Transistor 215 mit einem Dreifach-Emitter gebildet Der Kollektor dieses Transistors 215 ist unmittelbar an Masse und die Basis über einen Widerstand 209 an Massepotential angeschlossen. Der erste Emitter des Transistors 215 ist mit einer Ausgangsklemme AUSi verbunden. Der zweite Emitter ist mit einem zweiten Ausgang AUS2 verbunden. Der dritte Emitter des Transistors 215 ist mit der Basis des Transistors 210a verbunden. Es wird hier ein Transistor mit Dreifach-Emitter verwendet, damit die 4^ einzelnen Ausgangsklemmen AUSi und AUS2 individuell mit anderen Ausgangsklemmen in Form einer verdrahteten ODER-Verknüpfung verbunden werden können, um die Verbindung mehrerer Quantisatoren zu vereinfachen.A first output emitter follower is formed here by j-, a transistor 215 with a triple emitter. The collector of this transistor 215 is connected directly to ground and the base via a resistor 209 to ground potential. The first emitter d it Tra nsistors 215 is connected to an output terminal of AuSi. The second emitter is connected to a second output AUS2 . The third emitter of transistor 215 is connected to the base of transistor 210a. There is here a transistor with triple Emit ter ver whom det, dam the 4 ^ output modules Ausi and OFF2 it individually with other output terminals in the form of a wired OR function can be connected to the connection to simplify several quantizers.

Ein zweiter Ausgangs-Emitterfolger wird hier von einem Transistor 216 gebildet, der ebenfalls einen Dreifach-Emitter aufweist. Der Kollektor dieses Transistors ist unmittelbar und die Basis über den Widerstand 208 mit Massepotential verbunden. Der erste Emitter des Transistors 216 ist mit der ersten Klemme A US 1 eines zweiten Ausgangsklemmenpaares verbunden. Der zweite Emitter des Transistors 216 ist mit der zweiten Ausgangsklemme A US 2 des zweiten Ausgangsklemmenpaares verbunden. Der dritte Emitter ist mit der _bo Basis des Transistors 2106 verbunden.A second output emitter follower is formed here by a transistor 216 which also has a triple emitter. The collector of this transistor is connected directly and the base via the resistor 208 to ground potential. The first emitter of transistor 216 is connected to the first terminal A US 1 of a second output terminal pair. The second emitter of transistor 216 is connected to the second output terminal A US 2 of the second output terminal pair. The third emitter is connected to the _{base b} o of the transistor 2106.

Im Betrieb liefert das in Fig. 15 dargestellte Signalspeicher- und Pegelverschiebe-Netzwerk 46a ein im Pegel verschobenes Ausgangssignal, indem es eine Bezugsspannung erzeugt, welche die Mitte der Diffe- (,₅ renz zwischen den für eine logische 1 und eine logische 0 charakteristischen Ausgangssignalen des logischen Netzwerkes bildet. Die Zenerdiode 200 verschiebt denIn operation State RAM and represented 15 level shifting network 46, which provides in FIG. A shifted in level output signal by generating a reference voltage, which the center of the differential _(5, rence between a logic 1 and a logic 0 characteristic output signals of the logical network. The zener diode 200 shifts the Pegel des eintreffenden logischen Signals. Der Emitter folger-Transistor 203 puffert das Signal zwischen dei Diode 200 und der Basis des Transistors 2076. Dei Bezugspegel des Transistors 207a wird durch ein« Bezugsspannung R über den Transistor 205 eingestellt Die Spannung R bestimmt die Mitte des logischer Signalhubes zwischen den logischen Zuständen 0 und 1 die vom Transistor 203 gebildet werden. So ist, wenn an Eingang I der Zustand einer logischen 1 anliegt, dit Basis des Transistors 203 um etwa 200 mV positiver al: die Basis des Transistors 205. Daher wird die Basis de: Transistors 2076 einen Schaltstrom durch den Transi stör 213a leiten, wenn das Signal für eine logische 1 ai die Basis des Transistors 213a angelegt wird. Dei Emitterfolger-Transistor 216 liefert dann seinerseits da: für eine logische 1 charakteristische Ausgangssignal.Level of the incoming logical signal. The emitter follower transistor 203 buffers the signal between the diode 200 and the base of the transistor 2076. The reference level of the transistor 207a is set by a reference voltage R via the transistor 205. The voltage R determines the middle of the logical signal swing between the logical states 0 and 1 formed by transistor 203. So, if the state of a logical 1 is present at input I, the base of transistor 203 is about 200 mV more positive than the base of transistor 205. Therefore, the base of transistor 2076 will conduct a switching current through transistor 213a if the signal for a logic 1 ai is applied to the base of transistor 213a. The emitter follower transistor 216 then for its part supplies there: for a logical 1 characteristic output signal.

Wenn der Zustand für eine logische 0 an di< Zenerdiode 200 angelegt wird, leitet der Transistor 207, Strom durch den Widerstand 208 und den Transistoi 213a, wenn das Signal für eine logische 1 an die Basi: dieses Transistors gelegt wird. Daher wird von den Emitterfolger 215 das Signal für eine logische 1 erzeugt.If the state for a logical 0 is applied to di <Zener diode 200, transistor 207 conducts, Current through resistor 208 and transistor 213a when the signal for a logical 1 to the base: this transistor is placed. The emitter follower 215 therefore generates the signal for a logical 1.

Die Eingangssignale LTund LT, die von dem Treibei 48 geliefert werden, erzeugen eine temperaturkompen sierte Spannung am Widerstand 214, um einei Vorspannstrom aufrechtzuerhalten, der weitgehen« temperaturunabhängig ist Wenn das Signal LT größe ist als das Signal LT, bewirkt der Transistor 2136 de: Differenzstromschalters eine positive Rückkopplunj durch den Transistor 210a, den Emitter-Folger 216, dei Transistor 2106, den Emitterfolger 215 und zurück zun Transistor 210a. Diese positive Rückkopplung bewirk einen bistabilen Schaltvorgang, der es gestattet, dii Ausgangsstufe als Daten-Speicherregtster zu verwen den.The input signals LT and LT, which are supplied by the driver 48, generate a temperature-compensated voltage across the resistor 214 in order to maintain a bias current which is largely independent of temperature. If the signal LT is greater than the signal LT, the transistor 2136 causes the differential current switch positive feedback through transistor 210a, emitter follower 216, transistor 2106, emitter follower 215 and back to transistor 210a. This positive feedback causes a bistable switching process that allows the output stage to be used as a data storage controller.

Demgemäß haben der Diode 200 und dem Transisto 213a zugeführte Signale, die jeweils für eine logische charakteristisch sind, zur Folge, daß der Emitterfolge 216 ein für eine logische 1 charakteristisches Ausgangs signal und der Emitterfolger 215 ein für eine logische I charakteristisches Ausgangssignal liefert Wird de Diode 200 ein für eine logische 0 charakteristische Eingangssignal und dem Transistor 213 ein für eim logische 1 charakteristisches Eingangssignal zugeführt so liefern die Transistoren 215 und 216 für eine logisch! 1 bzw. 0 charakteristische Ausgangssignale. Es ist ferne ersichtlich, daß ein dem Transistor 2136 zugeführte Signal, das für eine logische 1 charakteristisch ist, da Ausgangs-Speicher-Netzwerk in den Schaltzustani bringt, bei dem es die Ausgangszustände speichert, dl· vorher eingegeben wurden. Wenn das dem Transisto 213a zugeführte Steuersignal über das dem Transisto 2136 zugeführte Signal ansteigt, wird das Ausgangs Speicher-Netzwerk in den Zustand zurückgebracht, ii dem eine Signalaufnahme möglich ist, bis das nächsti Umschalten in den Speicherzustand erfolgtAccordingly, the diode 200 and the transistor 213a have applied signals, each for a logic are characteristic, with the result that the emitter sequence 216 has a characteristic of a logical 1 output signal and the emitter follower 215 on for a logical I. If the diode 200 supplies a characteristic output signal, a characteristic of a logic 0 is provided Input signal and the transistor 213 is supplied with an input signal characteristic of a logic 1 so transistors 215 and 216 provide a logical! 1 or 0 characteristic output signals. It is far off it can be seen that a signal applied to transistor 2136, which is characteristic of a logic 1, is there Brings the output memory network into the switching state in which it stores the output states, dl previously entered. When the control signal fed to the transistor 213a is greater than that of the transistor 2136 increases, the output storage network is returned to the state, ii a signal recording is possible until the next i Switching to the memory state takes place

Wie Fig. 16 zeigt, weist das Vorspann-Netzwerk 41 eine Bezugsstromquelle auf, die hier als Transistor 221 dargestellt ist, dessen Basis an Massepotential um dessen Emitter über einen Widerstand 221 an - 2 \ angeschlossen ist. Der Kollektor ist Ober einci Widerstand 222 an + 5 V angeschlossen. Eine zu Pegelverschiebung dienende Stromquelle wird hier voi einem Transistor 223 gebildet, dessen Emitter übe einen Widerstand 224 an -5,2 V angeschlossen ist. Dii Basis ist mit einer Eingangsklemme verbunden un< erhält eine Vorspannung von dem Vorspann-Netzwerl 49. Der Kollektor des Transistors 223 ist mit der AnodiAs FIG. 16 shows, the header network 41 a reference current source, which is shown here as transistor 221, whose base is connected to ground potential whose emitter is connected to - 2 \ via a resistor 221. The collector is Ober einci Resistor 222 connected to + 5V. A current source used for level shifting is voi here a transistor 223 is formed, the emitter of which is connected to -5.2 V via a resistor 224. Dii The base is connected to an input terminal and receives a bias voltage from the bias network 49. The collector of transistor 223 is connected to the anode

einer zur Pegelverschiebung dienenden Zenerdiode 225 und mit einer Ausgangsklemme verbunden.a Zener diode 225 serving for level shifting and connected to an output terminal.

Die Kollektor-Basis-Strecke eines als Ausgangs-Emitterfolger dienenden Transistors 226 ist parallel zum Widerstand 222 geschaltet. Dabei ist der Kollektor an + 5 V angeschlossen. Der Emitter des Widerstandes 226 ist mit der Kathode der Diode 225 verbunden.The collector-base path of a transistor 226 serving as an output emitter follower is parallel to the Resistor 222 switched. The collector is connected to + 5V. The emitter of resistor 226 is connected to the cathode of the diode 225.

Im Betrieb erzeugt das Vorspann-Netzwerk 47 einen logischen Pegel, der in der Mitte zwischen den logischen Pegeln aller Verknüpfungsglieder 40,41,42 und 43 liegt. Dieser mittlere Bezugspegel wird dann in der gleichen Weise wie von den Pegel-Verschiebern in den Ausgangsstufen verschoben und bildet eine gemeinsame Vorspannung, die dazu benutzt wird, Schwankungen auszugleichen, die durch Änderungen in der Stromversorgung und Temperaturschwankungen bedingt sind. Diese Kompensation erfolgt durch die Verwendung genau abgeglichener Komponenten, wie Zenerdioden und Transistoren. Die logische Bezugsspannung wird erzeugt, indem ein Strom, der von der aus Transistor 220 und Widerstand 221 bestehenden Stromquelle erzeugt wird, durch einen Widerstand 222 geleitet wird, der halb so groß ist wie der Lastwiderstand in den Verknüpfungsgliedern. Daher erzeugt der Widerstand 222 eine Spannung, die halb so groß ist wie die Spannungsänderung, die normalerweise in den Verknüpfungsgliedern auftritt Der Transistor 226 dient dann dazu, diesen Bezugspegel zu verschieben und zu isolieren, wie es auch in jedem der Verknüpfungsglieder der Fall war. Die Zenerdiode 225 dient dazu, die Spannung am Emitter des Transistors 226 auf einen Wert zu verschieben, der in der Mitte zwischen den im Pegel verschobenen Ausgangssignalen der Logik liegtIn operation, the preamble network 47 produces a logic level that is midway between the logic levels Levels of all logic elements 40, 41, 42 and 43 lies. This mean reference level is then set in the same way as by the level shifters in the Output stages shifted and forms a common bias voltage, which is used to reduce fluctuations to compensate, which are caused by changes in the power supply and temperature fluctuations. This compensation takes place through the use of precisely balanced components such as Zener diodes and transistors. The logic reference voltage is generated by drawing a current from the transistor 220 and resistor 221 existing current source is generated, is passed through a resistor 222 which is half is as great as the load resistance in the logic elements. Therefore, resistor 222 generates a Voltage that is half the voltage change that normally occurs in the logic gates The transistor 226 then serves to shift this reference level and isolate it as it does was also the case in each of the links. The Zener diode 225 is used to reduce the voltage on the Emitter of transistor 226 to shift to a value which is in the middle between the in level shifted output signals of the logic

Annan Fig. 17 wird nun der Treiber 48 für die den Ausgangsstufen zuzuführenden Taktsignale näher erläutert. In diesem Treiber ist ein Widerstand 230 zwischen +5 V und Kollektor und Basis eines ersten, als Diode geschalteten Transistors 231 geschaltet Der Emitter dieses Transistors 231 ist mit Kollektor und Basis eines zweiten, ebenfalls als Diode geschalteten Transistors 232 verbunden. Der Emitter des Transistors 232 ist mit der Kathode einer zur Vorspannungs-Kompensation dienenden Zenerdiode 233 verbunden. Die Anode der Zenerdiode 233 ist mit Kollektor und Basis eines dritten, als Diode geschalteten Transistors 234 verbunden. Der Emitter des Transistors 234 ist über einen Widerstand 235 an —5,2 V angeschlossen.17, the driver 48 for the clock signals to be fed to the output stages will now be explained in more detail. In this driver a resistor 230 is between +5 V and the collector and base of a first, than Diode-connected transistor 231 connected The emitter of this transistor 231 is collector and Base of a second transistor 232, also connected as a diode. The emitter of the transistor 232 is connected to the cathode of a zener diode 233 used for bias voltage compensation. the The anode of the Zener diode 233 is connected to the collector and base of a third transistor 234 connected as a diode tied together. The emitter of transistor 234 is connected to -5.2 volts through resistor 235.

Ein Emitterfolger-Spannungsgenerator, der hier als Transistor 236 dargestellt ist, weist einen an +5V angeschlossenen Kollektor und eine mit Basis und Kollektor des Transistors 231 verbundene Basis auf.An emitter follower voltage generator, shown here as transistor 236, has one at + 5V connected collector and a base connected to the base and collector of the transistor 231 base.

Ein Differenzstromschalter 237 besteht aus zwei Transistoren 237a und 237f>, deren Emitter miteinander verbunden sind. Die Kollektoren der Transistoren 237a und 2376 sind mit dem Emitter des Transistors 236 über je einen Widerstand 238 bzw. 239 verbunden. Die Basis des Transistors 237a ist mit einer Eingangsklemme verbunden, die ein Ausgangs-Schalttaktsignal OLCvon einem äußeren Takt-Netzwerk 50 (Fig. 1) empfängt. Die Basis des Transistors 2376 ist mit einer Eingangsklemme verbunden, die von dem Taki-Nefzwerk 50 das Taktsignal OLCempfängt.A differential current switch 237 consists of two transistors 237a and 237f>, the emitters of which are connected to one another. The collectors of transistors 237a and 2376 are connected to the emitter of transistor 236 via a resistor 238 and 239, respectively. The base of transistor 237a is connected to an input terminal which receives an output switching clock signal OLC from an external clock network 50 (FIG. 1). The base of the transistor 2376 is connected to an input terminal which receives the clock signal OLC from the Taki network 50.

Die Emitter der Transistoren 237a und 237b sind mit dem Kollektor einer Stromquelle verbunden, die hier als Transistor 240 dargestellt ist. Der Emitter des Transistors 240 ist über einen Widerstand 241 an - 5,2 V angeschlossen, wogegen die Basis mit Kollektor und Basis des Transistors 234 verbunden ist.The emitters of transistors 237a and 237b are connected to the collector of a current source, which is shown here as transistor 240. The emitter of transistor 240 is connected to -5.2 V via a resistor 241, while the base is connected to the collector and base of transistor 234.

ίοίο

Ein als erster Ausgangs-Emitterfolger dienender Transistor 242 ist mit seiner Basis an den Kollektor des Transistors 237a angeschlossen. Sein Kollektor ist mit + 5 V verbunden. Der Emitter des Transistors 242 ist mit der Kathode einer zur Verschiebung des Ausgangspegels dienenden Zenerdiode 243 verbunden. Die Anode der Diode 243 ist über einen Widerstand 244 an —5,2 V angeschlossen. Die Anode ist außerdem mit einer Ausgangsklemme verbunden, die das Steuersignal LTdtn Ausgangs-Netzwerken 46abis46ezuführt.A transistor 242 serving as the first output emitter follower has its base connected to the collector of the transistor 237a. Its collector is connected to + 5V. The emitter of the transistor 242 is connected to the cathode of a Zener diode 243 which is used to shift the output level. The anode of diode 243 is connected to -5.2 volts through resistor 244. The anode is also connected to an output terminal which supplies the control signal LTdtn to output networks 46abis46.

Ein als zweiter Ausgangs-Emitterfolger dienender Transistor 245 ist mit seiner Basis an den Kollektor des Transistors 2376 und mit seinem Kollektor an +5V angeschlossen. Der Emitter ist mit der Kathode einer zweiten, ebenfalls zur Pegelverschiebung dienenden Zenerdiode 246 verbunden. Die Anode der Diode 246 ist über einen Widerstand 247 an -5,2 V geschlossen. Die Anode der Diode 246 ist weiterhin mit einer Ausgangsklemme verbunden, welche den Ausgangs-Netzwerken die Taktsignale LrzuführtA transistor 245 serving as a second output emitter follower has its base connected to the collector of the Transistor 2376 and its collector connected to + 5V. The emitter is one with the cathode second, also serving for level shifting Zener diode 246 connected. The anode of diode 246 is Closed to -5.2 V through a resistor 247. The anode of diode 246 is still with a Connected output terminal, which feeds the clock signals Lr to the output networks

Der in Fig. 17 dargestellte Treiber hat die Funktion, die logischen Pegel der ihm zugeführten Eingangssignale, wie sie von einer üblichen emittergekoppelten Logik geliefert werden und die beispielsweise bei -0,9 und -1,7V liegen, in die logischen Pegel umzusetzen, welche an den LT- und LT-Eingangsklemmen der Ausgangsstufen benötigt werden. Damit die ebenfalls zur Pegelverschiebung und zugleich zur Signalspeicherung dienenden Ausgangsstufen auch unter ungünstigsten Bedingungen bezüglich Temperatur und Stromversorgung im gleichen Bereich liegen, muß dieser Treiber sehr genaue Spannungspegel liefern, um den Vorspann-Strom in den Ausgangsstufen auf den richtigen Wert einzustellen und dadurch die endgültigen Ausgangsspannungen zu bestimmen. Der Treiber Hefen daher Spannungspegel welche die Stromänderungen in den Ausgangsstufen ..n wesentlichen temperaturunabhängig machen. The driver shown in FIG. 17 has the function of converting the logic levels of the input signals fed to it, as they are supplied by a customary emitter-coupled logic and which are, for example, -0.9 and -1.7V, into the logic levels which are required at the LT and LT input terminals of the output stages. So that the output stages, which are also used for level shifting and at the same time for signal storage, are in the same range even under the most unfavorable conditions in terms of temperature and power supply, this driver must supply very precise voltage levels in order to set the bias current in the output stages to the correct value and thereby the final output voltages to determine. The driver yeasts therefore voltage levels which make the current changes in the output stages ..n essentially temperature-independent.

Die Ausgangs-Taktsignale OLC und OLC werden von der externen Quelle auf den logischen Pegeln, wie sie von einer emittergekoppelten Standardlogik geliefert werden, den Basen der Transistoren 237a und 2376 zugeführt Daher wird, wenn das Signal OLC positiver ist als das Signal OLC also im 1-Zustand ist, der Transistor 237a leitend und der vom Transistor 240 und dem Widerstand 241 gelieferte Strom durch den Widerstand 238 fließen, so daß an der Basis des Transistors 242 eine 0 oder ein niedriger Pegel entsteht. Entsprechend wird, wenn das Signal OLC im Zustand der logischen 1, also positiver ist als das Signal OLC, der Transistor 237b leitend und einen Stromfluß durch den Widerstand 239 bewirken, wodurch die Basis des Transistors 24ii auf einen niedrigeren Pegel kommt. Der aktive Vorspannpegel in den Ausgangsstufen wird gestellt, wenn sich die /.7-Signale im 1 -Zustand oder auf dem höchsten Pegel befinden. Demgemäß sind die LT-Ausgangssignale in dem entsprechend hohen Zustand. The output clock signals OLC and OLC are supplied from the external source to the logic levels as they are delivered by an emitter-coupled standard logic the bases of transistors 237a and 2376 Therefore rd wi, we nn the signal OLC positive than the signal OLC so is in the 1 state, the transistor 237a is conductive and the current supplied by the transistor 240 and the resistor 241 flow through the resistor 238, so that a 0 or a low level is produced at the base of the transistor 242. Correspondingly, if the signal OLC is in the state of logic 1, that is to say more positive than the signal OLC, the transistor 237b is conductive and causes a current to flow through the resistor 239, whereby the base of the transistor 24ii comes to a lower level. The active bias level in the output stages is set when the /.7 signals are in the 1 state or at the highest level. Accordingly, the LT output signals are in the correspondingly high state.

Die Ausgangssignale LT und LT werden durch die Dioden 243 und 246, die Transistoren 236, 242 und 245 und die Widerstände 238 und 239 erzeugt. Die Spannung an der Basis des Transistors 236 ist die letzte Kontrolle der Spannung der Ausgangssignale LTund LT₁ wenn sie im !-Zustand sind. Die Basisspannung wird durch eine Serienschaltung von Transistoren 231, 232, 234, der Zenerdiode 233 und der Widerstände 230 und 235 eingestellt. Daher ist die Spannung des Signals LT im wesentlichen gleich der Spannung am Widerstand 235Output signals LT and LT are generated by diodes 243 and 246, transistors 236, 242 and 245, and resistors 238 and 239. The voltage at the base of transistor 236 is the final check of the voltage of the output signals LT and LT ₁ when they are in the! State. The base voltage is set by a series connection of transistors 231, 232, 234, the Zener diode 233 and the resistors 230 and 235. Therefore, the voltage of signal LT is substantially equal to the voltage across resistor 235

plus der Spannung an dem als Diode geschalteten Transistor 234. Wenn dos Ausgangssignal LT, das der Ausgangsstufe (Fig. 15) zugeführt wird, im hohen Zustand ist, ist ein weiterer Spannungsabfall an der Basis-Emitter-Strecke des Transistors 2\3b vorhanden, und es ist infolgedessen die Spannung am Widerstand 214 in der Ausgangsstufe dem Spannungsabfall am Widerstand 235 äquivalent Ist dagegen das_Signal OLC im 1-Zustand, dann ist das Ausgangssignal LT\m hohen Zustand und es stellt der Transistor 213a die Spannung am Widerstand 214 auf den gleichen Wert ein, der am Widerstand 235 der Treiberstufe ansteht. Der Taktsignaltreiber steuert somit den durch die Ausgangsstufe fließenden Strom und damit die logischen Pegel der Ausgangssignale des Quantisators. Durch Anwendung der Signalverfolgung (tracking) und der Eigenschaften abgeglichener Zenerdioden und Transistoren wird die Temperaturempfindlichkeit der logischen Pegel der Aüsgangssignale auf ein Minimum reduziert Die Widerstände 247 und 244 stellen die die Transistoren 245 und 246 öifichfließenden Vorspann-Ströme ein. Es sei auch bemerkt, daß der den Transistor 240 durchfließendeJStrom, der den Wechsel der Spannungen LTund LTsteuert, auch von dem Spannungsabfall am Widerstand 235 und den Spannungsabfall an dem als Diode geschalteten Widerstand 234 bestimmt istplus the voltage at the diode-connected transistor 234. When the output signal LT, which is fed to the output stage (Fig. 15), is in the high state, there is a further voltage drop at the base-emitter path of the transistor 2 \ 3b , and it is consequently the voltage across the resistor 214 in the output stage of the Spannungsabfal l at the resistor 235 is equivalent other hand, if das_Signal OLC in the 1 state, then the output signal LT \ m high state and it turns the transistor 213a, the voltage across the resistor 214 to the the same value that is present at resistor 235 of the driver stage. The clock signal driver thus controls the current flowing through the output stage and thus the logic level of the output signals of the quantizer. By using signal tracking and the properties of balanced Zener diodes and transistors, the temperature sensitivity of the logic levels of the output signals is reduced to a minimum. Resistors 247 and 244 set the bias currents flowing through transistors 245 and 246. It should also be noted that the current flowing through transistor 240, which controls the alternation of voltages LT and LT, is also determined by the voltage drop across resistor 235 and the voltage drop across resistor 234 connected as a diode

Das in Fig. 18 dargestellte Vcrspann-Netzwerk 49 weist einen ersten Transistor 250 auf, dessen Kollektor an Massepotential angeschlossen ist. Die Basis ist mit dem einen Ende eines Widerstandes 251 verbunden, dessen zweites Ende ebenfalls an Massepotential angeschlossen Ut Der Kollektor eines zweiten Transistors 252 ist mit dem ersten Ende Aes Widerstandes 251 verbunden. Die Basis dieses Transistors ist mit dem Emitter des Transistors 250 verbunrfnn. Der Emitter des Transistors 252 ist über einen Widerstand 253 mit dem Kollektor eines als Diode geschalteten Transistors 254 verbunden. Der Emitter des Transistors 254 ist an -5,2 V angeschlossen.The voltage voltage network 49 shown in FIG. 18 has a first transistor 250, the collector of which is connected to ground potential. The base is connected to one end of a resistor 251, the second end of which is also connected to ground potential Ut. The collector of a second transistor 252 is connected to the first end of Aes resistor 251. The base of this transistor is connected to the emitter of transistor 250. The emitter of the transistor 252 is connected via a resistor 253 to the collector of a transistor 254 connected as a diode. The emitter of transistor 254 is connected to -5.2 volts.

Der Kollektor eines als Diode geschalteten Transistors 255 ist mit der Basis des Transistors 252 verbunden. Der Emitter ist mit dem Kollektor des Transistors 254 über einen Widerstand 256 verbunder. Der Emitter des Transistors 255 ist außerdem mit einer Ausgangsklemme verbunden.The collector of a transistor connected as a diode 255 is connected to the base of transistor 252. The emitter is connected to the collector of the Transistor 254 connected via a resistor 256. The emitter of transistor 255 is also connected to a Output terminal connected.

Die Arbeitsweise des Vorspann-Netzwerkes 49 ist die gleiche wie diejenige des Vorspann-Netzwerkes nach Fi g. 16 und braucht daher hier nicht näher erläutert zu werden. Der Unterschied zwischen den beiden Vorspann-Netzwerken besteht darin, daß das Ausgangssignal des Netzwerkes 49 gegenüber dem Ausgang des Netzwerkes 47 im Pegel verschoben ist.The operation of the header network 49 is the same as that of the header network after Fi g. 16 and therefore does not need to be explained in more detail here. The difference between the two header networks is that the output of the network 49 compared to the output of the Network 47 is shifted in level.

F i g. 19 veranschaulicht einen Analog-Digital-Umsetzer, der ein fünfstelliges binäres Ausgangssignal (5 Bit) liefert und aus zwei Quantisatoren 10a und 10£> besteht. Ein Eingangs-Bezugsnetzwerk besteht aus in Serie geschalteten Widerständen 305 bis 309, die zwischen positive und negative Bezugsspannungen gelegt sind. Eingangsverstärker 300 bis 304 verbinden die Anschlußpunkte der Widerstände mit den negativen Eingangsklemmen der Quantisatoren 10a und iOb. Die Eingangsklemmen der Quantisatoren 10a und 106 für das Analogsignal sind miteinander verbunden und empfangen das gleiche Eingangssignal. Die Ausgangsklemmen des Quantisators 10a, abgesehen von der Ausgangsklemme für das Stellungsbit, sind mit den entsprechenden Ausgangsklemmen des Quantisators 10£> verbunden. Die Stellungsbit-Ausgangsklemme des Quantisators 10Z) liefert das Ausgangssignal für das höchststellige Bit So wird ein Fünf-Bit-Ausgangssignal von zwei Quantisatoren gebildetF i g. 19 illustrates an analog-to-digital converter which supplies a five-digit binary output signal (5 bits) and consists of two quantizers 10a and 10 £>. An input reference network consists of series-connected resistors 305-309 placed between positive and negative reference voltages. Input amplifiers 300 to 304 connect the connection points of the resistors to the negative input terminals of the quantizers 10a and 10b. The input terminals of the quantizers 10a and 106 for the analog signal are connected to one another and receive the same input signal. The output terminals of the quantizer 10a, apart from the output terminal for the position bit, are connected to the corresponding output terminals of the quantizer 10 £>. The position bit output terminal of the quantizer 10Z) supplies the output signal for the most significant bit. A five-bit output signal is formed by two quantizers

Fi g. 20 veranschaulicht den Aufbau eines Sechs-Bit-Umsetzers, In diesem Fall sind sechs Quantisatoren .4, B, C und D parallel zusammengeschaltet und empfangen ein gemeinsames analoges Eingangssignal. Die vier letztstelligen Bits der vier Quantisatoren sind 7u einerFi g. 20 illustrates the structure of a six-bit converter. In this case, six quantizers .4, B, C and D are connected together in parallel and receive a common analog input signal. The four last digit bits of the four quantizers are 7u one

ίο ODER-Verknüpfung verdrahtet und bilden das für das letztstellige Bit (LSB) charakteristische Ausgangssignal des Umsetzers. Die beiden höchststelligen Bits werden von den Stellungsbit-Ausgangsklemmen der Quantisatoren A, B und C geliefert. Zu diesem Zweck ist die wahr-Ausgangsklemme des Stellungsbits des Quantisators A mit dem einen Eingang und die falsch-Ausgangsklemme des Stellungsbits des Quantisators B mit dem zweiten Eingang eines UND-Gliedes verbunden. Das Signal A ■ B ist mit der wahr-Ausgangsklemme desίο wired OR link and form the output signal of the converter that is characteristic of the last-digit bit (LSB). The two most significant bits are provided by the position bit output terminals of quantizers A, B and C. For this purpose, the true output terminal of the position bit of the quantizer A is connected to one input and the false output terminal of the position bit of the quantizer B is connected to the second input of an AND element. The signal A ■ B is connected to the true output terminal of the

2i) Stellungsbit des Quantisators C zu einer ODER-Verknüpfung verdrahtet und bildet dann das Bit 2⁴ der zweithöchsten Steile. Die wahr-Ausgangsklemme des Stellungsbit des Quantisators B liefert das höchststellige Bit Zeitglieder führen eine einstufige Verzögerung ein,2i) Position bit of quantizer C wired to an OR link and then forms bit 2 ^{4 of} the second highest position. The true output terminal of the position bit of the quantizer B supplies the most significant bit Timers introduce a one-step delay,

r\ damit die Signale für die sechs Ausgangsbits einer nachfolgenden Schaltung zur gleichen Zeit angeboten werden. r \ so that the signals for the six output bits of a subsequent circuit are offered at the same time.

Die folgende Tabelle 2 veranschaulicht mehrere Analog-Digital-Umsetzer, die unter Verwendung vonThe following Table 2 illustrates several analog-to-digital converters that can be made using

jo mehreren Quantisatoren und einer geeigneten Decodierlogik verwirklicht werden können.jo several quantizers and a suitable decoding logic can be realized.

Tabelle 2
j,. Umsetzer mit parallel geschalteten QuantisatorenTable 2
j ,. Converter with quantizers connected in parallel

4 I keine ja4 I no yes

5 2 keine ja5 2 no yes

6 4 2 Bit uniär in binär ja6 4 2 bit uniary in binary yes

7 8 3 Bit uniär in binär ja7 8 3 bit uniary in binary yes

8 16 4 Bit uniär in binär ja8 16 4 bit uniary in binary yes

Aus dem vorstehenden geht hervor, daß durch die Erfindung ein Hochgeschwindigkeits-Quantisator geschaffen wird, der als Analog-Digital-Umsetzer ein Vier-Bit-Ausgangssignal liefert und mit weiteren solchen Quantisatoren zusammengeschaltet werden kann, wsnn Ausgangssignale mit mehr als vier Bits benötigt werden. Der Quantisator benutzt 2^N Differenzverstärker, die mit 2^N~ ' + I Schalt-Netzwerken und 2"-' + 1 Verknüpfungsgliedern gekoppelt sind. Bekannte Analog-Digital-Umsetzer benötigten 2^N vergleichende Schalt-Netzwerke und Verknüpfungsglieder, um bei gleicher Geschwindigkeit die gleiche Auflösung zu erreichen. Hierbei ist N die Anzahl der Bits des Ausgangssignals.It can be seen from the above that the invention provides a high-speed quantizer which, as an analog-to-digital converter, supplies a four-bit output signal and can be interconnected with other such quantizers if output signals with more than four bits are required. The quantizer uses 2 ^N differential amplifiers, which are coupled with 2 ^N ~ '+ I switching networks and 2 "-' + 1 logic elements. Known analog-digital converters require 2 ^N comparative switching networks and logic elements to convert the the same resolution, where N is the number of bits in the output signal.

Obwohl die Erfindung anhand einer speziellen Ausführungsform beschrieben und erläutert wurde, versteht es sich, daß die Erfindung nicht auf das dargestellte Ausführungsbeispiel beschränkt ist, sondern in einer für den Fachmann offensichtlichen Weise in vielfacher Hinsicht modifiziert werden kann.Although the invention has been described and explained on the basis of a special embodiment, it goes without saying that the invention is not limited to the illustrated embodiment, but rather can be modified in many respects in a manner which is obvious to the person skilled in the art.

Anzahlnumber Anzahlnumber Decodierung derDecoding the ODER-Ver-OR- derthe der Quanthe quan höchststelligen Bitsmost digit bits drahtung derwiring the BitsBits tisatorentizers lelztstclligcnlelztstclligcn BitsBits

Hierzu 15 Blatt Zeichnungen15 sheets of drawings

Claims

Patent claims:

1. Analog-to-digital converter, the input circuits that receive the analog signal to be converted and the reference signals defining threshold values, 2 "-1 amplifiers coupled to the input circuits, which each deliver a characteristic output signal when the analog signal exceeds the assigned threshold value, and one that is coupled to the amplifiers Encoding circuit which initially forms an intermediate code from the output signals of the amplifier and N output signals from the intermediate code, each of which forms a binary number characteristic of the respective voltage level of the analog signal, characterized in that the encoding circuit is a switching network (12 ) and logic (13) of which the switching network (12) is coupled to the amplifiers (24) and provides 2 '' - 'output signals, each of which represents a bit of a cyclic code which is formed by for each of the successive output signals of the 2 ^N - 1 amplifiers an f The following of the 2 ^N ~ ¹ bits of the intermediate code is set to "1" until all bits have the value "1", and then a subsequent one of the 2 ^N ~ 'bits is set to "0" again for each subsequent output signal , until all but one of the 2 ^N ~ ' bits are set to "0", so that for each level of the analog signal, the cyclic code assumes one of 2 ^N unique values, and the logic (13) from the output signals forming the intermediate code of the Sclialt network forms the N output signals, which represent the binary number r>, which is steep in V.

2. Analog-to-digital converter according to claim 1, characterized in that a 2 "ter amplifier (24a) is coupled to the input circuits (20, 21) and the switching network (12) has an additional coupled to this amplifier (24a) stage (30) which provides an extra bit of the cyclic code, which is set to "1" when the (24a) associated with the highest threshold is exceeded the additional amplifier to indicate 4 ^r> that the maximum value of the analog-to-digital Conversion has been exceeded, and that the logic (13) is set up to form a (/ V + l) th bit, the value of which depends on the value of the additional bit of the cyclic code. V)

3. Analog-digital converter according to Claims 1 and 2, characterized in that the input circuits (20, 21) each consist of a series circuit of 2 ^N first and second equal resistors (22a to 22p and 23a to 23p) whose ends γ, the analog input signal or a reference signal is applied and whose resistors are each connected to an input of the 2 ^N amplifiers (24).

4. Analog-digital converter according to one of the (, ο preceding claims, characterized in that with the amplifiers (24) current compensators (25) responsive to the input currents fed to the amplifiers (24) and an oppositely equal current (, ■ -, supply, thereby canceling out the input currents and allowing the use of signal sources with high Enable internal resistance.

5. Analog-digital converter according to one of the preceding claims, characterized in that that the switching network (12) cascode circuits (31, 32) with an upper and a lower section which respond to two different input signals and provide a first output signal, if the first of the two input signals is the upper and lower section or glass second Input signal is fed to the upper section, and a second output signal when the second input signal is supplied to the lower section.

6. Analog-digital converter according to one of the preceding claims, characterized in that that the logic (13) comprises three three-stage [Cascode logic elements (42) with the switching network (12) are coupled and one of which supplies a first output bit that with the switching network (12) and the three-stage cascode logic elements (42) have four exclusive-OR elements (43) are coupled, which provide a second and a third output bit and that with the Switching network (12) an AND gate (41) is coupled, which supplies a fourth output bit

7. Analog-digital converter according to one of the preceding claims, characterized in that that with the logic (13) output circuits (14) are coupled, which the Λ 'output signals for deliver the duration of a certain time.