DE2653968A1

DE2653968A1 - Data correlation system for comparing parallel and serial data - has switched shift register with subtraction and adder stages

Info

Publication number: DE2653968A1
Application number: DE19762653968
Authority: DE
Inventors: Hans Juergen Dipl Ing Matt; Max Dipl Ing Proegler
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1976-11-27
Filing date: 1976-11-27
Publication date: 1978-06-01

Abstract

The system is designed to correlate a predetermined series of signals of length N with another series of signals in serial form. The design enables a small number of relatively cheap, low-power, miniature circuit components to be used. A shift register (2) with (p.s-1) stages and p tapping points has a change-over switch (1) by which the input is connected to the output or to the incoming serial data stream. A subtraction circuit (3) is connected to certain tapping points (p)(p-1)(1). The output of the subtractor is connected to an adder. The adder is connected to a level detector which gives an output if the total sum s is exceeded or undershot. A generator delivers the predetermined series (4).

Description

"Verfahren zum Vergleich einer vorgegebenen Zei- "Procedure for comparing a given line

chenfolge der Länge N mit einer seriell eintreffenden Zeichenfolge11 Die Erfindung betrifft ein Verfahren zum Vergleich einer vorgegebenen Zeichenfolge der Länge N mit einer seriell eintreffenden Zeichenfolge sowie eine Schaltungsanordnung zur Durchführung des Verfahrens. sequence of length N with a serially arriving character sequence11 The invention relates to a method for comparing a predetermined sequence of characters of length N with a serially arriving character string and a circuit arrangement to carry out the procedure.

In der Technik sind oft zwei Signal- oder Zeichenfolgen (analog oder digital) über eine bestimmte länge miteinander zu vergleichen. Dazu werden z. B. zur Bestimmung von Korrelationswerten bzw. -funktionen die beiden Folgen zeichenweise voneinander subtrahiert und die Ergebnisse über alle Zeichen der Folge aufsummiert. Dabei ist vorausgesetzt, daß sich jedes Zeichen irgendwie durch eine Zahl darstellen läßt. Die Summe ist dann ein Maß für die Ähnlichkeit der beiden Folgen.In technology, two signal or character sequences (analog or digital) over a certain length to compare. For this purpose z. B. to determine correlation values or functions, the two Sequences subtracted from one another character by character and the results over all characters summed up in the sequence. It is assumed that each character is somehow can be represented by a number. The sum is then a measure of the similarity of the two episodes.

Zur technischen Ausführung des Vergleichs sind im wesentlichen zwei Methoden bekannt: 1. paralleler Vergleich 2. serieller Vergleich.There are essentially two for the technical execution of the comparison Methods known: 1. parallel comparison 2. serial comparison.

Beim parallelen Vergleich ist die vorgegebene Zeichenfolge in einem Speicher abgespeichert und die eintreffende Zeichenfolge wird in ein ebenso viele Stufen umfassendes Schieberegister eingelesen. Nach jedem Eingabetakt wird die jeweils im Schieberegister stehende Zeichenfolge vollständig mit der abgespeicherten Zeichenfolge verglichen.In the case of a parallel comparison, the specified character string is in one Memory is saved and the incoming character string is in just as many Read in shift register comprising stages. After each input cycle, the The character sequence in the shift register is complete with the stored character sequence compared.

Ein paralleler Vergleich läßt sich meist sehr schnell durchführen, er erfordert jedoch einen seir hohen Materialaufwand insbesondere an Speicherkapazität.A parallel comparison can usually be carried out very quickly, however, it requires a very high cost of materials, especially storage capacity.

Beim seriellen Vergleich wird die eintreffende Zeichenfolge ebenfalls in einen Speicher eingelesen, die vorgegebene Zeichenfolge kann jedoch von einem Generator periodisch neu erzeugt werden. Bei jedem Takt eines neu eintreffenden Zeichens muß nun nacheinander die gesamte vorgegebene Zeichenfolge mit der bereits eingetroffenen Zeichenfolge verglichen werden. Der serielle Vergleich erfordert somit einen wesentlich geringeren Speicheraufwand, jedoch eine entsprechend hohe Arbeitsgeschwindigkeit. Insbesondere bei langen Vergleichsfolgen sind diese Nachteile besonders schwerwiegend, da zur seriellen Verarbeitung einer Folge von N Zeichen immer ein Vielfaches der Zahl N an Verarbeitungsschritten erforderlich ist.In the case of a serial comparison, the incoming character string is also read into a memory, but the specified character string can be from a Generator can be regenerated periodically. With each bar of a new one Character must now be followed by the entire specified character sequence with the already incoming character string are compared. The serial comparison requires thus a significantly lower memory requirement, but a correspondingly high one Working speed. These are disadvantages, especially in the case of long comparison sequences particularly serious, as it is used for serial processing of a sequence from N characters are always a multiple of the number N of processing steps required is.

Sollen z. B. binäre Daten blockweise über einen gestörten Kanal übertragen werden, so benötigt der Empfänger neben dem Zeichenraster zusätzlich das Blockraster und den zeichengenauen Beginn der eigentlichen Datenübertragung. Der Sender leitet die Übertragung mit einem speziellen Synchronisationsvorspann ein, aus dem der Empfänger alle erforderlichen Informationen gewinnt. Dieser Vorspann kann beispielsweise aus zwei identischen quasistatistischen PN-Folgen (Pseudo-Noise-Folgen) der Länge N bestehen. Der Anfang der ersten Folge dient dem Empfänger zum Einschalten und zur Zeichensynchronisation. Ist das geschehen, so beginnt der Vergleich, denn der Empfänger muß die zweite Folge erkennen, um dann daraus das Blockraster und den Beginn der eigentlichen Datenübertragung abzuleiten. Der Empfänger vergleicht also nach dem Einschalten jeweils N empfangene Zeichen mit der gesuchten und ihm bekannten Synchronisationsfolge der Länge N. Dieser Vergleich erfolgt bei jedem neu empfangenen Zeichen und muß daher innerhalb einer Zeichendauer durchgeführt und abgeschlossen werden. Das Blockraster ist gefunden, wenn das Vergleichsergebnis einen vorgegebenen Schwellwert je nach Vergleichsverfahren über- oder unterschreitet. Ist das Blockraster bekannt, so wird auf normalen Empfang umgeschaltet.Should z. B. Binary data is transmitted in blocks over a disturbed channel the recipient needs the block grid in addition to the character grid and the exact start of the actual data transmission. The transmitter directs the transmission with a special synchronization header from which the receiver wins all the necessary information. This preamble can consist of, for example two identical quasi-statistical PN sequences (pseudo-noise sequences) of length N exist. The beginning of the first episode serves the receiver to switch on and to Character synchronization. Once that has happened, the comparison begins, because the recipient must recognize the second sequence in order to then derive the block grid and the beginning of the to derive the actual data transmission. So the recipient compares after Switch on each N received characters with the synchronization sequence sought and known to him of length N. This comparison is made for each new character received and must can therefore be carried out and completed within one character period. The block grid is found when the comparison result depends on a predetermined threshold Settlement procedure exceeded or fallen short of. If the block grid is known, then switched to normal reception.

Bei einer Zeichenfolge der Länge N = 511 bit und einer Zeichengeschwindigkeit v = 4,8 kbit/s stehen beispielsweise bei parallelem Vergleich für Addition und Vergleich der 511 Zeichen jeweils 0,2 ms zur Verfügung. Hierzu ist ein Addierwerk mit 511 Eingängen sowie eine Vergleichsschaltung (Subtraktionsschaltung) mit ebenfalls 511 Stellen erforderlich.With a character string of length N = 511 bits and a character speed For example, v = 4.8 kbit / s stands for addition and comparison in the case of parallel comparison of the 511 characters, 0.2 ms each is available. For this purpose an adder with 511 Inputs and a comparison circuit (subtraction circuit) also with 511 Places required.

Bei seriellem Vergleich müssen dagegen die 541 Zeichen in 0,2 ms nacheinander addiert und verglichen werden. Da jeder Takt aus zwei Phasen besteht, ist somit ein Arbeitstakt von 5 z erforderlich. Allerdings ist der Materialaufwand hierbei relativ gering, da die Vergleichsfolge seriell in einem rückgekoppelten Schieberegister mit ld (N + 1) = 9 Stufen erzeugt werden kann. Dieser hohe Arbeitstakt macht jedoch die Verwendung von billigen, wenig Leistung verbrauchenden aber relativ langsamen Bausteinen, wie z. B. "MOS- oder LOW-Power-TTL"-Bauteilen unmöglich oder zumindest problematisch.In the case of a serial comparison, on the other hand, the 541 characters must follow one another in 0.2 ms can be added and compared. Since each cycle consists of two phases, is a work cycle of 5 z is required. However, the cost of materials is here relatively small, since the comparison sequence is serial in a feedback shift register with ld (N + 1) = 9 levels can be generated. However, this high work rate makes the use of cheap, low-power but relatively slow ones Building blocks, such as B. "MOS or LOW-Power-TTL" components impossible or at least problematic.

Der Erfindung liegt daher die Aufgabe zugrunde, bei einem Verfahren der eingangs genannten Art die für den Vergleich erforderliche Arbeitsgeschwindigkeit derart zu reduzieren, daß trotz geringem Materialaufwand relativ langsame und damit billige und wenig Leistung verbrauchende Bausteine verwendet werden können.The invention is therefore based on the object of a method of the type mentioned above, the operating speed required for the comparison to reduce in such a way that, despite the low cost of materials, relatively slow and thus cheap and low-power building blocks can be used.

Diese Aufgabe wird durch das im Anspruch 1 genannte Verfahren gelöst. Danach werden innerhalb der Dauer eines Zeichens jeweils s vollständige Operationen (8 (s< N) nacheinander und p Operationen (p<N) gleichzeitig ausgeführt. Dabei gilt s .p = N + a .p + und A ist eine ganze Zahl größer oder gleich 0, jedoch kleiner als p,und a ist eine ganze Zahl größer oder gleich 0, jedoch kleiner oder gleich ( - 2) Vorteilhafte Ausgestal-2 tungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.This object is achieved by the method mentioned in claim 1. After that, s are complete operations within the duration of a character (8 (s <N) consecutively and p operations (p <N) carried out simultaneously s .p = N + a .p + and A is an integer greater than or equal to 0, but smaller than p, and a is an integer greater than or equal to 0 but less than or equal to (- 2) Advantageous embodiments and developments of the invention are shown in specified in the subclaims.

Es ist nunmehr möglich, den Vergleich einer vorgegebenen Zeichenfolge der Länge N mit einer seriell eintreffenden Zeichenfolge mit wenigen, relativ billigen, leistungs- und platzsparenden Bauelementen sicher durchzuführen. Durch die erfindungsgemäße Lösung lassen sich auch sehr lange Folgen von mehreren hundert bis tausend Bit mit vertretbarem Aufwand verarbeiten, so daß auch auf stark gestörten Übertragungskanälen eine hohe Synchronisationssicherheit erreichbar ist.It is now possible to compare a given string of length N with a serially arriving String with few, Relatively cheap, performance and space-saving components to be carried out safely. The solution according to the invention also allows very long sequences of several Process a hundred to a thousand bits with reasonable effort, so that even on strong A high level of synchronization reliability can be achieved with disturbed transmission channels.

Eine vorteilhafte Schaltungsanordnung zur Durchführung des Verfahrens gemäß Anspruch 3, die sich in vorteilhafter Weise mit einem Addierwerk gemäß Anspruch 4 und einem Generator zur Erzeugung der vorgegebenen Zeichenfolge gemäß Anspruch 5 realisieren läßt, wird im folgenden als bevorzugtes Ausführungsbeispiel beschrieben.An advantageous circuit arrangement for carrying out the method according to claim 3, which is in an advantageous manner with an adder according to claim 4 and a generator for generating the predetermined character sequence according to claim 5 can be realized is described below as a preferred embodiment.

Die Erfindung wird nun anhand des bereits angegebenen Beispiels und der Figuren näher erläutert. Andere und allgemeinere Anwendungsbeispiele lassen sich daraus leicht ableiten.The invention is now based on the example and the figures explained in more detail. Let other and more general examples of use can easily be derived from it.

Es zeigen im einzelnen: Fig. 1 Eine Schaltungsanordnung zum Vergleich zweier Signalfolgen für einen gemischt-parallel-seriellen Vergleich gemäß der Erfindung Fig. 2 Eine Schaltungsanordnung eines gemischt-parallel-seriell arbeitenden Addierwerkes Fig. 3 Eine Schaltungsanordnung zur Erzeugung einer Vergleichsfolge für den gemischt-parallel-seriellen Vergleich Fig. 4 Eine Schaltungsanordnung zur Serien-Parallel-Wandlung mit einem Schieberegister Fig. 5 Ein Blockschaltbild eines seriell arbeitenden PN-Generators Fig. 6 Ein Blockschaltbild eines modifizierten seriell arbeitenden PN-Generators zur jeweiligen gleichzeitigen Ausgabe von zwei Zeichen mit halber Arbeitsgeschwindigkeit Um aus einem seriellen Zeichenstrom eine bestimmte und bekannte Zeichenfolge der Länge N zu erkennen, muß das Ergebnis jedes Vergleichs innerhalb einer Zeichendauer vorliegen.In detail: FIG. 1 shows a circuit arrangement for comparison two signal sequences for a mixed-parallel-serial comparison according to the invention Fig. 2 A circuit arrangement of a mixed-parallel-serial working adder 3 shows a circuit arrangement for generating a comparison sequence for the mixed-parallel-serial Comparison Fig. 4 A circuit arrangement for series-parallel conversion with a Shift register Fig. 5 is a block diagram of a serially operating PN generator Fig. 6 A block diagram of a modified serially operating PN generator for the simultaneous output of two characters with half Working speed To get a specific and known character from a serial character stream To recognize character string of length N, the result of each comparison must be within a character duration.

Werden die Zeichen mit der Geschwindigkeit v.Zeichen/sec empfangen, dann müssen N Subraktionen, N Additionen und ein Vergleich mit einem Schwellwert innerhalb der Zeit 1/v sec ausgeführt werden. Um die Arbeitsgeschwindigkeit herab zum setzen, werden nun gemäß der Erfindung innerhalb einer Zeichendauer s vollständige Operationen (s<N) und P Operationen (p<N) gleichzeitig ausgeführt, wobei gilt s ip p = N + a a.p + A und A eine ganze Zahl größer oder gleich 0, jedoch kleiner als p ist,und a eine ganze Zahl größer oder gleich 0, jedoch kleiner oder-gleich N 2 zu ist. Die Anzahl der nach-() einander auszuführenden Operationen s ist somit kleiner als bei rein seriellem Betrieb, bei dem N Operationen nacheinander durchgeführt werden müssen.If the characters are received at the rate of characters / sec, then there must be N subractions, N additions and a comparison with a threshold value be carried out within the time 1 / v sec. To reduce the working speed for setting, are now complete within a character duration s according to the invention Operations (s <N) and P operations (p <N) performed simultaneously, where s ip p = N + a a.p + A and A is an integer greater than or equal to 0, but less than p, and a is an integer greater than or equal to 0 but less than or equal to N 2 is closed. The number of operations to be carried out one after the other is thus s smaller than with purely serial operation, in which N operations are carried out one after the other Need to become.

Normalerweise wird s . p = N sein, so daß die Größen a und A 0 sind. Dies bedeutet, daß ein Vergleichszyklus aus s Worten mit je p Zeichen besteht. Ist N jedoch eine Primzahl oder ist es aus technischen Gründen besser, das Produkt s. p von N verschieden zu machen, so besteht ein Vergleichs zyklus aus insgesamt s. p Zeichen. Da die Folge nur N = s.p - a bp -Zeichen umfaßt, sind also a. p + r Zeichen zuviel. Zu Beginn eines Zyklus sind folglich die ersten a Worte und die ersten A Zeichen des (a + 1)-ten Wortes nicht zum Vergleich zu verwenden. Der Vergleich beginnt vielmehr mit dem (E + 1)-ten Zeichen des (a + 1)-ten Wortes. Gemäß der Erfindung wird folglich ein mit v Zeichen einlaufender Zeisec chenstrom in einen mit s Worte einlaufenden Zeichenstrom sec gewandelt, wobei jedes Wort aus p aufeinanderfolgenden Zeichen besteht.Usually s. p = N, so that the quantities a and A are 0. This means that a comparison cycle consists of s words with p characters each. is However, N is a prime number or, for technical reasons, it is better to use the product s. To make p different from N, a comparison cycle consists of a total of s. p characters. Since the sequence only includes N = s.p - a bp characters, there are a. p + r characters too much of. At the start of a cycle are therefore the first a words and not to use the first A characters of the (a + 1) th word for comparison. Rather, the comparison begins with the (E + 1) th character of the (a + 1) th word. According to the invention, a character stream arriving with v characters is consequently generated converted into a character stream sec entering with s words, each word consisting of p consists of consecutive characters.

Fig. 1 zeigt hierfür eine Schaltungsanordnung, welche einen Vergleich zweier Signalfolgen für den genannten gemischtparallel-seriellen Vergleich durchzuführen vermag. Ein Schieberegister 2 mit (p . s - 1) Stufen und p Anzapfungen ist mit einem Umschalter 1 entweder als Ring schaltbar (Stellung 1) oder an die Eingabeleitung zur Aufnahme der seriell eintreffenden Zeichenfolge (Stellung 2). Das Schieberegister 2 besitzt Parallelausgänge an den Stufen s - 1 + k . s mit k = 0, 1, 2, ..., p - 1.For this purpose, FIG. 1 shows a circuit arrangement which enables a comparison to carry out two signal sequences for the aforementioned mixed-parallel-serial comparison able. A shift register 2 with (p. S - 1) stages and p taps is with one Changeover switch 1 can either be switched as a ring (position 1) or to the input line for receiving the serial incoming character string (position 2). The shift register 2 has parallel outputs at stages s - 1 + k. s with k = 0, 1, 2, ..., p - 1.

Die p Anzapfungen des Schieberegisters sind mit den ersten Eingängen eines Subtrahierwerkes 3 verbunden, an dessen zweiten Eingängen jeweils p Stellen der vorgegebenen Zeichenfolge eingebbar sind. Anstelle des Schieberegisters 2 kann auch ein RAM-Baustein (Speicher mit direktem Zugriff) verwendet werden. Die vorgegebene Zeichenfolge kann beispielsweise von einem Vergleichswfolge-Generator 4 mit p Ausgängen geliefert werden. Die Ausgänge des Subtrahiergliedes 3 sind an ein Addierwerk 5 angeschlossen, daß zum einen Teilsummen aus jeweils p Zeichen und zum anderen eine Gesamtsumme aus s Teilsummen bildet, wobei die Gesamtsumme die Anzahl der fehlerhaften Zeichen der Zeichenfolge N darstellt. An das Addierwerk 5 ist eine Schwellwertschaltung 6 angeschlossen, die beim Überschreiten oder Unter- schreiten eines vorgegebenen Wertes der Gesamtsumme ein Signal abgibt. Dieses Signal kann beispielsweise bedeuten, daß die vorgegebene Zeichenfolge nicht gefunden bzw. gefunden ist.The p taps of the shift register are with the first inputs of a subtracter 3, at the second inputs of which each have p places the specified character string can be entered. Instead of the shift register 2 can a RAM module (memory with direct access) can also be used. The given Character string can, for example, from a comparison string generator 4 with p outputs to be delivered. The outputs of the subtracter 3 are sent to an adder 5 connected that on the one hand partial sums of p characters and on the other hand one Forms total sum from s partial sums, where the grand total is the number of erroneous Represents the character of the string N. A threshold value circuit is connected to the adder 5 6 connected, which when exceeded or under- step one given value of the total emits a signal. This signal can for example mean that the specified character string has not been found or found.

Diese Anordnung wird nun so betrieben, daß die mit einer Taktfrequenz fe vom Kanal eintreffende Zeichenfolge mit der Taktfrequenz zur = s zwei in das Schieberegister 2 bei jedem (1 + i es)-ten Takt (i = 0, 1, 2, ...) eingelesen wird. Hierzu wird das Schieberegister 2 mit einem Takt betrieben, welcher zwischen zwei Eingabe-Takt-Impulsen s Arbeits-Takt-Impulse aufweist. Es gilt nun folgender Betriebsablauf: Der Umschalter 1 liegt normalerweise in Stellung 1 und wird während der Takte 1 + i . 5 mit i = 0, 1, 2, in Stellung 2 geschaltet, so daß mit jedem dieser Takte ein neues Zeichen in das Schieberegister eingelesen wird und ein anderes Zeichen dabei aus dem Schieberegister verschwindet.This arrangement is now operated so that the clock frequency fe character string arriving from the channel with the clock frequency for = s two into the Shift register 2 is read in every (1 + i es) -th clock (i = 0, 1, 2, ...). For this purpose, the shift register 2 is operated with a clock, which is between two Input clock pulses s has work clock pulses. The following operating sequence now applies: The toggle switch 1 is normally in position 1 and becomes 1 during bars + i. 5 with i = 0, 1, 2, switched to position 2, so that with each of these clocks a new character is read into the shift register and another character disappears from the shift register.

Nach insgesamt (N - 1) c s + a Takten stehen an den p Anzapfungen die ersten p Zeichen der neu eingegebenen Zeichenfolge zur Verfügung. Diese p Zeichen können nun mit den ersten p Zeichen der Vergleichsfolge, die von dem Vergleichsfolgeienerator 4 zur Verfügung gestellt wird, verglichen werden. Dabei sind die p Ergebnisse gleichzeitig zu addieren. Sie bilden die erste Teilsumme.After a total of (N - 1) c s + a cycles, there are taps at the p the first p characters of the newly entered character string are available. These p characters can now use the first p characters of the comparison sequence generated by the comparison sequence generator 4 is provided. The p results are simultaneous to add up. They form the first partial total.

Für den Fall, daß A 6 0 ist, muß dafür gesorgt werden, daR bei dieser ersten Addition die ersten Stellen mit 0 bewertet werden, da sie nicht signifikant sind.In the event that A 6 is 0, it must be ensured that at this first addition, the first digits are rated with 0 because they are not significant are.

Nach dem nächsten Takt stehen die nächsten p Zeichen der Empfangs folge und der Vergleichsfolge zur Verfügung und können verglichen werden. Ihre Addition im Addierwerk 5 bildet die zweite Teilsumme. Nach insgesamt (s - a) Vergleichen und Additionen liegt das erste Vergleichsergebnis über alle N Stellen vor und damit die Gesamtsumme, die sich aus der Addition der s Teilsummen ergibt. Die Gesamtsumme kann nun in einer Schwellwertschaltung 6 mit einem vorgegebenen Schwellwert verglichen werden.After the next bar, the next p characters are the reception sequence and the comparison sequence are available and can be compared. Your addition in the adder 5 forms the second partial sum. After a total of (s - a) comparisons and additions, the first comparison result is available over all N positions and thus the total resulting from the addition of the s partial sums. The total sum can now be compared in a threshold value circuit 6 with a predetermined threshold value will.

Anschließend beginnt der nächste Vergleichszyklus, welcher mit dem zweiten vom Kanal her eingegebenen Zeichen der seriell eintreffenden Zeichenfolge beginnt usw.The next comparison cycle then begins, which begins with the Second character entered by the channel in the serial incoming character string starts etc.

Die Zeicheneingabe in das Schieberegister 2 erfolgt jeweils mit Takt (1 + i. s).The input of characters into the shift register 2 takes place in each case with a clock (1 + i. S).

Nach (N + j - 1). s + a Takten beginnt die Addition der Vergleichsergebnisse und nach jeweils (N. s - 1 + j r s) Takten wird die Gesamtsumme der bei jedem Takt angefallenen Teilsummen gebildet, überprüft und gelöscht (i, å = o, 1, 2, ...).After (N + j - 1). s + a clocking begins the addition of the comparison results and after each (N. s - 1 + j r s) clocks, the total sum of the at each clock accumulated partial sums are formed, checked and deleted (i, å = o, 1, 2, ...).

Es sei noch bemerkt, daß das Schieberegister 2 vor Beginn des Vergleichsvorganges nicht gelöscht zu werden braucht.It should also be noted that the shift register 2 before the start of the comparison process need not be deleted.

Es kann also einen beliebigen Anfangszustand aufweisen.It can therefore have any initial state.

Sobald die Gesamtsummes die im Addierwerk 5 erscheint, den vorgegebenen Schwellwert der Schwellwertschaltung 6 unterschreitet, ist die empfangene Folge identisch und phasengleich mit der Vergleichsfolge. Im störungsfreien Fall muß das Additionsergebnis 0 sein. Nur bei Ubertragungsfehlern ist es größer. Die optimale Vergleichs schwelle hängt von der Fehlerdichte und der Fehlerstruktur, von der gewünschten-Erkennungssicherheit und der Falschalarmrate ab.As soon as the total sum appears in the adder 5, the specified The received sequence is below the threshold value of the threshold value circuit 6 identical and in phase with the comparison sequence. In the trouble-free case, it must Addition result will be 0. It is only larger if there are transmission errors. The optimal one The comparison threshold depends on the defect density and the defect structure, on the desired detection reliability and the false alarm rate.

Für den Fall, daß die Unterschreitung des vorgegebenen Schwellwertes den Beginn der Informationsübertragung markiert, ist das nächste empfangene Zeichen das erste Informationszeichen des ersten Datenblocks.In the event that the value falls below the specified threshold marks the beginning of the information transmission, is the next received character the first information character of the first data block.

Es ist zu beachten, daß für den Vergleich die Vergleichsfolge ebenfalls in Abschnitten von jeweils p Zeichen bereit zum stellen ist. Mit jedem Schieberegistertakt müssen daher p aufeinanderfolgende Zeichen vom Vergleichsfolge-Generator 4 zur Verfügung gestellt werden. Das sind beispielsweise beim Takt k die Zeichen (k - 1) p + 1 - A, (k-- 1) f p + 2 - A, ..., (2 - 1). p + p -Für den Fall, daß n 6 O ist, enthält der erste Abschnitt eines Vergleichszyklus nur die ersten (p - A) Zeichen, und zw-ar an den Stellen (b + 1) bis p.It should be noted that for the comparison, the comparison sequence also in sections of p characters each. With every shift register cycle therefore p consecutive characters must be available from the comparison sequence generator 4 be asked. For example, in measure k, these are the characters (k - 1) p + 1 - A, (k-- 1) f p + 2 - A, ..., (2 - 1). p + p - for the case that n is 6 O, contains the first section of a comparison cycle only the first (p - A) characters, and zw-ar at positions (b + 1) to p.

In Fig. 2 ist eine vorteilhafte Schaltungsanordnung eines Addierwerkes 5 für die gemischt-parallel-serielle Arbeitsweise dargestellt. Ein solches Addierwerk ist allerdings nur dann erforderlich, wenn damit gerechnet werden muß, daR die Vergleichs schwelle infolge von Übertragungsfehlern von 0 verschieden ist. Andernfalls wäre an dieser Stelle eine einfache Nullabfrage zweckmäßiger.In Fig. 2 is an advantageous circuit arrangement of an adder 5 for the mixed-parallel-serial mode of operation. Such an adder is only necessary, however, if it is to be expected that the comparison will be made threshold is different from 0 due to transmission errors. Otherwise it would be a simple zero query is more useful at this point.

Wie Fig. 2 zeigt, besteht das Addierwerk 5 aus einem ersten Addierwerk 51 mit p Eingängen und q Ausgängen, einem zweiten Addierwerk 52 mit 2q Eingängen und(q + 1)Ausgängen, einem Speicher 53 mit q Speicherstellen, q Paralleleingängen und q Parallelausgängen und einem Zähler 54 mit mindestens einem Ausgang.As FIG. 2 shows, the adding unit 5 consists of a first adding unit 51 with p inputs and q outputs, a second adder 52 with 2q inputs and (q + 1) outputs, a memory 53 with q memory locations, q parallel inputs and q parallel outputs and a counter 54 with at least one output.

Die Ausgänge des ersten Addierwerkes 51 sind mit den ersten q Eingängen des Addierwerkes 52, die q Ausgänge des zweiten Addierwerkes 52 mit den Paralleleingängen des Speichers der verbleibende eine, einen Übertrag kennzeichnende Ausgang des zweiten Addierwerkes 52 mit dem Eingang des Zählers 54 und die q Parallelausgänge des Speichers 53 zum einen mit den zweiten q Eingängen des Addierwerkes 52 und zum anderen, ebenso wie die Ausgänge des Zählers 54,mit der Schwellwertschaltung 6 verbunden.The outputs of the first adder 51 are connected to the first q inputs of the adder 52, the q outputs of the second adder 52 with the parallel inputs of the memory the remaining one, a carry-out characterizing output of the second Adder 52 with the input of the counter 54 and the q parallel outputs of the memory 53 on the one hand with the second q inputs of the adder 52 and on the other hand, likewise like the outputs of the counter 54, connected to the threshold value circuit 6.

Das Addierwerk 51 kann gleichzeitig p Zahlen addieren. Die Zahl q seiner Ausgänge hängt sowohl von der maximal möglichen Summe aller p Eingänge als auch vom verwendeten Zahlensystem ab. Das Addierwerk 52 ist in der Lage, zwei q-stellige Zahlen parallel zu addieren. Nachdem das Addierwerk 51 die an seinem Eingang anliegenden p Zahlen addiert hat, addiert sofort anschließend das Addierwerk 52 dieses Ergebnis zu dem im Speicher 53 stehenden Ergebnis, das dem Addierwerk 53 über die zweiten q Eingänge zur Verfügung steht. Auf ein Takt signal wird dieses Ergebnis als neues Zwischenergebnis vom Addierwerk 52 in den Speicher 53 übertragen. Entsteht bei der Addition im Addierwerk 52 ein Übertrag, welcher höchstens eine 1 sein kann, so wird dieser in den Zähler 54 eingezählt. Am Ende eines Additionszyklus, welcher (s - a) Additionen umfaßt, steht im Speicher 53 und im Zähler 54 das vollständige Additionsergebnis. Dabei stehen im Speicher die q niedrigsten Stellen und im Zähler die restlichen höheren. Jeweils am Ende eines Zählzyklus werden die Addierwerke 51 und 52'soWie der Speicher 53 und der Zähler 54 gelöscht.The adder 51 can add p numbers at the same time. The number q its outputs depend both on the maximum possible sum of all p inputs as also depends on the number system used. The adder 52 is able to add two q-digit Add numbers in parallel. After the adder 51 is present at its input p has added numbers, the adder 52 then immediately adds this result to the result in memory 53, which is sent to adder 53 via the second q inputs are available. This result is displayed as a new one on a clock signal Transfer the intermediate result from the adder 52 to the memory 53. Arises from the Addition in the adder 52 is a carry, which can be a 1 at most this is counted into the counter 54. At the end of an addition cycle, which (s - a) includes additions, the memory 53 and the counter 54 contain the complete addition result. The q lowest digits are in the memory and the remaining ones in the counter higher. At the end of each counting cycle, the adders 51 and 52 'as well as the memory 53 and the counter 54 is cleared.

Die Zählkapazität des Zählers 54 muß so groß sein, daß der Vergleichsschwellwert noch dargestellt werden kann. Zweckmäßigerweise wird der Zähler 54 so ausgelegt, daß bei Überschreiten seiner Zählkapazität sein Zählerstand stehen bleibt.The counting capacity of the counter 54 must be so large that the comparison threshold can still be represented. The counter 54 is expediently designed in such a way that that when its counting capacity is exceeded, its counter reading stops.

Eine weitere Ausgestaltung der Erfindung betrifft den VergleichsJfolge-Generator 4. Erfindungsgemäß ist er so auszulegen, daß zur Erzeugung der vorgegebenen Zeichenfolge der Generator p Ausgänge besitzt, an denen mit jedem Takt jeweils p aufeinanderfolgende Zeichen der vorgegebenen Zeichenfolge gleichzeitig abgreifbar sind. Für einen derartigen Generator sind prinzipiell zwei Möglichkeiten gegeben: 1. Die gesamte Vergleichsfolge ist in einem Speicher eingespeichert, aus welchem die gewünschten Abschnitte parallel abgerufen werden können. Bei langen Vergleichsfolgen ist ein entsprechend großer Speicher erforderlich.Another embodiment of the invention relates to the comparison sequence generator 4. According to the invention, it is to be interpreted in such a way that the specified character sequence is generated the generator has p outputs at which p successive with each cycle Characters of the specified character sequence can be accessed at the same time. For such a one Generators are basically given two options: 1. The entire comparison sequence is stored in a memory from which the desired sections parallel can be accessed. In the case of long comparison sequences, a correspondingly large one Memory required.

2. Ist die vorgegebene Zeichenfolge beispielsweise eine PN-Folge, die sendeseitig mit einem linearen rückgekoppelten Schieberegister erzeugbar ist, dann läßt sich auch die Vergleichs folge empfangsseitig mit dem gleichen Ge--nerator erzeugen. Dieser muß jedoch spezielle Eigenschaften aufweisen, die im folgenden näher beschrieben werden.2. If the specified character sequence is, for example, a PN sequence, which can be generated on the transmit side with a linear feedback shift register, then the comparison sequence can also be used on the receiving end with the same generator produce. However, this must have special properties, which are described below are described in more detail.

Bei A 6 0 ist zu beachten, daß der erste Abschnitt nur die ersten p - Elemente der Folge enthält, die die Stellen A + 1 bis p einnehmen. Der Generator muß mit jedem Takt je- weils p aufeinanderfolgende Zeichen gleichzeitig liefern.With A 6 0 it should be noted that the first section is only the first p - contains elements of the sequence that occupy the positions A + 1 to p. The generator must with every measure because p consecutive characters at the same time deliver.

Dazu muß er also um jeweils p Schrittettspringent und p Ausgänge haben, an denen die p Zeichen zur Verfügung stehen.To do this, he must have p steps and p exits, where the p characters are available.

Ein geeigneter Vergleichs-Folge-Generator ist beispielsweise in Fig. 3 dargestellt. Der dort dargestellte Generator hat z = ld (N + 1) Speicherstufen 431, 432'...43z. Die verwendeten Zeichen seien 0 und 1. Additive Verknüpfungen werden modulo-2 ausgeführt.A suitable comparison sequence generator is shown, for example, in FIG. 3 shown. The generator shown there has z = ld (N + 1) storage stages 431, 432 '... 43z. The characters used are 0 and 1. Additive links are used modulo-2.

An die Ausgänge der z Speicherstufen ist ein Rückkopplungsnetzwerk 41, bestehend aus Modulo-2-Additionsstellen/und ein Ausgabewerk 42, angeschlossen. Die Eingangssignale an den Speicherstufen sind Modulo-2-Verknüpfungen ihrer Ausgangssignale, derart, daß jede Speicherstufe nach einammTakt den Inhalt hat, den sie normalerweise erst nach/i:Ten Takt annehmen würde.A feedback network is connected to the outputs of the z storage stages 41, consisting of modulo-2 addition points / and an output unit 42, are connected. The input signals at the storage stages are modulo-2 combinations of their output signals, in such a way that each storage stage has the content it normally has after a single cycle only after / i: would take ten bars.

Das Ausgabenetzwerk 42 besteht im allgemeinen Fall ebenfalls aus Modulo-2-Additionsstellen und hat p Ausgänge 1 bis p, an denen durch Modulo-2-Verknüpfungen der Ausgänge der Speicher stufen die gewünschten p aufeinanderfolgenden Stellen der Vergleichsfolge anliegen. Das Ausgabenetzwerk 42 wird in der Regel nicht so aufwendig sein wie das Rückkopplungsnetzwerk 41, da ein Teil der im Ausgabewerk 42 erforderlichen Modulo-2-Additionen bereits im Rückkopplungsnetzwerk durchgeführt sind und diese Ergebnisse direkt dem Ausgabewerk zur Verfügung gestellt werden können.The output network 42 in the general case also consists of modulo-2 addition points and has p outputs 1 to p, to which the outputs of the Stores the desired p consecutive places in the comparison sequence issue. The output network 42 will typically not be as expensive as that Feedback network 41, since part of the modulo-2 additions required in output unit 42 have already been carried out in the feedback network and these results directly to the Edition can be made available.

Zur weiteren Klarstellung der Erfindung wird im folgenden je ein einfaches Beispiel für eine Serien-Parallel-Wandlung sowie für einen hlelfar geeigneten Vergleichsfolge-Generator gegeben.To further clarify the invention, a simple one is used below Example of a series-parallel conversion and a similarly suitable comparison sequence generator given.

Die zu suchende vorgegebene Zeichenfolge sei eine binäre PN-Folge mit einer Länge N = 7 bit, die mit einem 3-stufigen rückgekoppelten Schieberegister erzeugbar ist. Der Zeichenvergleich erfolgt modulo-2 d. h. bei zwei übereinstimmenden Zeichen ist das Ergebnis eine "0" und bei nichtübereinstimmenden Zeichen eine 1, Das Vergleichsergebnis, also die Teilsumme bzw die Gesamtsumme, ist die Anzahl der sich bei dem Vergleich ergebenden Einsen.The specified character sequence to be searched for is a binary PN sequence with a length N = 7 bits, with a 3-stage feedback shift register can be generated. The characters are compared modulo-2 d. H. if two match Character the result is a "0" and in the case of inconsistent characters a 1, The result of the comparison, i.e. the partial total or the total, is the number of ones resulting from the comparison.

Unter der Annahme, daß s = 4 und p = 2 ist, gilt mit der Gleichung s.p = N + a . p + A, daß a = O und A = 1 sein muß.Assuming that s = 4 and p = 2, the equation holds true s.p = N + a. p + A that a = O and A = 1 must be.

Das Schieberegister 2 (Fig. 1) besteht folglich aus (p - s - 1) = 7 Stufen, die Anzahl der Anzapfungen ist p = 2 und die Anzapfungen liegen bei s - 1 + k s mit k = 0 und 1, d. h. die dritte und die siebte Stufe sind angezapft. Dies ist in Fig. 4 dargestellt.The shift register 2 (FIG. 1) consequently consists of (p - s - 1) = 7 levels, the number of taps is p = 2 and the taps are s - 1 + k s with k = 0 and 1, i.e. H. the third and seventh levels are tapped. This is shown in FIG. 4.

Die Taktfrequenz des Schieberegisters muß sein zur = s d. h. sie muß viermal so schnell sein wie der Takt der eintreffenden Zeichenfolge.The clock frequency of the shift register must be for = s d. H. she must be four times as fast as the clock of the incoming character string.

Die nachfolgende Tabelle verdeutlicht den Betriebsablauf.The following table clarifies the operational sequence.

Sie zeigt zu jedem Arbeitstakt Tr des Schieberegisters den Inhalt der 7 Registerstufen. Die unter den Registerstufen angegebenen Ziffern symbolisieren die jeweilige Stelle der eintreffenden Zeichenfolge. Selbstverständlich stehen an diesen Stellen im Schieberegister die eintreffenden Zeichen O bzw. 1. Die die jeweilige Stelle symbolisierenden Ziffern verdeutlichen jedoch die Vorgänge besser, da sie anzeigen, wie einBit nach dem anderen die Anordnung durchläuft und verarbeitet wird.It shows the content for each working cycle Tr of the shift register of the 7 register levels. The numbers indicated under the register levels symbolize the respective position of the incoming character string. Of course there are these places in the shift register the incoming characters O or 1. The respective Place symbolizing digits, however, clarify the processes better because they indicate how one bit at a time the array is traversed and processed.

Eine Zeicheneingabe findet also statt bei den Takten 1, 5, 9, 13, also bei den Takten (1 + i s, mit i = 0, 1, 2, ...).A character entry takes place in bars 1, 5, 9, 13, So for the bars (1 + i s, with i = 0, 1, 2, ...).

Nach (N + j - 1) . s + a Takten, also nach Takt 24, beginnt die Addition der Vergleichsergebnisse. Nach jeweils (N'. s - 1 + j. s) Takten (j = 0, 1, 2, ...),also nach Takt 27, 31, 35, -.. wird die Gesamtsumme aus den bei jedem Takt angefallenen Teilsummen gebildet und überprüft. After (N + j - 1). s + a bars, i.e. after bar 24, the addition begins the comparison results. After (N '. S - 1 + j. S) bars (j = 0, 1, 2, ...), i.e. after bar 27, 31, 35, - .. the total is made up of the total for each bar Sub-totals formed and checked.

Da im Ausführungsbeispiel # = 1 ist, beginnt die erste Addition jedes Zyklus mit der zweiten Stelle. Die erste Gesamtsumme besteht folglich aus der Addition der Teilsummen aus den Stellen (2 + 3), (4 + 5), (6 + 7). Nach der Uberprüfung der Gesamtsumme wird das Addierwerk gelöscht. Unterschreiten bei einer Prüfung die Anzahl der Einsen eine vorgegebene Schwelle, so gilt die eintreffende Zeichenfolge bis auf die ermittelten Übertragungsfehler als identisch gleich mit der vorgegebenen Zeichenfolge und die eigentliche Datenübertragung kann beginnen. Since # = 1 in the exemplary embodiment, the first addition starts each Cycle with the second digit. The first total therefore consists of the addition the partial sums from the digits (2 + 3), (4 + 5), (6 + 7). After reviewing the The total sum is deleted from the adder. Fall below the number during an examination If the ones reach a predetermined threshold, the incoming character string up to applies on the determined transmission errors as identical to the specified Character string and the actual data transfer can begin.

In Fig. 5 ist für dieses Ausführungsbeispiel ein seriell arbeitender PN-Generator dargestellt, wie er beispielsweise auf der Sendeseite verwendet werden kann, um die PN-Zeichenfolge zu erzeugen. Die Verknüpfungsgleichungen für diesen seriellen Generator lauten å +1 å 1 3 s2j + 1 = - s1j + s3j + bedeutet Modulo-2-Addition (1) j + 1 j 3 2 s4 ist der Inhalt der Stufe si nach dem Takt j. (Anmerkung: ist der Ausgangszustand). In Fig. 5 is a serially operating for this embodiment PN generator shown as it is used, for example, on the transmission side can to generate the PN string. The linkage equations for this serial generators are å +1 å 1 3 s2j + 1 = - s1j + s3j + means modulo-2 addition (1) j + 1 j 3 2 s4 is the content of step si after measure j. (Note: is the initial state).

Einen modifizierten PN-Generator, welcher die gleiche Zeichenfolge wie der seriell arbeitende PN-Generator der Fig. 5 Tabelle Eingabe- Takt Stufe zeichen Tr Nr, 1 2 3 4 5 6 7 1 1 1 X X X X X X 2 X 1 X X X X X 3 X X 1 X X X X 4 X X X I X X X 2 5 2XXX1XX 6 X2XXX1X 7 XX2XXX1 8 1XX2XXX 3 9 3 1 X X 2 X X 10 X 3 1 X X 2 X 11 X X 3 1 X X 2 12 2 X X 3 1 X X 4 13 4 2 X X 3 1 X 14 X 4 2 X X 3 1 15 1 X 4 2 X X 3 16 3 1 X 4 2 X X 5 17 5 3 1 X 4 2 X 18 X 5 3 1 X 4 2 19 2 X 5 3 1 X 4 20 4 2 X 5 3 1 1 6 21 6 4 2 X 5 3 1 22 1 6 4 2 X 5 3 23 3 1 6 4 2 X 5 24 5 3 1 6 4 2 X 7 25 7 5 3 1 6 4 2 26 2 7 5 3 1 6 4 27 4 2 7 5 3 1 6 28 6 4 2 7 5 3 1 8 29 8 6 4 2 7 5 3 30 3 8 6 4 2 7 5 31 5 3 8 6 4 2 7 32 7 5 3 8 6 4 2 9 33 9 7 5 3 8 6 4 34 4 9 7 5 3 8 6 35 6 4 9 7 5 3 8 36 8 6 4 9 7 5 3 10 37 10 8 6 4. 9 7 5 38 5 10 8 6 4 9 7 39 7 5 10 8 6 4 9 40 9 7 5 10 8 6 4 11 41 11 9 7 5 10 8 6 42 6 11 9 7 5 1*0 8 .43 8 6 11 9 7 5 10 44 10 8 6 11 9 7 5 12 45 12 10 8 6 11 9 7 Addieren 1 +2+3 +4+5 +6+7 -> Ergebnis 2 prüfen, +3+4 Addierwerk +5+6 +7+8 -+ Ergebnis 3 prüfen, +4+5 Addierwerk +6+7 löschen; +8+9 -> Ergebnis 4 prüfen, +5+6 Addierwerk +7+8 löschen; +9+10.s / . usw.A modified PN generator which has the same character string as the serial PN generator in the table of FIG. 5 Input cycle level sign Tr No. 1 2 3 4 5 6 7 1 1 1 XXXXXX 2 X 1 XXXXX 3 XX 1 XXXX 4 XXXIXXX 2 5 2XXX1XX 6 X2XXX1X 7 XX2XXX1 8 1XX2XXX 3 9 3 1 XX 2 XX 10 X 3 1 XX 2 X 11 XX 3 1 XX 2 12 2 XX 3 1 XX 4 13 4 2 XX 3 1 X 14 X 4 2 XX 3 1 15 1 X 4 2 XX 3 16 3 1 X 4 2 XX 5 17 5 3 1 X 4 2 X 18 X 5 3 1 X 4 2 19 2 X 5 3 1 X 4 20 4 2 X 5 3 1 1 6 21 6 4 2 X 5 3 1 22 1 6 4 2 X 5 3 23 3 1 6 4 2 X 5 24 5 3 1 6 4 2 X 7 25 7 5 3 1 6 4 2 26 2 7 5 3 1 6 4 27 4 2 7 5 3 1 6 28 6 4 2 7 5 3 1 8 29 8 6 4 2 7 5 3 30 3 8 6 4 2 7 5 31 5 3 8 6 4 2 7 32 7 5 3 8 6 4 2 9 33 9 7 5 3 8 6 4 34 4 9 7 5 3 8 6 35 6 4 9 7 5 3 8 36 8 6 4 9 7 5 3 10 37 10 8 6 4. 9 7 5 38 5 10 8 6 4 9 7 39 7 5 10 8 6 4 9 40 9 7 5 10 8 6 4 11 41 11 9 7 5 10 8 6 42 6 11 9 7 5 1 * 0 8 .43 8 6 11 9 7 5 10 44 10 8 6 11 9 7 5 12 45 12 10 8 6 11 9 7 Add 1 + 2 + 3 + 4 + 5 + 6 + 7 -> check result 2, + 3 + 4 add unit + 5 + 6 + 7 + 8 - + check result 3, + 4 + 5 add unit + 6 + 7 delete; + 8 + 9 -> check result 4, + 5 + 6 adders + 7 + 8 delete; + 9 + 10.s /. etc.

X: undefiniert, beliebig Die mit "'" versehenen Zeichen verlassen das Register bei der Eingabe des nächsten Zeichens.X: undefined, any Leave the characters marked with "'" the register when entering the next character.

erzeugt, jedoch lediglich mit 4 Takten in Abschnitten von je zwei Zeichen, und der daher als Vergleichsfolge-Generator 4 in Fig. 1 verwendet werden kann, ist in Fig. 6 dargestellt. Er stellt ein Ausführungsbeispiel des in Fig. 3 allgemein dargestellten Vergleichsfolge-Generators dar.generated, but only with 4 bars in sections of two each Characters, and which are therefore used as comparison sequence generator 4 in FIG. 1 is shown in FIG. 6. It represents an embodiment of the one shown in FIG. 3 generally represented comparison sequence generator.

Entsprechende Einheiten sind mit gleichen Buchstaben bezeichnet.Corresponding units are denoted by the same letters.

Die Verknüpfungsgleichungen für diesen modifizierten Vergleichsfolge-Generator ergeben sich aus den oben angegebenen Gleichungen 1 unter Berücksichtigung des (j + 2)-ten Taktes. Damit folgt für den Inhalt nach dem (j + 2)-ten Takt als Funktion des Inhalts nach dem j-ten Takt: s1j+2 -s3j+1 = s2j s2j+2 = S1j+1 + s3j+1 = s3j + s2j (2) s3j+2 =s2j+1 = s1j + s3j Die Bestimmungsgleichungen für das Ausgabenetzwerk 42 (Fig. 3) ergeben sich ebenfalls aus den Gleichungen 2. Beim seriellen Generator nach Fig. 5 ist das ausgegebene Zeichen xj identisch mit dem jeweiligen Inhalt von Stufe 433, also s3j. Für den 3 modifizierten Vergleichsfolge-Generator nach Fig. 6 sind also die Gleichungen für S3 und s3j+1 zu suchen. Sie lauten: 3 3 Xi1 = s3j Xi2 = s3j+1 = s2j Das Netzwerk 42 der Fig. 3 ist also im Ausführungsbeispiel sehr einfach: Es besteht lediglich aus den Anzapfungen der Schieberegisterstufen 432 und 433 des Generators nach Fig. 6.The linkage equations for this modified comparison sequence generator result from the equations 1 given above, taking into account the (j + 2) -th measure. Thus follows for the content after the (j + 2) -th measure as a function of the content after the j-th measure: s1j + 2 -s3j + 1 = s2j s2j + 2 = S1j + 1 + s3j + 1 = s3j + s2j (2) s3j + 2 = s2j + 1 = s1j + s3j The defining equations for the output network 42 (FIG. 3) also result from equations 2. In the case of the serial generator according to FIG. 5, the output character xj is identical to the respective content of Level 433, i.e. s3j. For the 3 modified comparison sequence generator according to Fig. 6 the equations for S3 and s3j + 1 are to be found. They are: 3 3 Xi1 = s3j Xi2 = s3j + 1 = s2j The network 42 of FIG. 3 is therefore in the exemplary embodiment very simple: it only consists of the taps of the shift register stages 432 and 433 of the generator according to FIG. 6.

Da im gewählten Beispiel A = 1 ist, darf der erste Abschnitt der in Zweierschritten erzeugten Zeichenfolge nur das erste Element am Ausgang 2 der Speicherstelle 432 enthalten. Der Vergleichsfolg4C;enerator nach Fig. 6 muß deshalb einen Ausgangszustand haben, welcher gegenüber dem des seriellen Generators nach Fig. 5 um ein Zeichen nacheilend phasenverschoben ist. Ist der Grundzustand der Speicheretufen des seriellen Generators nach Fig. 5, wie unter den jeweiligen Speicherstufen in Fig. 5 angegeben'111, dann muß der in Fig. 6 gezeigte Vergleichsfolge-Generator 4 zu Beginn jeder Vergleichsfolge mit dem dem 111-Zustand vorhergehenden Zustand, nämlich dem Zustand 011 als Grundzustand beginnen.Since A = 1 in the example chosen, the first section of the in Steps of two characters generated only the first element at output 2 of the memory location 432 included. The comparison sequence 4C; generator according to FIG. 6 must therefore have an initial state have, which compared to that of the serial generator of FIG. 5 by one character lagging out of phase. Is the basic state of the storage levels of the serial Generator according to Fig. 5, as indicated under the respective storage stages in Fig. 5'111, then the comparison sequence generator 4 shown in FIG. 6 must be used at the beginning of each comparison sequence with the state preceding the 111 state, namely state 011 as the basic state kick off.

Die Zustände der einzelnen Speicherstufen 431, 432 und 433 der Generatoren sind in Fig. 5 und Fig. 6 jeweils unter den Speicherstufen in Abhängigkeit vom Arbeitstakt des Schieberegisters angegeben. Ein Zyklus des seriellen Generators nach Fig. 5 umfaßt folglich 7 Takte und ein Zyklus des modifizierten Generators nach Fig. 6, der als Vergleichsfolge-Generator 4 in Fig. 1 verwendet werden kann, umfaßt lediglich 4 Takte. Die jeweils eingerahmten Werte x1 bis x7 werden von den Generatoren am Ausgang abgegeben. Wie ersichtlich, liefern beide Generatoren am Ausgang die gleiche Vergleichsfolge, wobei der Generator nach Fig. 5 die-Vergleichsfolge seriell und der Generator nach Fig. 5 jeweils zwei Zeichen der Vergleichsfolge parallel liefert.The states of the individual memory stages 431, 432 and 433 of the generators are in Fig. 5 and Fig. 6 in each case under the memory stages as a function of the work cycle of the shift register. One cycle of the serial generator according to FIG. 5 consequently comprises 7 clocks and one cycle of the modified generator according to FIG. 6, which can be used as comparison sequence generator 4 in FIG. 1 comprises only 4 bars. The respective framed values x1 to x7 are generated by the generators on Output released. As can be seen, both generators deliver the same output Comparison sequence, the generator of FIG. 5 serial and the comparison sequence the generator according to FIG. 5 supplies two characters of the comparison sequence in parallel.

In den Figuren wurden zur besseren Übersicht die Steuerung und die Steuerleitungen nicht mit eingezeichnet. Sie würden auch nicht zum besseren Verständnis der Anordnung beitragen.In the figures, the control and the Control lines not shown. You would also not understand it better contribute to the arrangement.

Jedoch geht die Funktion der Steuerung aus dem beschriebenen Funktionsablauf klar hervor.However, the function of the control is based on the functional sequence described clearly.

Claims

Method for comparing a given character string of length N with a serially arriving character string, characterized by that within the duration of a character s complete operations (sN) one after the other and p operations (p <N) are performed simultaneously, where s p = N + a p + A and 6. is an integer greater than or equal to 0 but less than p, and a an integer greater than or equal to 0, but less than or equal to (N - 2).

2 2. The method according to claim 1, characterized in that the with a clock frequency f, e incoming character string with the clock frequency fr = s. fc into a shift register with (p. s - 1) stages and p taps at each (1 + i s) -th clock (i = 0, 1, 2, .t,) is read in that after (N + å - 1) ß + a clocks the addition of the comparison results begins and that after each (N- 5 - 1 + j . s) Cycle the total sum of the partial total for each cycle, checked and deleted (j = O, 1, 2, ...>.

3. Circuit arrangement for performing the method according to claim 1, characterized in that a shift register (2) with (ps - 1) stages and p Taps are provided whose taps at s - 1 + ks with k equal to 0, 1, 2, 3, ..., p - 1 lie that at the input of the shift register (2) a changeover switch (1) is connected, in one of which the switch position is a serial incoming character string can be read into the shift register (2) and into the other Switch position of the output of the shift register (2) with the input of the shift register (2) is connected, so that in this position a cyclical shift of the data in the shift register (2) it can be carried out that with the p taps of the shift register the first inputs of a subtracter (3) are connected to the second Inputs each p digits of the given character sequence can be entered that the Outputs of the subtracter (3) are connected to an adder (5) that on the one hand, partial sums of p characters each and, on the other hand, a total s forms subtotals, where the grand total is the number of incorrect characters in the Represents the character sequence N and that a threshold value circuit is connected to the adder (5) (6) is connected when exceeding or falling below a specified Value of the total emits a signal.

4. Arrangement according to claim 3, characterized in that the adder (5) from a first adder (51) with p inputs and q outputs, a second Adder (52) with 2q inputs and (q + 1) outputs, a memory (53) with q Storage locations, q parallel inputs and q parallel outputs and a counter (54) with at least one output that the outputs of the first adder (51) with the first q inputs of the adder (52), the q outputs of the second adder (52) with the parallel inputs of the memory (53), the remaining one, one Carry-identifying output of the second adder (52) with the input of Counter (54) and the q parallel outputs of the memory (53) on the one hand with the second q inputs of the adder (52) and on the other hand, as well as the outputs of the counter (54) are connected to the threshold value circuit (6).

5. Arrangement according to claim 3, characterized in that for generation a generator (4) with p outputs is provided for the specified character string, at which p consecutive characters of the given character sequence with each measure can be output at the same time.

6. Arrangement according to claim 3, characterized in that the shift register (2) is designed as a memory with direct access (RAM component), which is from controlled by a counter in a manner adequate to the function of the shift register is.