DE2640465C2 - - Google Patents
Info
- Publication number
- DE2640465C2 DE2640465C2 DE19762640465 DE2640465A DE2640465C2 DE 2640465 C2 DE2640465 C2 DE 2640465C2 DE 19762640465 DE19762640465 DE 19762640465 DE 2640465 A DE2640465 A DE 2640465A DE 2640465 C2 DE2640465 C2 DE 2640465C2
- Authority
- DE
- Germany
- Prior art keywords
- insulating layer
- polycrystalline silicon
- layer
- semiconductor substrate
- areas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 17
- 235000012239 silicon dioxide Nutrition 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 6
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101100346656 Drosophila melanogaster strat gene Proteins 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
Description
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung dotierter Zonen in einem Halbleitersubstrat, bei dem die Dotierung in den gewünschten Zonen durch eine auf dem Halbleitersubstrat be findliche polykristalline Siliciumschicht in das Halbleitersub strat eingebracht wird (sogenannte Polysiltechnik).The present invention relates to a method for manufacturing doped zones in a semiconductor substrate in which the doping in the desired zones by a be on the semiconductor substrate sensitive polycrystalline silicon layer in the semiconductor sub strat is introduced (so-called polysil technology).
Bei der beispielsweise aus "iedm Technical Digest, Internat. Electron. Devices Meeting" (1975), Katalog-Nr. 75 CH 1023-1 E be kanntgewordenen Polysiltechnik wird zur Herstellung des Emitters von Transistoren nach dem Öffnen eines Fensters in einer auf einem Halbleitersubstrat befindlichen Isolierschicht (beispielsweise Siliciumdioxid-Schicht) eine undotierte Schicht aus polykristalli nem Silicium über der auf dem Halbleitersubstrat befindlichen Iso lierschicht abgeschieden. Der Emitter wird sodann durch diese Schicht aus polykristallinem Silicium in das Halbleitersubstrat eindiffundiert. Danach wird die Schicht aus polykristallinem Silicium mittels fotolithografischer Verfahren in der Weise struk turgeätzt, daß nur ein Deckel der Schicht aus polykristallinem Silicium über dem Emitterfenster in der Isolierschicht verbleibt. In der in der Planartechnik üblichen Weise wird anschließend das Kontaktfenster für den Anschluß der Basiszone in die das Halblei tersubstrat bedeckende Isolierschicht (beispielsweise Silicium dioxid-Schicht) eingeätzt. Bei der anschließend aufzubringenden Metallisierung zur Kontaktierung der Transistorzonen liegt eine Topologie der Oberfläche vor, welche Höhenunterschiede von 0,5-1,0 µm aufweist.In the example from "iedm Technical Digest, Internat. Electron. Devices Meeting "(1975), Catalog No. 75 CH 1023-1 E be Polysil technology became known for the production of the emitter of transistors after opening a window in one on one Semiconductor substrate located insulating layer (for example Silicon dioxide layer) an undoped layer of polycrystalline nem silicon over the iso located on the semiconductor substrate layer deposited. The emitter is then through this Layer of polycrystalline silicon in the semiconductor substrate diffused. After that, the layer of polycrystalline Silicon structure in the manner by means of photolithographic processes etched that only a cover of the layer of polycrystalline Silicon remains in the insulating layer above the emitter window. Then in the usual way in planar technology Contact window for the connection of the base zone into the half lead insulating layer covering the substrate (for example silicon dioxide layer) etched. The one to be applied subsequently Metallization for contacting the transistor zones is one Topology of the surface shows what height differences from 0.5-1.0 microns.
Eine entsprechende Technik ist aus der DE-AS 22 25 374 bekannt.A corresponding technique is known from DE-AS 22 25 374.
Bei dieser Technik ist es noch immer erforderlich, zwei Masken zu verwenden, wobei eine Maske Fenster für die Emitterzone und den Kollektorkontakt und eine zweite Maske mindestens ein Fenster für den Basiskontakt besitzt. Daraus ergibt sich die Notwendigkeit einer genauen Justierung der beiden Masken, was in der Praxis zu Justierungsfehlern führen kann, die im ungünstigsten Fall sogar zu einem Kurzschluß etwa zwischen Emitterzone und Basiskontakt führen können.With this technique, two masks are still required use a mask window for the emitter zone and the Collector contact and a second mask at least one window for has the base contact. Hence the need a precise adjustment of the two masks, which in practice too Adjustment errors can lead to the worst case to a short circuit between the emitter zone and base contact being able to lead.
Weiterhin führt auch die mehrmalige Herstellung von Kontaktfenstern in der das Halbleitersubstrat bedeckenden Isolierschicht (Sili ciumdioxid-Schicht) zu topologisch stark strukturierten Oberflä chen, was für die Aufbringung der zur Kontaktierung notwendigen Metallisierungen nachteilig ist.Furthermore, the repeated production of contact windows in the insulating layer covering the semiconductor substrate (sili cium dioxide layer) to a topologically strongly structured surface chen, what for the application of the necessary for contacting Metallization is disadvantageous.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfah ren zur Herstellung dotierter Zonen in einem Halbleitersubstrat anzugeben, bei dem die vorgenannten Nachteile aufgrund von Fehl justierungen mehrerer Masken und einer topologisch starken struk turierten Oberfläche für die aufzubringenden Metallisierungen ver mieden werden.The object of the present invention is a method ren for the production of doped zones in a semiconductor substrate specify where the aforementioned disadvantages due to failure adjustments of several masks and a topologically strong structure verured surface for the metallizations to be applied be avoided.
Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß auf die Oberfläche des Halb leitersubstrats zunächst eine erste Isolierschicht aufgebracht wird, in der entsprechend der Anzahl der herzustellenden dotier ten Zonen Fenster hergestellt werden, daß auf die erste Isolier schicht und in die in ihr befindlichen Fenster eine Schicht aus polykristallinem Silicium aufgebracht wird, daß auf die Schicht aus polykristallinem Silicium eine zweite Isolierschicht aufge bracht und teilweise so wieder entfernt wird, daß nur noch über den Bereichen, unter denen die herzustellenden dotierten Zonen entstehen sollen, Teile der zweiten Isolierschicht auf der Schicht aus polykristallinem Silicium verbleiben, daß die nicht von Teilen der zweiten Isolierschicht bedeckten Bereiche der Schicht aus polykristallinem Silicium in Siliciumoxid übergeführt werden, und daß zum Einbringen von Dotierungen in die verbliebenen Bereiche aus polykristallinem Silicium sowie zum weiteren Einbringen der Dotierungen in das Halbleitersubstrat die über diesen Bereichen aus polykristallinem Silicium befindlichen Teile der zweiten Iso lierschicht entfernt werden.This task is carried out in a method of the type mentioned at the beginning solved according to the invention in that on the surface of the half conductor substrate first applied a first insulating layer is, in the according to the number of dopants to be produced ten zones windows are made that are insulated on the first layer and a layer in the windows in it polycrystalline silicon that is applied to the layer a second insulating layer made of polycrystalline silicon brought and partially removed so that only over the areas under which the doped zones to be produced should arise, parts of the second insulating layer on the layer of polycrystalline silicon remain that the parts the second insulating layer covered areas of the layer polycrystalline silicon can be converted into silicon oxide, and that for introducing dopants into the remaining areas made of polycrystalline silicon and for the further introduction of Doping in the semiconductor substrate over these areas parts of the second iso made of polycrystalline silicon be removed.
Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.Embodiments of the inventive concept are in the subclaims featured.
Die Erfindung wird im folgenden anhand der Figuren der Zeichnung am Beispiel der Herstellung eines Transistors näher erläutert.The invention is described below with reference to the figures of the drawing explained in more detail using the example of the production of a transistor.
Die Fig. 1-5 zeigen dabei aufeinanderfolgende Herstellungs schritte bis zu einem fertigen Transistor, wobei jeweils gleiche Elemente mit gleichen Bezugszeichen versehen sind. Figs. 1-5 show successive thereby manufacturing steps up to a finished transistor, wherein like elements are provided with the same reference numerals.
Gemäß Fig. 1 beginnt das Verfahren zur Herstellung eines Transis tors mit einem Halbleitersubstrat 1 eines Leitungstyps (beispiels weise n), in das in der in der Planartechnik üblichen Weise eine Basiszone 2 des anderen Leitungstyps (beispielsweise p) eindiffun diert wird. Auf das Halbleitersubstrat 1 mit der in ihm befind lichen Basiszone 2 wird sodann eine Isolierschicht 3 aufgebracht, welche aus Siliciumdioxid oder Siliciumnitrid bestehen kann. In dieser Isolierschicht 3 werden Fenster 4, 5, 6 hergestellt, durch welche die Dotierungen für den Kollektorkontakt, den Basiskontakt und die Emitterzone in das Halbleitersubstrat 1 eingebracht wer den.Referring to FIG. 1, the process begins for producing a transis tors with a semiconductor substrate 1 of one conductivity type (example, n), in which a base region 2 of the other conductivity type (e.g., p) diert eindiffun in the customary in the planar manner. An insulating layer 3 is then applied to the semiconductor substrate 1 with the base zone 2 located in it, which may consist of silicon dioxide or silicon nitride. Windows 4, 5, 6 are produced in this insulating layer 3 , through which the dopings for the collector contact, the base contact and the emitter zone are introduced into the semiconductor substrate 1 .
Auf die Isolierschicht 3 mit den in ihr befindlichen Fenstern 4, 5, 6 wird sodann eine Schicht 7 aus polykristallinem, undotiertem Silicium aufgebracht. Auf diese Schicht 7 aus polykristallinem Silicium wird anschließend eine zweiten Isolierschicht 8 aufge bracht, welche aus Siliciumnitrid bestehen kann.A layer 7 of polycrystalline, undoped silicon is then applied to the insulating layer 3 with the windows 4, 5, 6 located therein. On this layer 7 of polycrystalline silicon, a second insulating layer 8 is then brought up, which may consist of silicon nitride.
Gemäß Fig. 2 wird nun die Siliciumnitridschicht 8 mit Hilfe einer geeigneten Maske so strukturgeätzt, daß Teile 81, 82, 83 über den Bereichen eines Kollektorkontaktes, eines Basiskontaktes und einer Emitterzone verbleiben. Das gesamte System wird danach einer ther mischen oder anodischen Oxydation unterzogen, so daß die freilie genden Bereiche der Schicht 7 aus polykristallinem Silicium in Bereiche 74, 75, 76, 77 aus Siliciumoxid überführt werden.Referring to FIG. 2, the silicon nitride layer 8 is now a suitable mask pattern etched using so that parts 81 82 83 remain over the area of a collector contact, a base contact and an emitter region. The entire system is then subjected to a thermal or anodic oxidation, so that the exposed areas of the layer 7 of polycrystalline silicon are converted into areas 74, 75, 76, 77 of silicon oxide.
In einem nachfolgenden, auf Fig. 3 ersichtlichen Schritt wird so dann der Teil 82 aus Siliciumnitrid über dem Bereich 72 aus poly kristallinem Silicium entfernt und durch diesen Bereich 72 aus polykristallinem Silicium ein Dotierungsstoff in das Halbleiter substrat 1 eingebracht, so daß eine Zone 10 entsteht, welche als Basiskontakt dient. Das Einbringen (Diffundieren oder Implantieren) des Dotierungsstoffes (beispielsweise Bor) ist schematisch durch Pfeile angedeutet, welche mit A bezeichnet sind.In a subsequent step, which can be seen in FIG. 3, the part 82 made of silicon nitride is then removed above the area 72 made of polycrystalline silicon and a dopant is introduced into the semiconductor substrate 1 through this area 72 made of polycrystalline silicon, so that a zone 10 is formed , which serves as the base contact. The introduction (diffusion or implantation) of the dopant (for example boron) is indicated schematically by arrows, which are denoted by A.
In einem folgenden, anhand von Fig. 4 dargestellten Verfahrens schritt werden auch die Teile 81 und 83 über den Bereichen 71 und 73 aus polykristallinem Silicium entfernt. Der über dem Basiskon takt 10 liegende Bereich 72 aus polykristallinem Silicium wird mit einer maskierenden Lackschicht 50 abgedeckt. Sodann werden durch die Bereiche 71 und 73 aus polykristallinem Silicium zur Herstellung einer Kollektorkontaktzone 40 und einer Emitterzone 41 weitere Dotierungen eingebracht (implantiert). Dieser Dotierungs schritt ist in Fig. 4 schematisch durch Pfeile angedeutet, welche mit B bezeichnet sind.In a subsequent process step shown in FIG. 4, the parts 81 and 83 above the areas 71 and 73 are removed from polycrystalline silicon. The area 72 made of polycrystalline silicon lying above the base contact 10 is covered with a masking lacquer layer 50 . Then further doping is introduced (implanted) through the regions 71 and 73 made of polycrystalline silicon in order to produce a collector contact zone 40 and an emitter zone 41 . This doping step is indicated schematically in Fig. 4 by arrows, which are denoted by B.
Fig. 5 zeigt den fertigen Transistor, wobei nach Entfernung der Lackschicht 50 Aluminiumkontakte 90, 91, 92 in der dargestellten Weise auf das System aufgebracht werden, welche den Kollektor-, Basis bzw. Emitterkontakt darstellen. Fig. 5 shows the finished transistor, after removal of the resist layer 50 of aluminum contacts 90, 91 are applied, 92 in the manner shown to the system, which represent the collector, base and emitter contact.
Da bei dem erfindungsgemäßen Verfahren die Justierung der Zonen 10, 40 und 41 durch die Maske in Form der Isolierschicht 3 mit den entsprechenden Fenstern 4, 5, 6 in einem Verfahrensschritt erfolgt, wozu nur eine Maske erforderlich ist, wird der Vorteil einer Selbst justierung von Kollektor- und Basiskontakt sowie Emitterzone er reicht. Da letztlich die Schicht aus polykristallinem Silicium mit in Siliciumdioxid überführten Bereichen lediglich Flächenun ebenheiten aufweist, welche durch die Fenster 4, 5, 6 von der Iso lierschicht 3 und eine Volumenausdehnung bei der Überführung von polykristallinem Silicium in Siliciumdioxid bedingt sind, ergibt sich im Vergleich zu einer in der Planartechnik üblichen Silicium dioxidschicht, die zur Herstellung der entsprechenden Fenster für die entsprechenden Zonen immer wieder umstrukturiert werden muß, eine ebenere Oberfläche. Es sei hier darauf verwiesen, daß die Darstellung nach Fig. 5 lediglich aus zeichnerischen Gründen zur Verdeutlichung der bei den einzelnen Prozeßabschnitten ablaufenden Vorgänge stark übertrieben wurde.Since in the method according to the invention the zones 10, 40 and 41 are adjusted in one process step by the mask in the form of the insulating layer 3 with the corresponding windows 4, 5, 6 , for which purpose only one mask is required, the advantage of self-adjustment is achieved by Collector and base contact as well as emitter zone it reaches. Ultimately, since the layer of polycrystalline silicon with regions converted into silicon dioxide only has surface unevenness which is caused by the windows 4, 5, 6 of the insulating layer 3 and a volume expansion in the conversion of polycrystalline silicon into silicon dioxide, which results in comparison with a silicon dioxide layer common in planar technology, which has to be restructured again and again in order to produce the corresponding windows for the corresponding zones, a more even surface. It should be pointed out here that the illustration according to FIG. 5 has been greatly exaggerated only for the sake of drawing in order to clarify the processes taking place in the individual process sections.
Weiterhin wird auch der Vorteil einer großen räumlichen Trennung der Kontakte 90, 91, 92 von der Einkristalloberfläche durch die Dicke der Isolierschicht 3 und der durch die Umwandlung der Schicht 7 aus polykristallinem Silicium in Siliciumdioxidbereiche erzielt. Die pn-Übergänge sind auch an der Emitterzone der Reaktion zwischen Metall und Halbleitersubstrat entzogen. Schließlich ist das ge samte Bauelement durch die erste Oberflächen-Isolierschicht sowie die umgewandelte bzw. verbleibende Schicht aus polykristallinem Silicium den Einflüssen der Umwelt entzogen.Furthermore, the advantage of a large spatial separation of the contacts 90, 91, 92 from the single crystal surface is achieved by the thickness of the insulating layer 3 and by the conversion of the layer 7 from polycrystalline silicon into silicon dioxide regions. The pn junctions at the emitter zone are also deprived of the reaction between the metal and the semiconductor substrate. Finally, the entire component is removed from the influences of the environment through the first surface insulating layer and the converted or remaining layer of polycrystalline silicon.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19762640465 DE2640465A1 (en) | 1976-09-08 | 1976-09-08 | Semiconductor substrate doped zone prodn. - applying non-doped silicon layer which is coated with two insulating layers partially removed leaving bare zones for doping |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19762640465 DE2640465A1 (en) | 1976-09-08 | 1976-09-08 | Semiconductor substrate doped zone prodn. - applying non-doped silicon layer which is coated with two insulating layers partially removed leaving bare zones for doping |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2640465A1 DE2640465A1 (en) | 1978-03-09 |
| DE2640465C2 true DE2640465C2 (en) | 1989-06-15 |
Family
ID=5987461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19762640465 Granted DE2640465A1 (en) | 1976-09-08 | 1976-09-08 | Semiconductor substrate doped zone prodn. - applying non-doped silicon layer which is coated with two insulating layers partially removed leaving bare zones for doping |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2640465A1 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5586151A (en) * | 1978-12-23 | 1980-06-28 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor integrated circuit |
| DE2946963A1 (en) * | 1979-11-21 | 1981-06-04 | Siemens AG, 1000 Berlin und 8000 München | FAST BIPOLAR TRANSISTORS |
| DE3064143D1 (en) * | 1979-12-03 | 1983-08-18 | Ibm | Process for producing a vertical pnp transistor and transistor so produced |
| JPS56115525A (en) * | 1980-02-18 | 1981-09-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| CA1258320A (en) * | 1985-04-01 | 1989-08-08 | Madhukar B. Vora | Small contactless ram cell |
| US5340762A (en) * | 1985-04-01 | 1994-08-23 | Fairchild Semiconductor Corporation | Method of making small contactless RAM cell |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL161306C (en) * | 1971-05-28 | 1980-01-15 | Fujitsu Ltd | METHOD FOR MANUFACTURING FIELD-EFFECT TRANSFORMERS WITH INSULATED CONTROL ELECTRODES |
-
1976
- 1976-09-08 DE DE19762640465 patent/DE2640465A1/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE2640465A1 (en) | 1978-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE3105118C2 (en) | Method for producing an integrated circuit with complementary bipolar transistors and complementary insulating layer gate field-effect transistors on a common substrate | |
| DE3485880T2 (en) | METHOD FOR PRODUCING SEMICONDUCTOR ARRANGEMENTS. | |
| DE3587617T2 (en) | METHOD FOR PRODUCING BIPOLAR SEMICONDUCTOR ARRANGEMENTS. | |
| DE3205022A1 (en) | METHOD FOR PRODUCING AN INTEGRATED SEMICONDUCTOR CIRCUIT | |
| EP0032999A2 (en) | Process for producing a bipolar vertical transistor structure | |
| DE2618445A1 (en) | METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE | |
| EP0020998A1 (en) | Process for making a bipolar transistor with an ion-implanted emitter | |
| EP0005185A1 (en) | Method for simultaneously forming Schottky-barrier diodes and ohmic contacts on doped semiconductor regions | |
| EP0006510A1 (en) | Method of forming adjacent impurity regions of different doping in a silicon substrate | |
| DE2633714C2 (en) | Integrated semiconductor circuit arrangement with a bipolar transistor and method for its production | |
| DE2347745A1 (en) | INTEGRATED SEMICONDUCTOR CIRCUIT AND METHOD FOR MANUFACTURING IT | |
| DE2449012A1 (en) | PROCESS FOR MANUFACTURING DIELECTRICALLY INSULATED SEMICONDUCTOR AREAS | |
| DE3019826C2 (en) | ||
| DE2640465C2 (en) | ||
| DE19618866B4 (en) | Method for producing a component isolation in a semiconductor component | |
| DE2923969C2 (en) | A method of manufacturing an insulated gate field effect transistor for semiconductor integrated circuits | |
| EP0062725B1 (en) | Method of making an integrated planar transistor | |
| DE2927227C2 (en) | Process for the production of semiconductor components | |
| DE4019967A1 (en) | Miniaturised semiconductor device - e.g. vertical MOS transistor, with reduced switch-on resistance | |
| DE4137341C1 (en) | ||
| DE2453528C2 (en) | Masking process | |
| DE2800240A1 (en) | INTEGRATED SEMI-CONDUCTOR CIRCUIT | |
| DE3782146T2 (en) | MANUFACTURING MOS TRANSISTORS. | |
| DE2657822C2 (en) | ||
| DE1927645A1 (en) | Method of manufacturing a semiconductor element |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8110 | Request for examination paragraph 44 | ||
| 8125 | Change of the main classification |
Ipc: H01L 21/225 |
|
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |