DE2639064A1

DE2639064A1 - Fault detection in counter circuits - using three bistable stages which maintain steady output if fault arises in counter stages

Info

Publication number: DE2639064A1
Application number: DE19762639064
Authority: DE
Inventors: Wolfgang Dipl Phys Kamjunke
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-08-30
Filing date: 1976-08-30
Publication date: 1978-03-09

Abstract

A fault detection circuit based upon bistable devices is used to indicate malfunctions in counter circuits. Two counter stages are tested by being driven by clock pulses displaced such that output signals are overlapped. The outputs of one stage is used to enable the first bistable within the fault detection stage. The output from the last stage is coupled with the output from the second counter stage and is used to control the bistable. Two other bistables are also subsequently set. Once the bistables have been cycled a steady 'O' output from the detection stage results if there is a fault in the operation of the counter stages.

Description

Schaltungsanordnung zur Überwachung und zur Erkennung von FehlernCircuit arrangement for monitoring and detecting errors

in Zählschaltungen Die Erfindung betrifft eine Schaltungsanordnung zur Überwachung und zur Erkennung von Fehlern in Zählschaltungen durch Bewertung der in einer ersten und in einer zweiten jeweils identisch aufgebauten Zählschaltung gebildeten Signale in einer Fehlererkennungsschaltung.in counting circuits The invention relates to a circuit arrangement for monitoring and detecting errors in counting circuits through evaluation in a first and in a second counting circuit each identically constructed signals formed in an error detection circuit.

Bei der Überprüfung der Funktionsfähigkeit von digitalen Schaltnetzen stellt der Test von Zählschaltungen eine besondere Schwierigkeit dar. Unabhängig davon, ob Zählschaltungen einzeln oder als Bestandteile von Schaltungen, wie heispielsweise als Bestandteile von Impulsgeneratoren verwendet werden, ist es notwendig die Arbeitsweise solcher Schaltungen zu überwachen und ein fehlerhaftes Verhalten in einer auswertbaren Form, beispielsweise durch Abgabe von Fehlersignalen darzustellen. Allerdings kann nur ein Teil der Fehler durch relativ einfache Schaltungsmaßnahmen festgestellt werden.When checking the functionality of digital switching networks the test of counting circuits presents a particular difficulty. Independent whether counting circuits individually or as components of circuits, such as, for example are used as components of pulse generators, it is necessary the mode of operation to monitor such circuits and an erroneous behavior in an evaluable Form, for example by issuing error signals. However, it can only some of the errors were detected by relatively simple switching measures will.

Darunter fallen beispielsweise Fehler derart, daß sich Zählschaltungen weder ein- noch ausschalten lassen oder daß die Ausgänge von Zählschaltungen auf festem Potential liegen. Um Änderungen der Zählder Impulsfrequenz oder des Tastverhältnisses zu erkennen, ist jeweils eine genaue Nachbildung der diese Eigenschaften bestimmenden Zeitabläufe notwendig. Die Arbeitsweise bekannter Fehlererkennungs-Schaltungen für Zählschaltungen beruht darauf, die Ausgangssignale einer ersten und einer zweiten jeweils identisch aufgebauten Zählschaltung miteinander zu vergleichen. Sind die Ausgangssignale der ersten und der zweiten ein Referenzsignal liefernden Zählschaltung nicht identisch, wird ein Fehlersignal abgegeben. Obwohl auf der einen Seite mit einer solchen Anordnung die sehr erheblichen Aufwendungen für eine zeitlich exakte Nachbildung der zu testenden Zeitabläufe gemildert wird, ist auf der anderen Seite zu berücksichtigen, daß nunmehr auch die zweite Zähischaltung, die Fehlererkennungsschaltung und die Fehleranzeige überwacht werden müssen.This includes, for example, errors such that counting circuits neither on nor off or that the outputs of counting circuits on fixed potential. To change the count, the pulse frequency or the duty cycle What can be seen is an exact replica of the properties that determine these properties Timelines necessary. The mode of operation of known fault detection circuits for Counting circuits are based on the output signals of a first and a second to compare each identically constructed counting circuit with each other. Are the Output signals of the first and the second counting circuit supplying a reference signal not identical, an error signal is output. Although on the a Side with such an arrangement the very considerable expenditure for a time exact replication of the test timing is mitigated is on the other Page to take into account that now also the second counting circuit, the error detection circuit and the error display must be monitored.

Das fällt vor allem dann besonders schwer ins Gewicht, wenn die Zählschaltungen in größeren programmgesteuerten Systemen verwendet werden, in denen die Test- und Uberwachungsabläufe programmgesteuert durchgeführt werden. Die dazu notwendigen Maßnahmen bedingen nicht nur einen hohen Programmierungsaufwand sondern fUhren häufig auch zu einer ungewöhnlich langen Testdauer und damit zu einer unzulässigen Störung des Gesamtbetriebes.This is particularly important when the counting circuits used in larger programmatic systems where the test and Monitoring processes can be carried out under program control. The necessary Measures not only require a high level of programming effort, but often lead also to an unusually long test duration and thus to an impermissible malfunction of the entire operation.

Die Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung zur Uberwachung und zur Erkennung von Fehlern in Zählschaltungen anzugeben, mit der eine die Referenzsignale abgebende zweite Zählschaltung sowie die Fehlererkennungsschaltung selbst in die über wachungsvorgänge miteinbezogen sind. Weiterhin ist es Aufgabe der Erfindung als Fehleranzeigesignale Kriterien zu bilden, die ohne zusätzliche und die Kenntnis der einzelnen Zeitabläufe voraussetzenden MaBnahmen in einfacher Weise auswertbar sind.The object of the invention is to provide a circuit arrangement to specify for monitoring and for the detection of errors in counting circuits, with the second counting circuit emitting the reference signals and the error detection circuit even in which monitoring processes are included. It is still a task of the invention as error display signals to form criteria without additional and the knowledge of the individual time-dependent measures in a simple way Way are evaluable.

Gemäß der Erfindung wird das dadurch erreicht, daß die erste Zählschaltung durch Taktimpulse einer ersten Taktphase, die zweite Zählschaltung durch Taktimpulse einer zweiten Taktphase eines gemeinsamen Systemtaktes steuerbar sind, daß der Ausgang der ersten Zählschaltung mit dem Vorbereitungseingang, der Ausgang der zweiten Zählschaltung mit dem Takteingang einer ersten Kippstufe in der Fehlererkennungsschaltung verbunden ist, daß die Fehlererkennungsschaltung weitere Kippstufen enthält, deren Vorbereitungseingänge jeweils mit dem Ausgang der vorhergehenden Kippstufe verbunden und in der Reihenfolge ihrer Anordnung mit den Taktimpulsen der zweiten, der ersten usw. Taktphase steuerbar sind, daß der Ausgang der letzten Kippstufe in der Fehlererkennungsschaltung mit dem Takteingang der ersten Kippstufe verbunden ist und daß am den Impulsausgang bildenden Ausgang der letzten Kippstufe im Fehlerfall ein Dauersignal (Dauer-O-, Dauer-1-Lage) abgegeben wird.According to the invention this is achieved in that the first counting circuit by clock pulses of a first clock phase, the second counting circuit by clock pulses a second clock phase of a common system clock can be controlled that the output the first counting circuit with the preparation input, the output of the second counting circuit connected to the clock input of a first flip-flop in the error detection circuit is that the error detection circuit contains further flip-flops, their preparation inputs each connected to the output of the preceding flip-flop and in the sequence their arrangement with the clock pulses of the second, the first, etc. clock phase controllable are that the output of the last flip-flop in the error detection circuit with the clock input of the first flip-flop is connected and that on the pulse output output of the last flip-flop that forms a permanent signal in the event of an error (permanent-O-, Permanent 1 position).

Ein wesentlicher Vorteil der erfindungsgemäßen Schaltungsanordnung ist darin zu sehen, daß die am Ausgang der Fehlererkennungsschaltung abgegebenen Signale eindeutig entweder als fehlerfreie Ausgangsimpulse der Zählschaltung oder als Fehlersignale identifizierbar sind. Jeder Fehler der in der ersten und in der zweiten Zählschaltung oder der in der Fehlererkennungsschaltung auftritt, hat zur Folge, daß am Ausgang der Fehlererkennungsschaltung eine Dauerlage, entweder Dauer-O-Lage oder Dauer-1-Lage auftritt. Die Auswertung derartiger Dauerlagen ist in einfacher Weise sowohl hardwaremäßig als auch softwaremäßig möglich.A major advantage of the circuit arrangement according to the invention can be seen in the fact that the output of the error detection circuit Signals clearly either as error-free output pulses from the counting circuit or can be identified as error signals. Every mistake in the first and in the second counting circuit or that occurs in the error detection circuit has to As a result, a permanent position, either permanent 0 position, at the output of the error detection circuit or permanent 1 position occurs. The evaluation of such permanent situations is easier Way possible both in terms of hardware and software.

Zur Überwachung und zur Erkennung von Fehlern in Schaltungen, die Zählschaltungen enthalten, beispielsweise zur Überwachung und zur Erkennung von Fehlern in Impulsgeneratoren wird in Ausgestaltung der Erfindung eine Schaltungsanordnung vorgeschlagen, die dadurch gekennzeichnet ist, daß der Vorbereitungs- und der Takteingang der ersten Kippstufe in der Fehlererkennungsschaltung mit den Ausgängen der Zählschaltungen in beiden Impulsgeneratoren verbunden sind, daß mit dem Ausgangsimpuls eines Impulsgenerators die Takt steuerungen des betreffenden Impulsgenerators gestoppt und die Zäb-ischaltungen in diesem Impulsgenerator zurückgesetzt werden und daß zum erneuten Starten der Impulsgeneratoren die Taktsteuerungen über den Ausgang der letzten Kippstufe in der Fehlererkennungsschaltung steuerbar sind.For monitoring and detecting errors in circuits that Contain counting circuits, for example for monitoring and detecting Faults in pulse generators is a circuit arrangement in an embodiment of the invention proposed, which is characterized in that the preparation and the clock input the first flip-flop in the error detection circuit with the outputs of the counting circuits are connected in both pulse generators that with the output pulse of a pulse generator the clock controls of the pulse generator in question stopped and the zab-iscircuits be reset in this pulse generator and that to restart the Pulse generators control the clock via the output of the last multivibrator in the error detection circuit are controllable.

Damit wird der Vorteil erreicht, daß auch solche Fehler erkannt werden1 die sich in einer Änderung der Ausgangsimpulsfrequenz der Impulsgeneratoren äußern.This has the advantage that such errors are also recognized1 which are expressed in a change in the output pulse frequency of the pulse generators.

Einzelheiten der Erfindung werden im folgenden anhand der Zeichnungen erläutert. Im einzelnen zeigt Fig. 1 eine Anordnung mit zwei identisch aufgebauten Zählschaltungen und einer drei Kippstufen enthaltenden Fehlererkennungsschaltung, Fig. 2 die wesentlichen Zeitabläufe der in Fig. 1 dargestellten Anordnung, Fig. 3 eine Anordnung mit zwei jeweils Zählschaltungen enthaltenden Impulsgeneratoren mit einer drei Kippstufen enthaltenden Fehlererkennung sschaltung und Fig. 4 die wesentlichen Zeitabläufe der in Fig. 3 dargestellten Schaltungsanordnung.Details of the invention are given below with reference to the drawings explained. In detail, Fig. 1 shows an arrangement with two identically constructed Counting circuits and an error detection circuit containing three flip-flops, FIG. 2 shows the essential time sequences of the arrangement shown in FIG. 1, FIG. 3 shows an arrangement with two pulse generators each containing counting circuits with an error detection circuit containing three flip-flops and Fig. 4 shows the essential time sequences of the circuit arrangement shown in FIG.

Die in Fig. 1 dargestellte Schaltungsanordnung enthält zwei Zähl-Schaltungen ZI und Z2, von denen die erste Zählschaltung Z1 mit den Taktimpulsen einer ersten Taktphase TP1 und die zweite Zählschaltung Z2 mit den Taktimpulsen einer zweiten Taktphase TP2 eines gemeinsamen Systemtaktes steuerbar sind. Die Ausgänge A7 und A2 beider Zählschaltungen Z1 und Z2 sind an eine Fehlererkennungsschaltung FS geführt, die im Beispiel drei Kippstufen K1, K2 und K3 enthält. Dabei ist der Ausgang Al der ersten Zählschaltung mit dem Vorbereitungseingang El, der Ausgang A2 der zweiten Zählschaltung Z2 mit dem Takteingang E2 der ersten Kippstufe K1 in der Fehlererkennungsschaltung FS verbunden. Die folgenden Kippstufen K2 und K3 in der Fehlererkennungsschaltung FS sind jeweils an ihrem Vorbereitungseingang mit dem Ausgang der vorhergehenden Kippstufe verbunden.The circuit arrangement shown in FIG. 1 contains two counting circuits ZI and Z2, of which the first counting circuit Z1 with the clock pulses of a first Clock phase TP1 and the second counting circuit Z2 with the clock pulses of a second Clock phase TP2 of a common system clock can be controlled. The outputs A7 and A2 of both counting circuits Z1 and Z2 are led to an error detection circuit FS, which in the example contains three flip-flops K1, K2 and K3. The output is Al the first counting circuit with the preparation input El, the output A2 of the second Counting circuit Z2 with the clock input E2 of the first flip-flop K1 in the error detection circuit FS connected. The following flip-flops K2 and K3 in the error detection circuit FS are each at their preparatory input with the output of the previous one Flip-flop connected.

Der Ausgang Q3 der letzten Kippstufe K3 in der Fehlererkennungsschaltung FS stellt zugleich den Impulsausgang IA dar, über den bei fehlerfreiem Betrieb der Ausgangsimpuls der ersten Zählschaltung ZI abgegeben wird. Der Ausgang Q3 ist zugleich an den Takteingang E2 der ersten Kippstufe Kl über ein Gatter G1 zurückgeführt, so daß mit jedem Ausgangsimpuls die Kippstufen der Fehlererkennungsschaltung in eine definierte Grundstellung gebracht werden.The output Q3 of the last flip-flop K3 in the error detection circuit FS also represents the pulse output IA via which the Output pulse of the first counting circuit ZI is emitted. The output Q3 is at the same time fed back to the clock input E2 of the first flip-flop Kl via a gate G1, so that with each output pulse the trigger stages of the error detection circuit in a defined basic position can be brought.

Die Wirkungsweise der Schaltung wird nunmehr unter Bezugnahme auf die in Fig. 2 dargestellten Zeitabläufe erläutert. Die in Zeile 1 und Zeile 2 dargestellten Taktimpulse der ersten und der zweiten Taktphase TPI und TP2 besitzen jeweils einen Impulsabstand von Es wird angenommen, daß zum Zeitpunkt tl am Ausgang A1 der ersten Zählschaltung Z1 ein Ausgangsimpuls (A1 in Zeile 3) und am Ausgang A2 der zweiten Zählerschaltung Z2 zum Zeitpunkt t2 ein Ausgangsimpuls (A2, Zeile 4) auftritt und daß beide Ausgangsimpulse sowohl hinsichtlich ihrer Polarität als auch hinsichtlich ihrer vorgegebenen Zeitbedingungen fehlerfrei sind. In diesem Falle wird die zum Zeitpunkt t1 vorbereitete erste Kippstufe K1 zum Zeitpunkt t2 umgesteuert (Q1, Zeile 5) und bereitet damit die zweite Kippstufe K2 in der Fehlererkennungsschaltung FS vor. Mit dem nächsten Taktimpuls der Taktphase TP2 wird auch diese Kippstufe zum Zeitpunkt t4 umgesteuert (Q2, Zeile 6). Die über den Ausgang Q2 der zweiten Kippstufe K2 vorbereitete dritte Kippstufe K3 schließlich wird mnt dem nächstfolgenden Taktimpuls der Taktphase TP1 zum Zeitpunkt t5 umgesteuert und gibt den Ausgangsimpuls der ersten Zählschaltung ZI an den Impulsausgang IA ab. Gleichzeitig wird über das Gatter Gl der Ausgangsimpuls an den Takteingang der ersten Kippstufe K7 zurückgeführt, so daß diese zum Zeitpunkt t5 entsprechend der am Vorbereitungseingang EI anliegenden Polarität umgesteuert wird. Mit den folgenden Taktimpulsen der zweiten Taktphase TP2 und der ersten Taktphase TP1 werden zu den Zeitpunkten t6 und t7 die weiteren Kippstufe fen K2 und K3 in der Fehlererkennungsschaltung FS ebenfalls wieder umgesteuert. Am Impulsausgang IA der Fehlererkennungsschaltung steht somit eindeutig der Ausgangsimpuls der ersten Zählschaltung Z1 zur Verfügung. Nach Ablauf einer N Taktimpulse der Taktphase TP1 umfassenden Zeitdauer wiederholen sich diese Vorgänge in der beschriebenen Weise stets dann, wenn beide Zählschaltungen sowie alle Kippstufen der Fehlererkennungsschaltung fehlerfrei arbeiten. Ist das nicht der Fall, erscheint am Impulsausgang IA der Fehlererkennungsschaltung FS eine Dauer-O-Lage oder eine Dauer1-Lage. Eine solche Dauerlage ist in jedem Falle ein leicht auswertbares Kriterium für ein fehlerhaftes Verhalten der gesamten Anordnung. Zwei Beispiele für ein fehlerhaftes Verhalten sind in Fig. 2 dargestellt.The operation of the circuit will now be made with reference to FIG the timing illustrated in FIG. 2 is explained. Those shown in line 1 and line 2 Clock pulses of the first and second clock phases TPI and TP2 each have one Pulse spacing of It is assumed that at time tl at output A1 the first Counting circuit Z1 has an output pulse (A1 in line 3) and the second at output A2 Counter circuit Z2 at time t2 an output pulse (A2, line 4) occurs and that both output pulses both in terms of their polarity and in terms of their given time conditions are error-free. In this case, the First flip-flop stage K1 prepared at time t1 reversed at time t2 (Q1, line 5) and thus prepares the second flip-flop K2 in the error detection circuit FS before. With the next clock pulse of clock phase TP2, this flip-flop also becomes Time t4 reversed (Q2, line 6). The via output Q2 of the second flip-flop K2 prepared third flip-flop K3 is finally mnt the next following clock pulse the clock phase TP1 is reversed at time t5 and gives the output pulse of the first Counting circuit ZI to the pulse output IA. At the same time, the gate Eq the output pulse is fed back to the clock input of the first flip-flop K7, so that this is present at the time t5 in accordance with that at the preparation input EI Polarity is reversed. With the following clock pulses of the second clock phase TP2 and the first clock phase TP1 become the others at times t6 and t7 Trigger stage fen K2 and K3 in the error detection circuit FS also reversed again. The output pulse is therefore clearly at the pulse output IA of the error detection circuit the first counting circuit Z1 available. After an N clock pulse has elapsed in the clock phase These processes repeat themselves in the manner described whenever both counting circuits and all flip-flops of the error detection circuit work flawlessly. If this is not the case, the error detection circuit appears at the pulse output IA FS a permanent 0 position or a permanent 1 position. Such a permanent position is in any case an easily evaluable criterion for incorrect behavior of the entire arrangement. Two examples of incorrect behavior are shown in FIG.

Im ersten Falle tritt ein fehlerhaftes Ausgangssignal am Ausgang Al der ersten Zählerschaltung Z1 zu früh und im zweiten Falle zu spät auf. Das erste fehlerhafte Signal ist mit F1 und das zweite mit F2 bezeichnet. In beiden Fällen unterbleibt die Umsteuerung der ersten Kippstufe K1 und damit auch die Umsteuerung der folgenden Kippstufen K2.und K3 in der Fehlererkennungsschaltung, so daß am Impulsausgang IA eine Dauer-O-Lage erscheint. Ähnliche Abläufe treten auch dann auf, wenn das Ausgangssignal der zweiten Zählerschaltung entsprechend verfälscht ist oder wenn eine der Kippstufen fehlerhaft arbeitet.In the first case, an incorrect output signal occurs at output A1 the first counter circuit Z1 too early and too late in the second case. The first faulty signal is denoted by F1 and the second by F2. In both cases the reversal of the first flip-flop K1 and thus also the reversal does not take place of the following flip-flops K2. and K3 in the error detection circuit, so that at the pulse output IA a permanent zero position appears. Similar processes also occur when that Output signal of the second counter circuit is correspondingly corrupted or if one of the flip-flops works incorrectly.

Die in Fig. 3 dargestellte Anordnung zeigt ein Ausführungsbeispiel, bei dem die zu testende Zählschaltung Bestandteil eines Impulsgenerators ist. Anhand dieses Äusführungsbeispieles wird gezeigt, dau die erfindungsgemäße Schaltungsanordnung vorteilhaft auch zur Uberwaschung und zur Erkennung von Fehlern in Impulsgeneratoren einsetzbar ist, in denen zur Erzeugung von Impulsen Zählschaltungen Ver- wendung finden, durch die der Systemtakt entsprechend einem einstellbaren Teilungsverhältnis heruntergeteilt wird. Sowohl der die Impulse liefernde Impulsgenerator 1G1 als auch der die Referenzimpulse zur Verfügung stellende Impulsgenerator IG2 enthalten jeweils eine Taktsteuerung TSI, TS2 und eine Zählschaltung Z1 und Z2.The arrangement shown in Fig. 3 shows an embodiment, in which the counting circuit to be tested is part of a pulse generator. Based this embodiment example shows how the circuit arrangement according to the invention lasts also advantageous for monitoring and detecting errors in pulse generators can be used in which counting circuits are used to generate pulses turn find, through which the system clock according to an adjustable division ratio is divided down. Both the pulse generator 1G1 supplying the pulses and the pulse generator IG2 providing the reference pulses each contain a clock control TSI, TS2 and a counting circuit Z1 and Z2.

Der erste Impulsgenerator IG1 wird mit den Taktimpulsen der ersten Taktphase TP1 und der zweite Impulsegenerator IG2 mit den Taktimpulsen der zweiten Taktphase PT2 des gemeinsamen Systemtaktes betrieben. Am Ausgang einer Steuerschaltung ST stehen Start-, Stop-und Rücksetzkriterien zur Verfügung. Das Startkriterium Stiel für den ersten Impulsgenerator IG1 sowie das Startkriterian St21 für den zweiten Impulsgenerator IG2 ist im Beispiel der Fig. 3 direkt mit der Taktsteuerung TS1 im ersten bzw. mit der Taktsteuerung TS2 im zweiten Impulsgenerator verbunden. Die Kriterien zum Stoppen der Impulsgeneratoren sowie die Kriterien zum Rücksetzen der Zählschaltungen in den Impulsgeneratoren stehen im Beispiel der Fig. 3 als invertierte Signale 7p und Rsa zur Verfügung und werden in später beschriebener Weise mit den Ausgangssignalen der Impulsgeneratoren verknüpft. Die Fehlererkennungsschaltung FS enthält wiederum drei Kippstufen K1, K2 und K3. Die erste Kippstufe Kl ist an ihrem Vorbereitungseingang El mit dem Ausgang des ersten Impulsgenerators IGl und über ihren Takteingang 12 mit dem Ausgang des zweiten Impulsgenerators IG2 jeweils über ein Gatter G2 und G3 verbunden.The first pulse generator IG1 is with the clock pulses of the first Clock phase TP1 and the second pulse generator IG2 with the clock pulses of the second Clock phase PT2 of the common system clock operated. At the output of a control circuit ST start, stop and reset criteria are available. The starting criterion stem for the first pulse generator IG1 and the start criterion St21 for the second In the example in FIG. 3, the pulse generator IG2 is connected directly to the clock control TS1 connected in the first or with the clock control TS2 in the second pulse generator. the Criteria for stopping the pulse generators and the criteria for resetting the Counting circuits in the pulse generators are inverted in the example in FIG. 3 Signals 7p and Rsa are available and are used in a manner to be described later Linked to the output signals of the pulse generators. The error detection circuit FS again contains three flip-flops K1, K2 and K3. The first flip-flop Kl is on their preparation input El with the output of the first pulse generator IGl and via its clock input 12 to the output of the second pulse generator IG2 in each case connected via a gate G2 and G3.

Die Ausgänge der beiden Gatter G2 und G3 sind darüber hinaus auch noch mit dem Stopeingang der Taktsteuerung und mit dem Rücksetzeingang der Zählschaltung verbunden. Auf diese Weise wird erreicht, daß stets dann, wenn am Ausgang Al bzw. am Ausgang A2 des ersten bzw. des zweiten Impulsgenerators IGI bzw. 1G2 ein Ausgangssignal auftritt, ein Steuerkriterium S1 an den ersten und ein Steuerkriterium S2 an den zweiten Impulsgenerator übertragen wird, durch das dort jeweils die Taktsteuerung TSl bzw. TS2 gestoppt und die Zählschaltung Z1 bzw. Z2 zurückgesetzt wird. Jeder Impulsgenerator IG1 bzw. IG2 wird jeweils durch das am Ausgang der Fehlererkennungsschaltung FS abgegebene Kriterium erneut gestartet. In der Zeichnung ist dieses Startkriterium mit Set12 für den ersten Impulsgenerator IG1 und mit St22 für den zweiten Impulsgenerator 1G2 bezeichnet.The outputs of the two gates G2 and G3 are also available still with the stop input of the clock control and with the reset input of the counting circuit tied together. In this way it is achieved that whenever at the output A1 resp. an output signal at the output A2 of the first or the second pulse generator IGI or 1G2 occurs, a control criterion S1 to the first and a control criterion S2 to the second pulse generator is transmitted, through which there each the clock control TSl or TS2 stopped and the counting circuit Z1 or Z2 is reset. Everyone Pulse generator IG1 or IG2 is in each case by the at the output of the error detection circuit FS issued criterion restarted. This is the starting criterion in the drawing with Set12 for the first pulse generator IG1 and with St22 for the second pulse generator 1G2.

Die Arbeitsweise der in Fig. 3 dargestellten Schaltungsanordnung wird nun unter Bezugnahme auf die in Fig. 4 dargestellten Zeitabläufe beschrieben.The operation of the circuit arrangement shown in FIG. 3 is will now be described with reference to the timings shown in FIG.

Dort sind in der ersten und in der zweiten Zeile die Taktimpulse der ersten und der zweiten Taktphase TP1 und TP2 dargestellt, die jeweils einen Impulsabstand von t haben. Es wird nun angenommen, daß zum Zeitpunkt t1 mit dem Zähltakt ZT1 die Zählschaltung ZI im ersten Impulsgenerator IG1 einen eingestellten Wert erreicht hat (ZT1, Zeile 3) und an ihrem Ausgang AI- ein Ausgangssignal abgibt (A1, Zeile 4). Da im normalen Betrieb die Steuerung ST weder ein Stop- noch ein Rücksetzkriterium abgibt (Wp=I; =1), ist das Gatter G2 an den mit der Steuerung ST verbundenen Eingängen derart vorbereitet, daß der Ausgangsimpuls am Ausgang Al sowohl an den Vorbereitungseingang El der ersten Kippstufe K1 in der Fehlererkennungsschaltung FS durchgeschaltet wird als aber auch als Steuerkriterium S1 im ersten Impulsgenerator IG1 die Taktsteuerung TS1 über ihren Stopeingang SZ stillsetzt und die Zählschaltung ZI über ihren Rücksetzeingang RSA1 zurücksetzt (S1, Zeile 5; EI, Zeile 6).The clock pulses of the are in the first and second lines first and second clock phases TP1 and TP2 shown, each one pulse spacing of t have. It is now assumed that at time t1 with the counting clock ZT1 the Counting circuit ZI in the first pulse generator IG1 has reached a set value has (ZT1, line 3) and emits an output signal at its output AI- (A1, line 4). Since in normal operation the control ST has neither a stop nor a reset criterion outputs (Wp = I; = 1), the gate G2 is at the inputs connected to the control ST prepared in such a way that the output pulse at output Al is sent to both the preparation input El of the first flip-flop K1 is switched through in the error detection circuit FS as well as the clock control as a control criterion S1 in the first pulse generator IG1 TS1 stops via its stop input SZ and the counting circuit ZI via its reset input Resets RSA1 (S1, line 5; EI, line 6).

Sowohl das Sperren der Taktsteuerung TSI als auch die Rücksetzung der Zählschaltung Z1 geschieht jeweils mit dem folgenden Taktimpuls der ersten Taktphase TP1 zum Zeitpunkt t3 (IG1 Stop, Zeile 3). In analoger Weise wird im Impulsgenerator IG2 die Zählschaltung Z2 durch den Zähltakt ZT2 fortgeschaltet (ZT2, Zeile 7) und gibt zum Zeitpunkt t2 an ihrem Ausgang A2 ein Ausgangssignal ab (A2, Zeile 8). Am Ausgang des Gatters G3 steht somit das Steuerkriterium S2 zur Verfügung (S2, Zeile 9), das-wie vorher beschrieben wurde, nunmehr über den Stopeingang- S-P2 auch die Taktsteuerung TS2 -stillsetzt und über den Rücksetzeingang Rsa2 die Zählschaltung Z2 zurücksetzt.Both the blocking of the clock control TSI and the resetting the counting circuit Z1 happens with the following clock pulse of the first clock phase TP1 at time t3 (IG1 stop, line 3). In an analogous way in the pulse generator IG2 the counting circuit Z2 advanced by the counting clock ZT2 (ZT2, line 7) and emits an output signal at its output A2 at time t2 (A2, line 8). At the Control criterion S2 is therefore available at the output of gate G3 (S2, line 9), which-as previously described, now also the S-P2 via the stop input Clock control TS2 stops and the counting circuit via the reset input Rsa2 Z2 resets.

Das geschieht mit dem nächsten Taktimpuls der Taktphase TP2 zum Zeitpunkt-t4 (IG2 Stop, Zeile 7). Mit demAuftreten des vom zweiten Impulsgeber IG2 abgegebenen Ausgangsimpulses, der an den Takteingang E2 der ersten Kippstufe K1 in der Fehlererkennungsschaltung FS gelangt (E2, Zeile 10), wird diese Kippstufe umgesteuert und bereitet über ihren Ausgang Q1 die nachfolgende Kippstufe K2 vor (Q1, Zeile 11). Der nächste Taktimpuls der Taktphase TP2 führt zum Zeitpunkt t4 zur Umsteuerung der zweiten Kippstufe K2 (Q2, Zeile 12). Diese wiederum bereitet über ihren Ausgang Q2 die dritte Kippstufe K3 vor, deren Umsteuerung zum Zeitpunkt t5 mit dem nächsten Taktimpuls der ersten Taktphase TP7 geschieht (Q3/A, Zeile 13).This happens with the next clock pulse of clock phase TP2 at time t4 (IG2 stop, line 7). With the occurrence of the output from the second pulse generator IG2 Output pulse that is sent to the clock input E2 of the first flip-flop K1 in the error detection circuit FS arrives (E2, line 10), this flip-flop is reversed and prepared via its Output Q1 precedes the subsequent flip-flop K2 (Q1, line 11). The next clock pulse the clock phase TP2 leads to the reversal of the second flip-flop K2 at time t4 (Q2, line 12). This in turn prepares the third flip-flop via its output Q2 K3 before whose reversal at time t5 with the next Clock pulse the first clock phase TP7 happens (Q3 / A, line 13).

Der Ausgang Q3 der dritten Kippstufe K3 stellt gleichzeitig den Impulsausgang IA dar, über den der Ausgangsimpuls des ersten Impulsgenerators IG1 abgegeben wird. Zugleich ist der Ausgang der letzten Kippstufe K3 über das Gatter G1 mit dem Takteingang E2 der ersten Kippstufe K7 in der Fehlererkennungsschaltung FS verbunden, so daß diese ebenfalls zum Zeitpunkt t5 umgesteuert wird (Q1, Zeile 11).The output Q3 of the third flip-flop K3 provides the pulse output at the same time IA, via which the output pulse of the first pulse generator IG1 is emitted. At the same time, the output of the last flip-flop K3 is via the gate G1 with the clock input E2 of the first flip-flop K7 connected in the error detection circuit FS, so that this is also reversed at time t5 (Q1, line 11).

Das am Ausgang Q3 erscheinende Signal dient aber gleichzeitig auch als Startkriterium St12 bzw. St22 für die Taktsteuerung TS1 bzw.The signal appearing at output Q3 is also used at the same time as start criterion St12 or St22 for the clock control TS1 or

TS2 im ersten bzw. im zweiten Impulsgenerator IG1 bzw. IG2 (St12, St22, Zeile 14; IG1 Start, Zeile 3; IG2 Start, Zeile 7). Zum Zeitpunkt t5 stellen die Taktsteuerung TS1 und TS2 in beiden Impulsgeneratoren IG1 und IG2 wieder die Zähltaste ZT1 und ZT2 zur Verfügung. Nach Ablauf der Nr umfassenden Zeitdauer gibt sowohl der erste als auch der zweite Impulsgenerator IGI und IG2 die in Zeilen 4 und 8 angegebenen Ausgangssignale zu den Zeitpunkten t8 und t9 ab. Die beschriebenen Vorgänge wiederholen sich nun. Das fehlerhafte Ausbleiben von Ausgangssignalen des ersten Impulsgenerators IG1 oder eine zeitliche Verschiebung der von diesem Impulsgenerator abgegebenen Ausgangssignale führt ebenso wie ein fehlerhaftes Verhalten einer der Kippstufen in der Fehlererkennungsschaltung oder wie das fehlerhafte Verhalten des die Referenzsignale erzeugenden zweiten Impulsgenerators dazu, daß am Impulsausgang IA eine Dauer-O- oder eine Dauer-1-Lage auftritt. In beiden Fällen ist es ohne nennenswerte Schwierigkeiten möglich, diese Fehlersignale zu erkennen. Ein Neustart der Impulsgeneratoren muß in diesem Falle über die Steuerung ST eingeleitet werden.TS2 in the first or in the second pulse generator IG1 or IG2 (St12, St22, line 14; IG1 start, line 3; IG2 start, line 7). Set at time t5 the clock control TS1 and TS2 in both pulse generators IG1 and IG2 again the Counting keys ZT1 and ZT2 are available. After the expiry of the no comprehensive period of time there both the first and second pulse generators IGI and IG2 are those in lines 4 and 8 output signals at times t8 and t9. The described Processes are now repeated. The erroneous absence of output signals from the first pulse generator IG1 or a time shift of this pulse generator emitted output signals as well as incorrect behavior of one of the Flip-flops in the error detection circuit or how the incorrect behavior of the the second pulse generator generating the reference signals to the effect that at the pulse output IA a permanent 0 or a permanent 1 situation occurs. In both cases it is without any noteworthy Difficulties are possible in recognizing these error signals. A restart of the pulse generators must be initiated via the ST control in this case.

Mit Vorteil finden als Zählschaltungen Zählerbausteine Verwendung, in denen das Komplement des Sollwertes voreinstellbar ist. In diesem Falle dient der Überlaufimpuls als Ausgangssignal und gleichzeitig als Signal zur erneuten Voreinstellung eles Zählerbausteines.Counter modules are advantageously used as counting circuits, in which the complement of the setpoint can be preset. In this case serves the overflow pulse as an output signal and at the same time as a signal for renewed presetting eles counter module.

Die Verwendung ladbarer Zähler zum Aufbau der .'ahlschaltungen hat den Vorteil, daß zwar das Auftreten von Fehlern in derartigen Zählschaltungen dazu führt, daß die Zählschaltungen mit einem falschen Wert geladen werden, daß aber die Ausgangssignale der Zählschaltungen jeweils auch im Fehlerfall genau einen Tak lang sind. Die Fehlererkennungsschaltung, die in den Ausführungsbeispielen nach Fig. 1 und Fig. 3 aus drei Kippstufen aufgebaut ist, kann selbstverstä.ndlich auch mehrere Kippstufen enthalten, die in der angegebenen Weise entsprechend ihrer Reihenfolge mit den Taktimpulsen der zweiten, der ersten usw. Taktphase gesteuert werden. Es ist vorteilhaft, sogenannte flankengesteuerte D-Flip-Flops zu verwenden, da sich bei diesen ein Fehler stets in der Weise äußert, daß ihr Ausgang statisch entweder auf logisch 0 oder auf logisch 1 liegt.The use of loadable counters to build up the counting circuits has the advantage that although errors occur in such counting circuits leads to the fact that the counter circuits are loaded with an incorrect value, but that the output signals of the counting circuits each have exactly one clock, even in the event of an error are long. The error detection circuit in the exemplary embodiments according to Fig. 1 and Fig. 3 is made up of three tilting stages, can of course also contain several flip-flops, which in the specified manner according to their Sequence controlled with the clock pulses of the second, the first, etc. clock phase will. It is advantageous to use so-called edge-triggered D flip-flops, because with these an error is always expressed in such a way that its output is static is either on logic 0 or on logic 1.

4 Patentansprüche 4 Figuren4 claims 4 figures

Claims

P a t e n t a n s p r ü c h e ö. Circuit arrangement for monitoring and for the detection of errors in counting circuits by evaluating the-in a first and signals formed in a second identically constructed number circuit in an error detection circuit, d u r c h e -k e n n n z e i c h n e t, that the first counting circuit (Z1) by clock pulses of a first clock phase (TP1), the second counting circuit (Z2) by clock pulses of a second clock phase (TP2) one common system clock are controllable that the output (A1) of the first counting circuit (Z1) with the preparation input (EI), the output (A2) of the second counting circuit (Z2) with the clock input (E2) of a first flip-flop (K1) in the error detection circuit (FS) is connected, that the error detection circuit (FS) further flip-flops (K2, K3), the preparation inputs of which correspond to the output (Q1, Q2) of the previous Flip-flop (K1, K2) are connected and in the order of their arrangement with the clock pulses of the second, the first etc. clock phase (TP2, TP1) etc.) controllable are that the output (Q3) of the last flip-flop (K3) with the clock input (E2) of the first flip-flop (K1) is connected, and that forming the pulse output (IA) Output (Q3) of the last flip-flop (K3) a permanent signal in the event of an error (permanent-O-, Permanent 1 position).

2. Circuit arrangement according to claim 1, d a d u r c h g e -k e n n z e i c h n e t that the preparation and the clock input (E1, E2) of the first Flip-flop (K1) in the error detection circuit (FS) with the outputs (A1, A2) the counting circuits (Z1, Z2) of two pulse generators (IG1, IG2) are connected, that with the output signal (A1, A2) of each pulse generator (IG1, IG2) the clock controls (TS1, TS2) of the pulse generator in question is stopped and the counting circuits are reset and that to restart the pulse generators (IG1, IG2) the clock controls (TS1, TS2) via the output (Q3) of the last flip-flop (K3) in the error detection circuit (FS) are controllable.

3. Circuit arrangement according to claim 1 and 2, d a d u r c h g e -k It is noted that loadable counters are used as counting circuits (Z1, Z2) in which the complement of the setpoint can be preset and in which the The overflow pulse is used as the output pulse and at the same time the default setting again causes.

4. Circuit arrangement according to claim 1 to 2, d a d u r c h g e -k It is noted that the flip-flops (K1, K2, K3) of the error detection circuit (FS) are edge-triggered D flip-flops.