DE2638729A1 - Additional capacity for threshold circuit - evaluates number of input circuits exceeding preset threshold and has large capacity for data processing or telephone exchange applications - Google Patents

Additional capacity for threshold circuit - evaluates number of input circuits exceeding preset threshold and has large capacity for data processing or telephone exchange applications

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DE2638729A1
DE2638729A1 DE19762638729 DE2638729A DE2638729A1 DE 2638729 A1 DE2638729 A1 DE 2638729A1 DE 19762638729 DE19762638729 DE 19762638729 DE 2638729 A DE2638729 A DE 2638729A DE 2638729 A1 DE2638729 A1 DE 2638729A1
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Abstract

The logic threshold value unit, for various applications, has several inputs for binary signals, with a setting control input permitting adjustment of a threshold value for evaluation and a binary coding element to give an output indicating the number of input signals reaching the preset threshold. It is intended for use to check binary coded signals to be transmitted through any sort of data channel, or for the evaluation of statistical data such as data on the state of units in a telephone exchange. For such purposes a larger number of input circuits are requried. This is provided without additional transit time losses by additional binary decoding and adding circuits.

Description

Mit Verknüpfungsgliedern aufgebautes, für verschiedene Be-Constructed with links, for various

triebsarten ausnutzbares Schwelllfert-Olied.Schwelllfert-Olied that can be exploited by drive modes.

Zusatz zu: P 26 34 296.1 Die Erfindung betrifft ein mit Verknüpfungsgliedern aufgebautes, für verschiedene Betriebsarten ausnutzbares Schwellwert-Glied, das mehrere Signaleingänge für binäre Eingangssignale hat, deren Anzahl, soweit sie unter sich gleich sind, bewertet wird, bei dem mindestens ein Einstellsignaleingang, über den mittels verschiedener Einstellsignale ein Schwellwert für die Bewertung einstellbar ist, und ein Binärcodierer, der für die Anzahl der zu bewertenden Eingangssignale jeweils codierte Signale über Binärcodiererausgänge mittelbar oder unmittelbar an eine Vergleichsschaltung liefert, vorgesehen sind, wobei der Vergleichsschaltung ebenfalls mittelbar oder unmittelbar codierte Signale für den Schwellwert geliefert werden, mit einem ersten Signalausgang über den aus der Vergleichsschaltung ein erstes Ausgangssignal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangs signale dem Schwellwert gleich ist, und einem zweiten Signalausgang, über den aus der Vergleichs schaltung ein zweites Ausgangs signal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangssignale größer als der Schwellwert ist, und bei dem aus der Vergleichsschaltung ein drittes Ausgangssignal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangs signale mindestens so groß wie der Schwellwert ist.Addition to: P 26 34 296.1 The invention relates to a with logic elements built-up threshold value element that can be used for different operating modes, the has several signal inputs for binary input signals, their number, insofar as they are equal to each other, is evaluated, in which at least one setting signal input, a threshold value for the evaluation via the various setting signals is adjustable, and a binary encoder for the number of input signals to be evaluated encoded signals directly or indirectly via binary encoder outputs a comparison circuit provides, the comparison circuit also supplied directly or indirectly coded signals for the threshold value with a first signal output via the one from the comparison circuit The first output signal is available when the number of input to be evaluated signals is equal to the threshold value, and a second signal output via which from A second output signal can be supplied to the comparison circuit if the number of the input signals to be evaluated is greater than the threshold value, and for which off A third output signal can be supplied to the comparison circuit if the number of the input signals to be evaluated is at least as large as the threshold value.

Die Erfindung stellt eine besondere Ausgestaltung des in der Hauptanmeldung P 26 34 296.1 beschriebenen mit Verknüpfungsgliedern aufgebauten Schwellwert-Gliedes beziehungsweise dessen Weiterbildungen dar.The invention represents a special embodiment of the one in the main application P 26 34 296.1 described with logic elements built up Threshold value element or its further developments.

In der Hauptamneldung ist ein mit Verknüpfungsgliedern aufgebautes Schwellwert-Glied, das mehrere Signaleingänge für binäre Eingangssignale hat, deren Anzahl, soweit sie unter sich gleich sind, bewertet wird, und das für verschiedene Betriebsarten ausnutzbar ist, beschrieben. Dieses Schwellwert-Glied ist dadurch gekennzeichnet, daß mindestens ein Einstellsignaleingang vorgesehen ist, über den mittels verschiedener Einstellsignale ein . Schwellwert für die Bewertung einstellbar ist, daß ein Binärcodierer vorgesehen ist, der für die Anzahl der zu bewertenden Eingangssignale in an sich bekannter Weise jeweils codierte Signale über Binärcodierer-Ausgänge mittelbar oder unmittelbar an eine Vergleichsschaltung liefert, daß der Vergleichsschaltung ebenfalls mittelbar oder unmittelbar codierte Signale für den Schwellwert geliefert werden, daß ein erster Signalausgang vorgesehen ist, über den aus der Vergleichs schaltung ein erstes Ausgangssignal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangs signale dem Schwellwert gleich ist, daß ein zweitei Signalausgang vorgesehen ist, über den aus der Vergleichschaltung ein zweites Ausgangs signal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangs signale größer als der Schwellwert ist und daß aus der Vergleichsschaltung ein drittes Ausgangssignal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangssignale mindestens so groß wie der Schwellwert ist.In the main notification there is one with links Threshold value element that has several signal inputs for binary input signals, whose Number, insofar as they are equal among themselves, is evaluated, and that for different ones Operating modes is exploitable, described. This threshold value element is thereby characterized in that at least one setting signal input is provided via the using various setting signals. Adjustable threshold for the evaluation is that a binary encoder is provided for the number of to be evaluated Input signals in a manner known per se, each coded signals via binary encoder outputs directly or indirectly supplies to a comparison circuit that the comparison circuit also supplied directly or indirectly coded signals for the threshold value be that a first signal output is provided via the comparison circuit a first output signal is available when the number of to be assessed Input signals equal to the threshold value that a second signal output is provided via which a second output signal can be supplied from the comparison circuit, if the number of input signals to be evaluated is greater than the threshold value and that a third output signal can be supplied from the comparison circuit if the number of input signals to be evaluated is at least as large as the threshold value is.

Die vorliegende Erfindung beruht auf der neuen Erkenntnis,daß mit Verknüpfungsgliedern aufgebaute Schwellwert-Glieder vorteilhaft zur Kontrolle von über Datenkanäle beliebiger Art zu übertragenden binär codierten Daten benutzt werden können.The present invention is based on the new finding that with Linking elements constructed threshold value elements advantageous for the control of Binary-coded data to be transmitted via data channels of any type can be used can.

Ebenso vorteilhaft sind solche Schwellwert-Glieder zur Erfassung beziehungsweise Bewertung von statistischen Informationen, wie zum Beispiel informationen über den Betriebszustand einer Einrichtung in einer Fernsprechvermittlungsanlage oder einer Nachrichtenübertragungsstrecke zu benutzen.Such threshold value elements for detection or, respectively, are also advantageous Evaluation of statistical information, such as information about the Operating status of a facility in a telephone exchange or a To use communication link.

Für solche Anwendungsbeispiele besteht der Bedarf nach Schwellwert-Gliedern mit einer großen Anzahl von Signaleingängen.There is a need for threshold value elements for such application examples with a large number of signal inputs.

Schwellwert-Glieder sind nach dem heutigen Stand der Technik in aller Regel in Analog-Technik realisiert, das heißt, daß beispielsweise elektrische Ströme oder Spannungen, die zu bewertende Größe repräsentieren, durch Summation und anschließenden Vergleich mit einer Referenzspannung, die ihrerseits einen Schwellwert repräsentiert, bewertet werden. Für Anwendungsfälle, in denen eine große Anzahl von Schwellwert-Gliedeingängen benötigt wird und/oder eine hohe Genauigkeit verlangt wird, ist die Realisierung in Analog-Technik ungeeignet. Die Vielzahl von jeweils toleranzbehafteten Parametern, die beim Aufbau eines Schwellwert-Gliedes in Analog-Technik zu berücksichtigen ist, macht eine Anwendung problematisch, vergleiche ELEKTRONIK 1976,Heft 1 und 2 Einführung in die Schwellwert- und Majoritätslogik" von Dipl.-Ing.Erwin Langheld, insbesondere Heft 1, Seite 49:5.1 analoge Schaltungsrealisierung". Die Toleranzen der Parameter können zwar prinzipiell klein gehalten werden, doch erfordert dies einen nicht unerheblichen materiellen Aufwand.According to the current state of the art, threshold value elements are in everyone Usually implemented in analog technology, that is, for example, electrical currents or stresses, which represent the quantity to be assessed, by summation and subsequent Comparison with a reference voltage, which in turn represents a threshold value, be rated. For applications in which a large number of threshold value element inputs is required and / or a high level of accuracy is required, is the implementation unsuitable in analog technology. The multitude of parameters subject to tolerances, which must be taken into account when setting up a threshold value element in analog technology, makes an application problematic, compare ELEKTRONIK 1976, Issues 1 and 2 Introduction into the threshold value and majority logic "by Dipl.-Ing.Erwin Langheld, in particular Issue 1, page 49: 5.1 analog circuit implementation ". The tolerances of the parameters can in principle be kept small, but this requires a not inconsiderable one material effort.

Die genannten Probleme lassen sich durch Realisierung von Schwellwert-Gliedern mit Hilfe von digitalen Logikbausteinen, nämlich Verknüpfungsgliedern vermeiden, vergl. ebenfalls ELEKTRONIK 1976, Heft 1, Seiten 46 ff. "Einführung in die Schwellwert- und Majoritätslogik", insbesondere Seite 50 oben der angegebenen Literaturstelle. Diesesbekannte in C-MOS-Technik aufgebaute Schwellwert-Glied hat fünf Signaleingänge und einen Signalausgang und ist so organisiert, daß nur dann ein Ausgangssignal geliefert wird, wenn die Anzahl der zu bewertenden Eingangssignale gleich oder größer 3 ist.The problems mentioned can be solved by implementing threshold value elements with the help of digital logic modules, namely avoiding logic elements, cf. also ELEKTRONIK 1976, issue 1, pages 46 ff. "Introduction to the threshold value and majority logic ", in particular page 50 above of the cited literature. This known in C-MOS technology has a threshold value element five signal inputs and one signal output and is organized so that only then an output signal is supplied when the number of input signals to be evaluated is equal to or greater than 3.

In Weiterbildung dieses bekannten Schwellwert-Oliedes ist der Signalausgang mit einem ersten Eingang eines Äquivalenz-Gliedes verbunden, dessen zweiter Eingang an einen besonderen Steuereingang angeschlossen ist. Bei Verwendung von zwei der fünf Signaleingänge des Schwellwert-Gliedes für Steuerzwecke ist zusammen mit dem besonderen Steuereingang die Möglichkeit gegeben, insgesamt sechs verschiedene Betriebsarten des Bausteins zu programmieren, vgl. Seiten 49 und 60 der angegebenen Literaturstelle.The signal output is a further development of this known threshold value oil connected to a first input of an equivalence element, the second input of which is connected to a special control input. When using two of the five signal inputs of the threshold value element for control purposes is together with the special control input given the possibility of a total of six different operating modes of the module, see pages 49 and 60 of the cited literature.

Dieser bekannten Schaltungsanordnung haftet der Nachteil an, daß nur ein bestimmter, nicht änderbarer Schwellwert als Bewertungsmaßstab für die Anzahl der zu bewertenden Eingangssignale gegeben ist. Außerdem ist nachteilig, daß nur dann ein Ausgangs signal geliefert wird, wenn die Anzahl der zu bewertenden Eingangssignale gleich oder größer () diesem Schwellwert ist.This known circuit arrangement has the disadvantage that only a certain, unchangeable threshold value as an evaluation standard for the number the input signals to be evaluated is given. Another disadvantage is that only then an output signal is delivered when the number of input signals to be assessed is equal to or greater than () this threshold value.

Der in der Hauptanmeldung vorgeschlagene Gegenstand hat die Aufgabe, ein Schwellwert-Glied zu schaffen, bei dem der Schwellwert einstellbar ist. Außerdem soll die Betriebsart dieses vorgeschlagenen Schwellwert-Gliedes variabel. sein, so daß ein Ausgangssignal entweder dann geliefert wird, wenn die Anzahl der zu bewertenden Eingangs signale gleich dem eingestellten Schwellwert istoder die Anzahl zu bewertenden Eingangssignale größer als der eingestellte Schwellwert ist oder die Anzahl der zu bewertenden Eingangssignale gleich oder größer dem eingestellten Schwellwert ist.-Der vorliegenden Erfindung liegt die Aufgabe zugrunde, das in der Hauptanmeldung vorgeschlagene Schwellwert-Glied dahingehend zu verbessern, daß die Anzahl der Signaleingänge für zu. bewertende Eingangssignale den oben angegebenen, neu erkannten Benutzungsmöglichkeiten entsprechend vergrößert werden kann, ohne daß die Signallaufzeiten in einem Binärcodierer oder in einer Vergleichsschaltung allzu stark vergrößert werden.The subject matter proposed in the main application has the task of to create a threshold value element in which the threshold value can be set. aside from that the operating mode of this proposed threshold value element should be variable. be, so that an output signal is delivered either when the number of to be evaluated Input signals is equal to the set threshold value or the number to be evaluated Input signals is greater than the set threshold value or the number of The input signals to be evaluated are equal to or greater than the set threshold value ist.-The present invention is based on the object in the main application proposed threshold value element to that effect to improve that the number of signal inputs for to. weighting input signals correspond to the above newly recognized possibilities of use can be enlarged accordingly without that the signal propagation times in a binary encoder or in a comparison circuit be enlarged too much.

Bei der Erf.ndung wird von einem mit Verknüpfungsgliedern aufgebauten, für verschiedene Betriebsarten ausnutzbaren Schwellwert-Glied, das mehrere Signaleingänge für binäre Eingangssignale hat, deren Anzahl, soweit sie unter sich gleich sind, bewertet wird, nach Patentanmeldung P 26 34 296.1 ausgegangen, bei dem mindestens ein Einstellsignaleingang, über den mittels verschiedener Einstellsignale ein Schwellwert für die Bewertung einstellbar ist, und ein Binärcodierer, der für die Anzahl der zu bewertenden Eingangs signale jeweils codierte Signale über Binärcodiererausgänge mittelbar oder unmittelbar an eine Vergleichs schaltung liefert, vorgesehen sind, wobei der Vergleichsschaltung ebenfalls mittelbar oder unmittelbar codierte Signale für den Schwellwert geliefert werden, mit einem ersten Signalausgang über den aus der Vergleichsschaltung ein erstes Ausgangssignal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangssignale dem Schwellwert gleich ist, und einem zweiten Signalausgang, über den aus der Vergleichsschaltung ein zweites Ausgangssignal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangs signale größer als der Schwellwert ist, und bei dem aus der Vergleichs schaltung ein drittes Ausgangssignal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangssignale mindestens so groß wie der Schwellwert ist.In the case of the invention, a built up with logic elements, Threshold value element that can be used for different operating modes and has several signal inputs for binary input signals, the number of which, insofar as they are equal among themselves, is assessed, based on patent application P 26 34 296.1, in which at least a setting signal input via which a threshold value can be set using various setting signals for the evaluation is adjustable, and a binary encoder for the number of Input signals to be evaluated are coded signals via binary encoder outputs supplies directly or indirectly to a comparison circuit, are provided, the comparison circuit also directly or indirectly coded signals for the threshold value, with a first signal output via the out the comparison circuit can deliver a first output signal if the number of the input signals to be evaluated is equal to the threshold value, and a second Signal output via which a second output signal can be supplied from the comparison circuit is when the number of input signals to be evaluated is greater than the threshold value is, and for which a third output signal can be supplied from the comparison circuit is when the number of input signals to be evaluated is at least as large as the Threshold is.

Dieses Schwellwert-Glied ist gemäß der Erfindung dadurch gekennzeichnet, daß ein erster Binärcodierer, mindestens ein weiterer Binärcodierer und mindestens ein an sich bekannter Volladdierer vorgesehen sind, daß für die Anzahl der zu bewertenden Eingangssignale, die an die Signaleingänge des ersten Binärcodierers und/oder an die Signaleingänge des weiteren Binärcodierersgeliefert werden, über die Binärcodiererausgänge des ersten Binärcodierers und/oder die Binärcodiererausgänge des weiteren Binärcodierers jeweils codierte Signale an die Eingänge für den ersten Summanden und/oder die Eingänge für den zweiten Summanden des Volladdierers lieferbar sind und daß über die Summenausgänge des Volladdierers für die Anzahl der zu bewertenden Eingangssignale codierte Signale mittelbar oder unmittelbar an die Vergleichsschaltung lieferbar sind.According to the invention, this threshold value element is characterized in that that a first binary coder, at least one further binary coder and at least a per se known full adder are provided that for the number of to be evaluated Input signals that are sent to the signal inputs of the first binary encoder and / or to the signal inputs of the further binary encoder are supplied via the binary encoder outputs of first binary encoder and / or the binary encoder outputs of the further binary encoder each coded signals to the inputs for the first summand and / or the inputs are available for the second summand of the full adder and that via the sum outputs of the full adder for the number of input signals to be evaluated can be delivered directly or indirectly to the comparison circuit.

Die Erfindung bietet den Vorteil, daß die Anzahl der Signaleingänge für zu bewertende Eingangs signale gegenüber der Anzahl der Signaleingänge des der Hauptanmeldung zugrunde liegenden Schwellwert-Gliedes wesentlich vergrößert werden kann, ohne daß dabei die Anzahl der in einem Binärcodierer oder in einer Vergleichsschaltung erforderlichen Verknüpfungselemente so stark zunimmt, daß die Signallaufzeiten durch diese Schaltungsteile zu groß werden.The invention offers the advantage that the number of signal inputs for input signals to be evaluated compared to the number of signal inputs of the Main application underlying threshold value element can be increased significantly can without affecting the number of in a binary encoder or in a comparison circuit required logic elements increases so much that the signal propagation times through these circuit parts become too large.

Es ist außerdem vorteilhaft, daß kleine standardisierte Binärcodierer,kleine standardisierte Vergleichsschaltungen und marktübliche Volladdierer für die Realisierung von erfindungsgemäßen Schwellwert-Gliedern mit beliebigen Anzahlen von Signaleingängen verwendbar sind.It is also advantageous that small standardized binary coders, small standardized comparison circuits and full adders available on the market for the implementation of threshold value elements according to the invention with any number of signal inputs are usable.

Eine Weiterbildung der Erfindung ist dadurch gekennzeichnet, daß der das den höchsten Stellenwert einer binär codierten Zahl repräsentierende Signal liefernde Summenausgang des Volladdierers mit einem ersten Eingang eines ODER-Gliedes verbunden ist, daß ein übertragsausgang des Volladdierers an einen zweiten Eingang des ODER-Gliedes angeschlossen ist, daß der Ausgang des ODER-Gliedes an den das den höchsten Stellenwert einer binär codierten Zahl repräsentierende Signal aufnehmenden Ergebnissignaleingang der Vergleichsschaltung angeschlossen ist und daß die übrigen Summenausgänge des Volladdierers mit den entsprechenden übrigen Ergebnissignaleingängen der Vergleichsschaltung verbunden sind.A development of the invention is characterized in that the the signal representing the highest significance of a binary coded number supplying sum output of the full adder with a first input of an OR gate is connected that a carry output of the full adder to a second input of the OR gate is connected that the output of the OR gate to the the signal representing the highest value of a binary coded number Result signal input of the comparison circuit is connected and that the rest Sum outputs of the Full adder with the corresponding rest Result signal inputs of the comparison circuit are connected.

Der Vorteil der Weiterbildung der Erfindung besteht darin, daß nur ein einziger Volladdierer aufgewendet werden muß, wenn die Anzahl der Binärcodiererausgänge nicht die Anzahl der Eingänge zur Aufnahme der die Summanden repräsentierenden Signale überschreitet, die Anzahl der zu bewertenden Eingangssignale jedoch den in der Vergleichsschaltung einstellbaren Schwellwert entsprechend der Anzahl der vorhandenen Signaleingänge bei bestimmten Anwendungsfällen überschreiten kann.The advantage of the development of the invention is that only a single full adder must be used when the number of binary encoder outputs not the number of inputs for receiving the signals representing the summands exceeds the number of input signals to be evaluated, however, that in the comparison circuit adjustable threshold value according to the number of available signal inputs may exceed in certain applications.

Eine andere Weiterbildung der Erfindung ist dadurch gekennzeichnet, daß mehrere in mehreren Stufen angeordnete Volladdierer vorgesehen sind, daß die Binärcodierausgänge von jeweils zwei Binärcodierern mit den Eingängen für die den ersten Summanden repräsentierenden Signale beziehungsweise mit den Eingängen für die den zweiten Summanden repräsentierenden Signale eines in einer ersten Stufe angeordneten Volladdierers verbunden sind und daß jeweils die Summenausgänge mehrerer Volladdierer mit den Eingängen für die den ersten Summanden repräsentierenden Signale und mit den Eingängen für die den zweiten Summanden repräsentierenden Signale eines in der jeweils nächsthöheren Stufe angeordneten Volladdierers verbunden sind.Another development of the invention is characterized in that that several full adders arranged in several stages are provided that the Binary coding outputs of two binary coders each with the inputs for the signals representing the first summands or with the inputs for the signals of one representing the second summand in a first stage arranged full adder are connected and that each of the sum outputs of several Full adder with the inputs for the signals representing the first summand and one with the inputs for the signals representing the second summand are connected in the next higher level arranged full adder.

Diese Weiterbildung der Erfindung bietet den Vorteil, daß die Anzahl der Signal eingänge im Vergleich zu der ersten Weiterbildung der Erfindung wesentlich vergrößert werden kann.This development of the invention offers the advantage that the number the signal inputs in comparison to the first development of the invention is essential can be enlarged.

Kennzeichnend für eine andere Weiterbildung der Erfindung ist, daß mehrere Vergleichsschaltungen vorgesehen sind, daß der erste Signalausgang, der zweite Signalausgang und ein dritter Signalausgang einer ersten Vergleichs schaltung jeweils mit dem ersten Signalausgang, dem zweiten Signalausgang und dem dritten Signalausgang einer zweiten Vergleichsschaltung mit Hilfe einer Verknüpfungsschaltung zusammenschaltbar sind, so daß über einen ersten gemeinsamen Signalausgang ein erstes gemeinsames Ausgangssignal, einen zweiten gemeinsamen Signalausgang ein zweites gemeinsames Ausgangssignal und über einen dritten gemeinsamen Signalausgang ein drittes gemeinsames Ausgangssignal aus der Verknüpfungsschaltung lieferbar ist, daß die ein Einstellsignal bildenden Signalelemente nach ihrem Stellenwert geordnet derart an die Einstellsignaleingänge zu liefern sind, daß das Signalelement mit dem kleinsten Stellenwert an den ersten Einstellsignaleingang der ersten Vergleichsschaltung und das Signalelement mit dem größten Stellenwert an den letzten Einstellsignaleingang der letzten Vergleichsschaltung zu liefern ist, und daß die über die Summenausgänge des in der letzten Stufe angeordneten Volladdierers zu liefernden Signale nach ihrem Stellenwert geordnet derart an die Ergebnissignaleingänge der Vergleichsschaltungen zu liefern sind, daß der erste Summenausgang mit dem ersten Ergebnissignaleingang der ersten Vergleichsschaltung und der Ubertragsausgang des in der letzten Stufe angeordneten Volladdierers mit dem letzten der verbleibenden Ergebnissignaleingänge der letzten Vergleichsschaltung verbunden ist.Another development of the invention is characterized in that several comparison circuits are provided that the first signal output, the second signal output and a third signal output of a first comparison circuit each with the first signal output, the second signal output and the third Signal output of a second comparison circuit with the aid of a logic circuit are interconnected, so that a first common signal output a first common output signal, a second common signal output a second common output signal and a third common signal output a third common output signal from the logic circuit is available, that the signal elements forming an adjustment signal are sorted according to their significance to be supplied to the setting signal inputs in such a way that the signal element with the smallest value at the first setting signal input of the first comparison circuit and the signal element with the greatest significance to the last setting signal input the last comparison circuit is to be supplied, and that the sum outputs of the full adder arranged in the last stage to be supplied after their signals Priority ordered in such a way to the result signal inputs of the comparison circuits are to be supplied that the first sum output with the first result signal input the first comparison circuit and the carry output of the in the last stage arranged full adder with the last of the remaining result signal inputs the last comparison circuit is connected.

Diese Weiterbildung der Erfindung ist insofern vorteilhaft, als der einstellbare Schwellwert an die Anzahl der Signaleingänge angepaßt werden kann, ohne daß dafür besondere, viele Halbleiterelemente enthaltende, die Signallaufzeiten unerwünscht vergrößernde Vergleichs schaltungen vorzusehen sind.This development of the invention is advantageous in that adjustable threshold value can be adapted to the number of signal inputs, without the need for special signal propagation times that contain many semiconductor elements undesirably enlarging comparison circuits are to be provided.

Eine andere Weiterbildung der Erfindung ist dadurch gekennzeichnet, daß die Verknüpfungsschaltung so viele Verknüpfungs- teile hat, wie Vergleichsschaltungen vorgesehen sind, daß zwei allen Verknüpfungsteilen gemeinsame UND-Glieder vorgesehen sind, daß jeder Verknüpfungsteil mehrere Verknüpfungsglieder hat, daß alle Verknüpfungsteile untereinander gleich sind, daß der jeweils erste Signalausgang der zugehörigen Vergleichsschaltung mit dem ersten Eingang des als W2D-Glied ausgeführten ersten Verknüpfungsgliedes verbunden ist, daß der jeweils zweite Signalausgang der zugehörigen Vergleichsschaltung mit dem ersten Eingang des als ODER-Glied ausgeführten zweiten Verlrnüpfungsglledes verbunden ist, daß der Ausgang des jeweils ersten Verknüpfungsgliedes eines der Verknüpfungsteile mit dem zweiten Eingang des zweiten Verknüpfungsgliedes des selben Verknüpfungsteils verbunden ist, daß der zweite Eingang des ersten Verknüpfungsgliedes eines Verknüpfungsteils mit dem Ausgang des zweiten Verknüpfungsgliedes des vorgeordneten Verknüpfungsteils verbunden ist, daß der zweite Eingang des ersten Verknüpfungsgliedes des ersten Verknüpfungsteils auf ein einen bestimmten Binärwert repräsentierendes Potential gelegt ist, daß der jeweils erste Signalausgang jeder Vergleicnsschaltwlg mit je einem Eingang eines der beiden gemeinsamen UND-Glieder verbunden ist, daß der Ausgang dieses gemeinsamen lJND-Gliedes mit dem ersten gemeinsamen Signalausgang und einem negierenden Eingang des weiteren gemeinsamen UND-Gliedes verbunden ist, daß der Ausgang des zweiten Verknüpfungsgliedes des letzten Verknüpfungsteils mit einem weiteren Eingang des weiteren gemeinsamen UND-Gliedes verbunden ist und daß der Ausgang des weiteren gemeinsamen UND-Gliedes den zweiten gemeinsamen Signalausgang bildet.Another development of the invention is characterized in that that the logic circuit has so many logic has shares, as comparison circuits are provided that two all link parts common AND elements are provided that each logic part has several logic elements has that all connection parts are equal to each other, that the first Signal output of the associated comparison circuit with the first input of the als W2D element executed first logic element is connected that each second signal output of the associated comparison circuit with the first input of the second Vernüpfungsglledes designed as an OR gate is connected that the output of the first link in each case with one of the link parts the second input of the second link of the same link part is connected that the second input of the first logic element of a logic part with the output of the second link of the upstream link part is connected that the second input of the first logic element of the first Linking part to a potential representing a certain binary value is placed that the first signal output of each comparing switch with each one input of one of the two common AND gates is connected that the output this common IND element with the first common signal output and one negating input of the further common AND gate is connected that the Output of the second link of the last link part with one further input of the further common AND element is connected and that the Output of the further common AND element the second common signal output forms.

Vorteilhaft an dieser Weiterbildung der Erfindung ist, daß beliebig viele, untereinander gleiche Vergleichsschaltungen zur Anpassung des einzustellenden Schwellwerts an die Anzahl der Signaleingänge vorgesehen werden können. Ein besonderer Vorteil ist noch darin zu erblicken, daß die Verknüpfungsteile den betreffenden Vergleichsschaltungen zuordenbar sind, so daß jeweils ein Verknüpfungsteil und eine Vergleichsschaltung zu einer Einheit zusammenfaßbar sind.The advantage of this development of the invention is that any many comparison circuits that are identical to one another to adapt the one to be set Threshold to the number of signal inputs can be provided. A special The advantage is to be seen in the fact that the linkage parts the relevant Comparison circuits can be assigned, so that in each case a logic part and a Comparison circuit can be combined to form a unit.

Im folgenden werden mehrere Ausführungsbeispiele für die Erfindung anhand mehrerer Figuren erläutert.The following are several embodiments of the invention explained on the basis of several figures.

Fig. 1 zeigt den Aufbau eines Schwellwert-Gliedes mit zwei Binärcodierern 1BC1, 1BC2, einem Volladdierer 1VA und einer Vergleichschaltung VGS.1 shows the structure of a threshold value element with two binary coders 1BC1, 1BC2, a full adder 1VA and a comparison circuit VGS.

Fig. 2 zeigt den Aufbau eines Schwellwert-Gliedes mit zwei Binärcodierern 2BC1, 2BC2, einem Volladdierer 2VA, einem ODER-Glied OG und einer Vergleichsschaltung VGS.2 shows the structure of a threshold value element with two binary coders 2BC1, 2BC2, a full adder 2VA, an OR gate OG and a comparison circuit VGS.

Fig. 3 zeigt den Aufbau eines Schwellwert-Gliedes mit vier Binärcodierern 1BC1, 1BC2, 1BC3, 1BC4, zwei in einer ersten Stufe angeordneten Volladdierern 1VA1, 1VA2, einem in einer zweiten Sufe angordneten Volladdierer 2VA, einem ODER-Glied OG und einer Vergleichsschaltung VGS, Fig. 4 zeigt den Aufbau eines Schwellwert-Gliedes mit vier Binärcodierern 13C1, 1BC2, 1BC3, 1BC4, zwei in einer ersten Stufe angeordneten Volladdierern 1VA1, 1VA?, einem in einer zweiten Stufe angeordneten Volladdierer 2VA, zwei Vergleichsschaltungen VGSl, VGS2 und einer Verknüpfungsschaltung VS.3 shows the structure of a threshold value element with four binary coders 1BC1, 1BC2, 1BC3, 1BC4, two full adders 1VA1 arranged in a first stage, 1VA2, a full adder 2VA arranged in a second stage, an OR gate OG and a comparison circuit VGS, FIG. 4 shows the structure of a threshold value element with four binary coders 13C1, 1BC2, 1BC3, 1BC4, two arranged in a first stage Full adders 1VA1, 1VA ?, a full adder arranged in a second stage 2VA, two comparison circuits VGSl, VGS2 and a logic circuit VS.

Fig. 5 zeigt den Aufbau eines Schwellwert-Gliedes, bei dem zwei Volladdierer 2VA1, 2VA2 in der n-ten Addiererstufe zu einem gemeinsamen Volladdierer zusammengeschaltet sind, mit drei Vergleichsschaltungen VGS1, VGS2, VGS3 und einer Verknüpfungsschaltung VS, die so viele Verknüpfungsteile, nämlich VT1, VT2, VT3 enthält, wie Vergleichsschaltungen vorgesehen sind.5 shows the structure of a threshold value element in which two full adders 2VA1, 2VA2 connected together in the nth adder stage to form a common full adder are, with three comparison circuits VGS1, VGS2, VGS3 and a logic circuit VS, which contains as many link parts, namely VT1, VT2, VT3 as there are comparison circuits are provided.

Wie bereits erwähnt zeigt Figur 1 den Aufbau eines Schwellwert-Gliedes mit zwei Binärcodierern 1BC1, 1BC2, einem Volladdierer 1VA und einer Vergleichsschaltung VGS.As already mentioned, FIG. 1 shows the structure of a threshold value element with two binary coders 1BC1, 1BC2, a full adder 1VA and a comparison circuit VGS.

Der Vergleichs schaltung VGS wird ein Einstellsignal S zum Einstellen eines bestimmten Schwellwerts über die Einstellsignaleingänge ESO, ES1, ES2 zugeführt. Die zu bewertenden Eingangssignale sind über die Signaleingänge 1E1...1E7 des ersten Binärcodierers iBC1 und/oder die Signaleingänge 2E1...2E7 des weiteren Binärcodierers 1BC2 zuführbar. An den Binärcodierausgängen 1BO, 1B1, 1B2 beziehungsweise 2BO, 2B1, 2B2 treten gemäß der Wirkungsweise dieser Binärcodierer der Anzahl der zu bewertenden Eingangssignale e entsprechende, Dualzahlen repräsentierende binäre Signale auf, vergl. die Hauptanmeldung, insbesondere Patentanspruch 6.The comparison circuit VGS is a setting signal S for setting of a certain threshold value via the setting signal inputs ESO, ES1, ES2. The input signals to be evaluated are via the signal inputs 1E1 ... 1E7 of the first Binary encoder iBC1 and / or the signal inputs 2E1 ... 2E7 of the further binary encoder 1BC2 can be supplied. At the binary coding outputs 1BO, 1B1, 1B2 or 2BO, 2B1, 2B2 enter the number of to be evaluated according to the mode of action of these binary coders Input signals e corresponding binary signals representing binary numbers, Compare the main application, in particular claim 6.

Die an den Binärcodiererausgängen 1BO, 1B1, 1B2 des ersten Binärcodierers 1BC1 auftretenden binären Signale werden an die Eingänge für den ersten Summanden 1SO, 1S1, 1S2 des Volladdierers 1VA geliefert. Die an den Binärcodiererausgängen 2BO, 2B1, 2B2 des weiteren Binärcodierers 1BC2 auftretenden binären Signale werden an die Eingänge für den zweiten Summanden 250, 2S1, 2S2 des Volladdierers 1VA geliefert.The ones at the binary encoder outputs 1BO, 1B1, 1B2 of the first binary encoder 1BC1 occurring binary signals are sent to the inputs for the first summand 1SO, 1S1, 1S2 of the full adder 1VA supplied. The ones at the binary encoder outputs 2BO, 2B1, 2B2 of the further binary encoder 1BC2 occurring binary signals supplied to the inputs for the second addend 250, 2S1, 2S2 of the full adder 1VA.

Mit Hilfe des Volladdierers 1VA werden die Signale in bekannter Weise miteinander verknüpft, so daß an den Summen- ausgängen SO, S1, S2, 33 des. Volladdierers 1VA binäre Signale auftreten, die die Summe der Anzahl der zu bewertenden Eingangssignale e' repräsentieren.With the help of the full adder 1VA, the signals are processed in a known manner linked with each other, so that the total outputs SO, S1, S2, 33 of the full adder 1VA binary signals occur which are the sum of the number of the input signals e 'to be evaluated.

Diese Signale werden an die Ergebnissignaleingänge EBO, EBl, EB2, EB3 der Vergleichsschaltung VGS geliefert. Die Vergleichsschaltung VGS verknüpft diese Signale mit den über die Einstellsignaleingänge ESO, ES1, ES2 gelieferten Einstellsignalen S derart, daß über den ersten Signalausgang A1 ein erstes Ausgangs signal abgegeben wird, wenn die Summe der Anzahl der zu bewertenden Eingangssignale er dem Schwellwert s gleich ist, über den zweiten Signalausgang A2 ein Ausgangssignal, wenn die Summe der Anzahl der zu bewertenden Eingangssignale e' größer als der Schwellwert s ist undZoder über den dritten Signalausgang A7 ein Ausgangssignal, wenn die Summe der Anzahl der zu bewertenden Eingangs signale e' gleich oder größer dem Schwellwert s ist, vergl. die Hauptanmeldung, insbesondere Patentanspruch 1.These signals are sent to the result signal inputs EBO, EBl, EB2, EB3 supplied to the comparison circuit VGS. The comparison circuit VGS linked these signals with those supplied via the setting signal inputs ESO, ES1, ES2 Setting signals S such that a first output via the first signal output A1 signal is issued when the sum of the number of input signals to be evaluated it is equal to the threshold value s, an output signal via the second signal output A2, if the sum of the number of input signals e 'to be evaluated is greater than the threshold value s is andZ or an output signal via the third signal output A7 if the sum the number of input signals to be evaluated e 'equal to or greater than the threshold value s is, see the main application, in particular claim 1.

Figur 2 zeigt, wie bereits erwähnt, den Aufbau eines Schwellwert-Gliedes mit zwei Binärcodierern 23C1, 2BC2, einem Volladdierer 2VA, einem ODER-Glied OG und einer Vergleichsschaltung VGS.As already mentioned, FIG. 2 shows the structure of a threshold value element with two binary coders 23C1, 2BC2, a full adder 2VA, an OR gate OG and a comparison circuit VGS.

Die Wirkungsweise des gemäß Figur 2 aufgebauten Schwellwert-Gliedes entspricht im wesentlichen der des in Figur 1 gezeigten Schwellwert-Gliedes. Durch das vorgesehene ODER-Glied OG, das mit seinem einen Eingang mit dem Summenausgang S3 des Volladdierers 2VA und mit seinem anderen Eingang mit dem Ubertragsausgang UE des Volladdierers 2VA verbunden ist und mit seinem Ausgang mit dem Ergebnissignaleingang EB3 der Vergleichsschaltung verbunden ist, wird erreicht, daß die Anzahl der Signaleingänge je Binärcodierer, nämlich 1E1...1E8 des ersten Binärcodierers 2BC1 sowie 2E1..*2E8 des anderen Binärcodierers 2BC2 gegenüber dem in Figur 1 gezeigten Aus- führungsbeispiel erhöht sein- kann. Die maximal auftretende Anzahl der zu bewertenden Eingangs signale ist in diesem Ausführungsbeispiel e=8. Aus diesem Grunde ist auch ein Volladdierer 2VA vorgesehen, der für den ersten und zweiten Summanden jeweils einen zusätzlichen Eingang, nämlich 153, 2s3 hat. Außerdem hat dieser Volladdierer 2VA einen Ubertragsausgang UE, an dem ein Übertragssignal auftritt, wenn die Summe der Anzahl der zu bewertenden Eingangssignale e'=16 ist. Mit Hilfe des erwähnten ODER-Gliedes OG wird in diesem Fall sichergestellt, daß der Vergleichsschaltung VGS über den Ergebnissignaleingang EB3 ein Signal zugeführt wird, das einen Wert repräsentiert, der größer ist als der maximal einstellbare Schwellwert s.The mode of operation of the threshold value element constructed in accordance with FIG corresponds essentially to that of the threshold value element shown in FIG. By the provided OR gate OG, which has one input with the sum output S3 of the full adder 2VA and with its other input to the carry output UE of the full adder 2VA is connected and with its output to the result signal input EB3 of the comparison circuit is connected, it is achieved that the number of signal inputs per binary encoder, namely 1E1 ... 1E8 of the first binary encoder 2BC1 and 2E1 .. * 2E8 of the other binary encoder 2BC2 compared to the configuration shown in FIG. leadership example can be increased. The maximum number of input signals to be evaluated in this exemplary embodiment, e = 8. For this reason it is also a full adder 2VA is provided, each of which has an additional for the first and second summands Input, namely 153, 2s3. In addition, this full adder 2VA has a carry output UE at which a carry signal occurs when the sum of the number to be assessed Input signals e '= 16. With the help of the mentioned OR element OG is in this Case ensures that the comparison circuit VGS via the result signal input A signal is fed to EB3 which represents a value which is greater than the maximum adjustable threshold s.

Figur 3 zeigt, wie bereits erwähnt, den Aufbau eines Schwellwert-Gliedes mit vier Binärcodierern iBC1, 1BC2, 1BC3, 1BC4, zwei in einer ersten Stufe angeordneten Volladdierern 1VA1, iVA2, einem in einer zweiten Stufe angeordneten Volladdierer 2VA, einen ODER-Glied OG und einer Yergleichsschaltung VGS.As already mentioned, FIG. 3 shows the structure of a threshold value element with four binary coders iBC1, 1BC2, 1BC3, 1BC4, two arranged in a first stage Full adders 1VA1, iVA2, a full adder arranged in a second stage 2VA, an OR gate OG and a comparison circuit VGS.

Das hier gezeigte Ausführungsbeispiel ermöglicht, die Anzahl der Signaleingänge 1E1...1E7, 2E1...2E7 gegenüber der Anzahl der Signaleingänge der bisher beschriebenen Ausführungsbeispiele wesentlich zu vergrößern. Da die Additionskapazität eines Volladdierers für diese Anzahl von Signaleingängen nicht ausreicht, ist eine Addition der verschiedenen Anzahlen der zu bewertenden Eingangssignale e mit einer Anordnung der gezeigten Art vorzunehmen. Dabei werden jeweils mit dem Volladdierer 1VA1 beziehungsweise dem Volladdierer 1VA2 Zwischenergebnisse , nämlich A bzw. B aus der jeweiligen Addition von Anzahlen zu bewertender- Eingangssignale e von je zwei Binärcodierern, nämlich iBCi und/oder 1BC2 bzw. 1BC3 und/oder lBC4 gebildet. Diese Zwischenergebnisse A,B werden durch entsprechende Signale an den Summenausgängen SO, S1, S2, S3 des Volladdierers 1VA1 bzw. des Volladdierers 1VA2 repräsentiert. Diese Signale. werden an die Eingänge für die ersten und/oder zweiten Summanden des in der zweiten Stufe angeordneten Volladdierers 2VA geliefert. Die Summe der Anzahlen der zu bewertenden Eingangssignale e' wirkt sich durch die sie repräsentierenden Signale in bereits beschriebener Weise auf die Vergleichsschaltung VGS aus.The embodiment shown here enables the number of signal inputs 1E1 ... 1E7, 2E1 ... 2E7 compared to the number of signal inputs described so far Embodiments to enlarge significantly. Since the addition capacity of a full adder for this number of signal inputs is not sufficient, an addition of the various Numbers of the input signals to be evaluated e with an arrangement of the ones shown Type to make. With the full adder 1VA1 or the full adder 1VA2 intermediate results, namely A and B from the respective addition of numbers to be assessed input signals e from two binary coders each, namely iBCi and / or 1BC2 or 1BC3 and / or IBC4 formed. These intermediate results A, B are generated by corresponding signals at the sum outputs SO, S1, S2, S3 of the full adder 1VA1 or the full adder 1VA2 represents. These signals. are connected to the inputs for the first and / or second summands of the in the second Stage arranged full adder 2VA supplied. The sum of the numbers to be evaluated Input signals e 'has an effect through the signals they represent in already in the manner described on the comparison circuit VGS.

Figur 4 zeigt, wie bereits erwähnt, den Aufbau eines Schwellwert-Gliedes mit vier Binärcodierern 1BC1, 1BC2, 1BC3, 1BC4, zwei in einer ersten Stufe angeordneten Volladdierern 1VA1, 1VA2, einem in einer zweiten Stufe angeordneten Volladdierer 2VA, zwei Vergleichsschaltungen VGS1, VGS2 und einer Verknüpfungsschaltung VS.As already mentioned, FIG. 4 shows the structure of a threshold value element with four binary coders 1BC1, 1BC2, 1BC3, 1BC4, two arranged in a first stage Full adders 1VA1, 1VA2, a full adder arranged in a second stage 2VA, two comparison circuits VGS1, VGS2 and a logic circuit VS.

Dieses Ausführungsbeispiel unterscheidet sich von dem in Figur 3 gezeigten dadurch, daß die Vergleichskapazität durch Anordnung von zwei Vergleichsschaltungen, nämlich VGS1 und VGS2 vergrößert ist. Die Summenausgänge SO, S1, S2 des in der zweiten Stufe angeordneten Volladdierers 2VA sind jeweils mit den entsprechenden Ergebnissignaleingängen 1EBO, 1EB1, 1EB2 der ersten Vergleichschaltung VGS1 verbunden. Der Summenausgang S3 des Volladdierers 2VA ist mit dem Ergebnissignaleingang 2EBO, der übertragsausgang UE des Volladdierers 2VA mit dem Ergebnissignaleingang 2EB1 der zweiten Vergleichsschaltung VGS2 verbunden. Der verbleibende Ergebnissignaleingang 2EB2 der zweiten Vergleichsschaltung VGS2 ist in diesem Ausführungsbeispiel unbenutzt.This exemplary embodiment differs from that shown in FIG in that the comparison capacitance is achieved by arranging two comparison circuits, namely, VGS1 and VGS2 is enlarged. The sum outputs SO, S1, S2 of the in the second Stage arranged full adder 2VA are each with the corresponding result signal inputs 1EBO, 1EB1, 1EB2 of the first comparison circuit VGS1 connected. The total output S3 of the full adder 2VA is the carry output with the result signal input 2EBO UE of the full adder 2VA with the result signal input 2EB1 of the second comparison circuit VGS2 connected. The remaining result signal input 2EB2 of the second comparison circuit VGS2 is not used in this exemplary embodiment.

Die ein Einstellsignal S bildenden Signalelemente sind nach ihrem Stellenwert 1, 2, 4, 8, 16, 32 geordnet derart an die Einstellsignaleingänge 1ESO, 1ES1, 1ES2 der ersten Vergleichsschaltung VGS1 und an die Einstellsignaleingänge 2ESO, 2ES1, 2ES2 der zweiten Vergleichschaltung VGS2 zu liefern, daß das Signalelement mit dem kleinsten Stellenwert 1 an den ersten Einstellsignaleingang 1ESO der ersten Vergleichsschaltung VGS1 und das Signalelement mit dem größten Stellenwert 32 an den letzten Einstellsignaleingang 2ES2 der zweiten Vergleichs schaltung zu liefern ist.The signal elements forming an adjustment signal S are after their Significance 1, 2, 4, 8, 16, 32 ordered in such a way to the setting signal inputs 1ESO, 1ES1, 1ES2 of the first comparison circuit VGS1 and to the setting signal inputs 2ESO, 2ES1, 2ES2 to supply the second comparison circuit VGS2 that the signal element with the lowest value 1 to the first setting signal input 1ESO of the first comparison circuit VGS1 and the signal element with the greatest significance 32 to the last setting signal input 2ES2 of the second comparison circuit deliver is.

Mit Hilfe der Verknüpfungsschaltung VS sind die an dem ersten Signalausgang lAl, dem zweiten Signalausgang 1A2 und/oder dem dritten Signalausgang 1A3 auftretenden Signale mit den an dem ersten Signalausgang 2A1, dem zweiten Signalausgang 2A2 und/oder dem dritten Signalausgang 2A3 auftretenden Signalen verknüpfbar. Die jeweils resultierenden Signale sind über den ersten gemeinsamen Signalausgang A1', den zweiten gemeinsamen Signalausgang A2' und/oder den dritten gemeinsamen Signalausgang A3' der Verknüpfungsschaltung VS abgebbar.With the aid of the logic circuit VS are those at the first signal output lAl, the second signal output 1A2 and / or the third signal output 1A3 occurring Signals with the signals at the first signal output 2A1, the second signal output 2A2 and / or the third signal output 2A3 occurring signals can be linked. The resulting Signals are via the first common signal output A1 ', the second common Signal output A2 'and / or the third common signal output A3' of the logic circuit VS deliverable.

Die beiden Vergleichsschaltungen VGS1 und VGS2 sind in ihrem Aufbau untereinander gleich. Ihre Wirkungsweise entspricht dem dazu in der Hauptanmeldung Ausgeführten. Dem Ausführungsbeispiel ist zu entnehmen, daß die Einstellsignalelemente mit den Stellenwerten 1, 2, 4 mit den Signalen zu vergleichen sind, die über die Summenausgänge SO, S1, S2 des Volladdierers 2VA geliefert werden, und daß die Signalelemente mit den Stellenwerten 8, 16, 32 mit den Signalen zu vergleichen sind, die über den Summenausgang S3 und/oder den übertrags ausgang UE des Volladdierers 2VA geliefert werden. In jeder der beiden Vergleichs schaltungen wird also ein Teil der die Summe der Anzahlen der bewertenden Eingangssignale repräsentierenden Signale mit dem jeweils eingegebenen Schwellwert verglichen.The two comparison circuits VGS1 and VGS2 are in their structure equal to each other. Their mode of action corresponds to that in the main application Executed. It can be seen from the exemplary embodiment that the setting signal elements with the place values 1, 2, 4 are to be compared with the signals that are transmitted via the Sum outputs SO, S1, S2 of the full adder 2VA are supplied, and that the signal elements with the place values 8, 16, 32 are to be compared with the signals that are transmitted via the Sum output S3 and / or the carry output UE of the full adder 2VA supplied will. In each of the two comparison circuits, part of the sum is therefore the number of the evaluating input signals representing signals with the respective entered threshold value compared.

Die über die Signalausgänge lAl, 1A2, 1A3 der ersten Vergleichsschaltung VGS1 und/oder die Signalausgänge 2A1, 2A2, 2A3 der zweiten Vergleichsschaltung VGS2 lieferbaren Signale sind in der Verknüpfungsschaltung VS derart verknÇbar, daß an dem ersten gemeinsamen Signalausgang Al', dem zweiten gemeinsamen Signalausgang A2' und/oder dem dritten gemeinsamen Signalausgang A3' der Verknüpfungsschaltung VS Signale auftreten, die jeweils dem gesamten Bewertungsergebnis aus einem Vergleich der Summe der Anzahlen der zu bewertenden Eingangssignale e' und der Summe der beiden Schwellwerte s, für die die beiden Vergleichsschaltungen VGS1 und VGS2 mit Hilfe der Einstellsignale S eingestellt sind, ergeben.The via the signal outputs IAl, 1A2, 1A3 of the first comparison circuit VGS1 and / or the signal outputs 2A1, 2A2, 2A3 of the second comparison circuit VGS2 deliverable signals can be linked in the logic circuit VS in such a way that at the first common signal output A1 ', the second common signal output A2 'and / or the third common signal output A3' of the logic circuit VS signals occur, each of which corresponds to the overall evaluation result from a comparison the sum of the numbers of input signals e 'to be evaluated and the sum of the two Threshold values s for which the two comparison circuits VGS1 and VGS2 use of the setting signals S are set, result.

Figur 5 zeigt, wie bereits erwähnt, den Aufbau eines Schwellwert-Gliedes, bei dem zwei Volladdierer 2VA1, 2VA2 in der n-ten Addierstufe zu einem gemeinsamen Volladdierer zusammengeschaltet sind, mit drei Vergleichsschaltungen VGS1, VGS2, VGS3 und einer Verknüpfungsschaltung VS, die so viele Verknüpfungsteile, nämlich VT1, VT2, VT3 enthält, wie Vergleichsschaltungen vorgesehen sind.As already mentioned, FIG. 5 shows the structure of a threshold value element, in the case of the two full adders 2VA1, 2VA2 in the n-th adding stage to form a common Full adders are connected together, with three comparison circuits VGS1, VGS2, VGS3 and a logic circuit VS, the so many logic parts, namely VT1, VT2, VT3 contains how comparison circuits are provided.

Prinzipiell hat dieses Ausführungsbeispiel den gleichen Aufbau wie das in Figur 4 gezeigte. Der einzige Unterschied besteht darin, daß hier vorteilhafterweise zwei Volladdierer, nämlich 2VA, und 2VA2 in an sich bekannter Weise zur Vergrößerung der Additionskapazität derart zusammengeschaltet sind, daß der Ubertragsausgang UE des ersten Volladdierers 2VA1 mit dem Vortragseingang V des zweiten Volladdierers 2VA2 verbunden ist. Der Vortragseingang V des ersten Volladdierers 2VA1 ist fest auf ein den Binärwert L repräsentierendes Potential gelegt.In principle, this embodiment has the same structure as that shown in FIG. The only difference is that here it is advantageous two full adders, namely 2VA, and 2VA2 in a manner known per se for enlargement the addition capacitance are interconnected in such a way that the carry output UE of the first full adder 2VA1 with the lecture input V of the second full adder 2VA2 is connected. The lecture input V of the first full adder 2VA1 is fixed placed on a potential representing the binary value L.

Die das jeweilige Zwischenergebnis A bzw. B repräsentierenden Signale sind in der gezeigten Weise nach ihren Stellenwerten 1, 2, 4, 8, 16, 32, 64, 128 an die Eingänge für den ersten bzw. zweiten Summanden des ersten Volladdierers 2VA1 bzw. des zweiten Volladdierers 2VA2 lieferbar. Der Figur ist zu entnehmen, daß der erste Volladdierer 2VA1 alle Signals mit den Stellenwerten 1,2,4,8, der zweite Volladdierer 2VA2 alle Signale mit den Stellenwerten 16, 32, 64, 128 zu verknüpfen hat.The signals representing the respective intermediate result A and B respectively are in the manner shown according to their place values 1, 2, 4, 8, 16, 32, 64, 128 to the inputs for the first and second summands of the first full adder 2VA1 or the second full adder 2VA2 available. The figure shows that the first full adder 2VA1 all signals with the values 1, 2, 4, 8, the second full adder 2VA2 all signals with the place values 16, 32, 64, 128 has to link.

Mit den Einstellsignalen S werden jeweils für die erste Vergleichsschaltung VGS1, die zweite Vergleichsschaltung VGS2 und die dritte Vergleichs schaltung VGS3 Signale an deren Einstellsignaleingänge geliefert, die die jeweils einzustellenden Schwellwerte s für diese Vergleichsschaltungen repräsentieren. Gemäß dem bereits in Figur 4 gezeigten Ausführungsbeispiel sind die Signalelemente nach ihren: Stellenwerten geordnet an die Einstellsignaleingänge zu liefern. Die Signale mit den Stellenwerten 1, 2, 4 sind an die Einstellsignaleingänge 1ESO, 1ES1, 1ES2 der ersten Vergleichsschaltung VGS1, die Signale mit den Stellenwerten 8, 16, 32 an die Einstellsignaleingange 2ESO, 2ES1, 2ES2 der zweiten Vergleichsschaltung VGS2 und die Signale mit den Stellenwerten 64, 128, 256 an die Einstellsignaleingänge 3ESO, 3ES1, 3ES2 der dritten Vergleichsschaltung VGS3 zu liefern.With the setting signals S are in each case for the first comparison circuit VGS1, the second comparison circuit VGS2 and the third comparison circuit VGS3 Signals are supplied to their setting signal inputs, which are each to be set Represent threshold values s for these comparison circuits. According to that already In the embodiment shown in Figure 4, the signal elements are according to their: place values to be supplied to the setting signal inputs in an orderly manner. The signals with the values 1, 2, 4 are connected to the setting signal inputs 1ESO, 1ES1, 1ES2 of the first comparison circuit VGS1, the signals with the place values 8, 16, 32 to the setting signal inputs 2ESO, 2ES1, 2ES2 of the second comparison circuit VGS2 and the signals with the place values 64, 128, 256 to the setting signal inputs 3ESO, 3ES1, 3ES2 of the third comparison circuit VGS3 to deliver.

Die insgesamt neun Summenausgänge der zu einer Additionseinheit zusammengefaßten Volladdierer 2VA1, 2VA2, nämlich So, S1, S2, S3 beider Volladdierer und der Ubertragsausgang UE des zweiten Volladdierers 2VA2 sind nach dem gleichen Prinzip, wie es in Figur 4 bereits gezeigt ist, mit den Ergebnissignaleingängen der Vergleichsschaltungen verbunden. Demzufolge sind die Surnmenausgänge SO, S1, S2 des ersten Volladdierers 2VA1 mit den Ergebnissignaleingängen der ersten Vergleichsschaltung 1EBO, 1EB1, 1EB2, der Summenausgang S3 des ersten Volladdierers2VAl sowie die Summenausgänge SO, S1 des zweiten Volladdierers 2VA2 mit den Ergebnissignaleingängen der zweiten Vergleichs schaltung 2EBO, 2EB1 2EB2 und die Summenausgänge S2, S3 sowie der übertragsausgang UE des zweiten Volladdierers 2VA2 mit dem Ergebnissignaleingängen der dritten Vergleichsschaltung 3EBO, 3EB1, 3EB2 verbunden.The total of nine total outputs of the combined to form an addition unit Full adders 2VA1, 2VA2, namely So, S1, S2, S3 of both full adders and the carry output UE of the second full adder 2VA2 are based on the same principle as in Figure 4 is already shown, with the result signal inputs of the comparison circuits tied together. Accordingly, the sum outputs are SO, S1, S2 of the first full adder 2VA1 with the result signal inputs of the first comparison circuit 1EBO, 1EB1, 1EB2, the sum output S3 of the first full adder 2VAl and the sum outputs SO, S1 of the second full adder 2VA2 with the result signal inputs of the second Comparison circuit 2EBO, 2EB1 2EB2 and the sum outputs S2, S3 as well as the carry output UE of the second full adder 2VA2 with the result signal inputs of the third comparison circuit 3EBO, 3EB1, 3EB2 connected.

Der erste und zweite Signal ausgang der ersten Vergleichsschaltung VGS1, nämlich 1A1, 1A2, der erste und zweite Signalausgang der zweiten Vergleichsschaltung VGS2, nämlich 2A1, 2A2 und der erste und zweite Signalausgang der dritten Vergleichsschaltung VGS3, nämlich 3A1, 3A2 sind jeweils mit Eingängen von Verknüpfungsgliedern verbunden, die in einem der ersten Vergleichs schaltung zugeordneten ersten Verknüpfungsteil VT1, der zweiten Vergleichssschaltung zugeordneten Verknüpfungsteil VT2 und der dritten Vergleichssohaltung zugeordneten Verknüpfungsteil VT3 innerhalb der Verknüpfungsschaltung VS vorgesehen sind. Jeder dieser Verknüpfungsteile VT1, VT2, VT3 hat zwei Verknüpfungsglieder, nämlich jeweils ein als UND-Glied ausgeführtes erstes Verknüpfungsglied 1/1, 2/1, 3/1 und ein als ODER-Glied ausgeführtes zweites Verknüpfungsglied, nämlich 1/2, 2/2, 3/2.The first and second signal output of the first comparison circuit VGS1, namely 1A1, 1A2, the first and second signal output of the second comparison circuit VGS2, namely 2A1, 2A2 and the first and second signal output of the third comparison circuit VGS3, namely 3A1, 3A2 are each connected to inputs of logic elements, the first logic part assigned in one of the first comparison circuit VT1, the linking part VT2 assigned to the second comparison circuit and the third comparison storage associated link part VT3 within the link circuit VS are provided. Each of these connection parts VT1, VT2, VT3 has two connection elements, namely a first logic element 1/1, 2/1, designed as an AND element, 3/1 and a second logic element designed as an OR element, namely 1/2, 2/2, 3/2.

Für alle Verknüpfungsteile VT1, VT2, VT3 sind außerdem zwei gemeinsame UND-Glieder UG1, UG2 vorgesehen.For all link parts VT1, VT2, VT3 there are also two common ones AND gates UG1, UG2 provided.

Die Verknüpfungsteile VT1, VT2, VT3 sind untereinander gleich.The linking parts VT1, VT2, VT3 are identical to one another.

Der jeweils erste Signalausgang 1A1, 2A1, 3Al einer Vergleichsschaltung VGS1, VGS2, VGS3 ist jeweils mit dem ersten Eingang des ersten Verknüpfungsgliedes des zugeordneten Verknüpfungsteils 1/1, 2/1, 3/1 verbunden. Der jeweils zweite Signalausgang, nämlich 1A2, 2A2, 3A2 der ersten, zweiten bzw. dritten Vergleichsschaltung ist mit dem ersten Eingang Jeweils zweiten Verknüpfungsgliedes 1/2, 2/2, 3/2 des betreffenden Verknüpfungsteils verbunden. Die Ausgänge der ersten Verknüpfungsglieder 1/1, 2/1, 3/1 sind jeweils mit den zweiten Eingängen der zugehörigen zweiten Verknüpfungsglieder 1/2, 2/2, 3/2 verbunden. Der Ausgang des zweiten Verknüpfungsgliedes 1/2, 2/2 ist jeweils mit dem zweiten Eingang des ersten Verknüpfungsgliedes des nachgeordneten Verknüpfungs-.The respective first signal output 1A1, 2A1, 3Al of a comparison circuit VGS1, VGS2, VGS3 are each connected to the first input of the first logic element of the associated link part 1/1, 2/1, 3/1 connected. The second signal output, namely 1A2, 2A2, 3A2 of the first, second and third comparison circuits, respectively the first input each second logic element 1/2, 2/2, 3/2 of the relevant Linking part connected. The outputs of the first logic elements 1/1, 2/1, 3/1 are each connected to the second inputs of the associated second logic elements 1/2, 2/2, 3/2 connected. The output of the second logic element is 1/2, 2/2 each with the second input of the first logic element of the downstream Linkage.

teils verbunden. Der zweite Eingang des ersten Verknüpfungsgliedes 1/1 des ersten Verknüpfungsteils VT1 ist fest auf ein den Binärwert H repräsentierendes Potential gelegt.partly connected. The second input of the first logic element 1/1 of the first link part VT1 is fixed on the binary value Potential representing H placed.

Die ersten Signalausgänge aller Vergleichs schaltungen, nämlich lAl, 2A1, 3A1 sind mit den Eingängen des gemeinsamen UND-Gliedes UG1 verbunden. Dessen Ausgang bildet den ersten gemeinsamen Signalausgang Al' der Verknüpfungsschaltung VS. Er ist außerdem mit dem negierenden Eingang des weiteren gemeinsamen UND-Gliedes UG2 verbunden, dessen anderer Eingang mit dem Ausgang des zweiten Verknüpfungsgliedes 3/2 verbunden ist. Der Ausgang des weiteren gemeinsamen UND-Gliedes UG2 bildet den zweiten gemeinsamen Signalausgang A2' der Verknüpfungsschaltung VS.The first signal outputs of all comparison circuits, namely lAl, 2A1, 3A1 are connected to the inputs of the common AND element UG1. Whose The output forms the first common signal output Al 'of the logic circuit VS. It is also connected to the negating input of the other common AND element UG2 connected, the other input of which is connected to the output of the second logic element 3/2 is connected. The output of the further common AND element UG2 forms the second common signal output A2 'of the logic circuit VS.

Der jeweils dritte Signalausgang einer Vergleichsschaltung bleibt in diesem Ausführungsbeispiel unbenutzt.The third signal output of a comparison circuit remains not used in this embodiment.

Aus der folgenden Tabelle ist die Wirkungsweise der Verknüpfungsschaltung VS gemäß Fig. 5 zu erkennen. Die Tabelle gibt die Binärwerte für alle 33 vorkommenden, von 1 bis 27 numerierten Kombinationen von Ausgangssignalen der drei Vergleichsschaltungen VGS1, VGS2, VGS3, die an den Ausgängen der Verknüpfungsglieder sowie die an den beiden gemeinsamen Signalausgängen auftretenden Binärwerte an. Der letzten Spalte der Tabelle ist das jeweilige gesamte Rewertungsergebnis zu entnehmen. 1A1 1A2 2A1 2A2 3A1 3A2 1/1 1/2 2/1 2/2 3/1 3/2 UG1 UG2 A1' A2' Ergeb- Nr. = > = > = > = > nis 1 L L L L L L L L L L L L L L L L e<s 2 L L L L L H L L L L 1. H L H L H e>s 3 L L L L H L L L L L L L L L L L e <s 4 L L L H L L L L L H L L L L L L ets 5 L L L H L H L L L H L H L H L H 6 L L L H H L L L L H H H L H L H 7 L L H L L L L L L L L L L L L L L 8 L L H L L H L L L L L H L H L H 9 L L H L H L L L L L L L L L L L e<s 10 L H L L L L L H L L L L L L L L e<s 11 L H L L L H L H L L L H L H L H e>s 12 L H L L H L L H L L L L L L L L ecs 13 L H L H L L L H L H L L L L L L e<s 14 L H L H L H L H L H L H L H L H e>s 15 L H L H H L L H L H H H L H L H e>s 16 L H H L L L L H H H L L L L L L e<s 17 L H H L L H L H H H L H L H L H s>s 18 L EI H L H L L H H H H H L H L H e>s 19 H L L L L L H H L L L L L L L L e<s 20 H L L L L H H H L L L H L H L H e)s 21 H L L L H L H H L L L L L L L L L ecs 22 H L L H L L H H L H L L L .L L L es 23 H L- L H L H H H L H L H L H L H e>s 24 H L L H H L H H L H H H L H L H e>s 25 H L H L L L H H H H L L L L L L e<s 26 H L H L L H H H H H H H L H L H e>s 27 H L H L H L H H H H H H H L H L # e= s Das in Figur 5 gezeigte Ausführungsbeispiel eines Schwellwert-Gliedes kann dahingehend variiert sein, daß die jeweils den Vergleichs schaltungen zugeordneten Verknüpfungsteile mit den entsprechenden Vergleichs schaltungen zu Einheiten zus ammenge faß werden. Dadurch sind Bausteine realisierbar, die zusammen mit den Stromversorgungsanschlüssen insgesamt fünfzehn Anschlußpunkte benötigen. Sie sind also in ein standardisiertes 16-pin-Gehäuse einbaubar.The mode of operation of the logic circuit VS according to FIG. 5 can be seen from the following table. The table gives the binary values for all 33 occurring combinations of output signals numbered from 1 to 27 of the three comparison circuits VGS1, VGS2, VGS3, the binary values occurring at the outputs of the logic elements and the binary values occurring at the two common signal outputs. The last column of the table shows the respective total evaluation result. 1A1 1A2 2A1 2A2 3A1 3A2 1/1 1/2 2/1 2/2 3/1 3/2 UG1 UG2 A1 'A2' Result No. =>=>=>=> nis 1 LLLLLLLLLLLLLLLL e <s 2 LLLLLHLLLL 1. HLHLH e> s 3 LLLLHLLLLLLLLLLL e <s 4 LLLHLLLLLHLLLLLL ets 5 LLLHLHLLLHLHLHLH 6 LLLHHLLLLHHHLHLH 7 LLHLLLLLLLLLLLLLLL 8 LLHLLHLLLLLHLHLH 9 LLHLHLLLLLLLLLLL e <s 10 LHLLLLLHLLLLLLLL e <s 11 LHLLLHLHLLLHLHLH e> s 12 LHLLHLLHLLLLLLLL ecs 13 LHLHLLLHLHLLLLLL e <s 14 LHLHLHLHLHLHLHLH e> s 15 LHLHHLLHLHHHLHLH e> s 16 LHHLLLLHHHLLLLLL e <s 17 LHHLLHLHHHLHLHLH s> s 18 L EI HLHLLHHHHHLHLH e> s 19 HLLLLLHHLLLLLLLL e <s 20 HLLLLHHHLLLHLHLH e) s 21 HLLLHLHHLLLLLLLLL ecs 22 HLLHLLHHLHLLL .LLL es 23 H L- LHLHHHLHLHLHLH e> s 24 HLLHHLHHLHHHLHLH e> s 25 HLHLLLHHHHLLLLLL e <s 26 HLHLLHHHHHHHLHLH e> s 27 HLHLHLHHHHHHHLHL # e = s The exemplary embodiment of a threshold value element shown in FIG. 5 can be varied in such a way that the respective linkage parts assigned to the comparison circuits are combined with the corresponding comparison circuits to form units. This means that modules can be implemented which, together with the power supply connections, require a total of fifteen connection points. They can therefore be installed in a standardized 16-pin housing.

Eine andere Realisierungsmöglichkeit für ein Schwellwert-Glied gemäß Figur 5 ist durch Aufbau mit marktüblichen integrieren Schaltkreisen gegeben. Eine weitere Möglichlceit der Realisierung von Schwellwert-Gliedern nach den Figuren 1 bis 5 besteht darin, daß unter Voraussetzung großer Stückzahlen grcßintegrierte Schaltungen in beliebigen geeigneten Technologien ausgeführt werden können.Another implementation possibility for a threshold value element according to Figure 5 is given by construction with integrated circuits customary on the market. One further possibilities for the realization of threshold value elements according to the figures 1 to 5 consists in the fact that large numbers of items are large-scale integrated Circuits can be implemented in any suitable technology.

Die Struktur der angegebenen Ausführungsbeispiele erlaubt außerdem, bestimmten Gruppen von Signaleingängen Eingangssignale zuzuführen, die jeweils eine größere oder kleinere Wertigkeit mit den Faktoren oder Divisoren 2, 4, 8 und so weiter haben. Es ist außerdem möglich, durch äußeres Zusammenschalten von Signaleingängen bestimmter Gruppen mit Signaleingängen anderer bestimmter Gruppen Wertigkeiten von Eingangssignalen zu erzielen, die beliebig sind, also Summen von dual gestuften Wertigkeiten darstellen.The structure of the specified embodiments also allows to feed certain groups of signal inputs input signals, each one greater or lesser valency with the factors or divisors 2, 4, 8 and so on have further. It is also possible by externally interconnecting signal inputs certain groups with signal inputs of other certain groups weights of To achieve input signals that are arbitrary, i.e. sums of dual levels Represent valencies.

Aufstellung der verwendeten Hinweiszeichen 5 Patentansprüche 5 Figuren Aufstellung der verwendeten Hinweiszeichen: A Zwischenergebnis Al erster Signalausgang A2 zweiter Signalausgang A3 dritter Signalausgang A1' erster gemeinsamer Signalausgang A2' zweiter gemeinsamer Signalausgang A3' dritter gemeinsamer Signalausgang 1A1 erster Signalausgang der ersten Vergleichsschaltung 1A2 zweiter " " " " 1A3 dritter " " " " 2A1 erster Signalausgang der zweiten Vergleichsschaltun 2A2 zweiter " n n 2A3 dritter " " " " 3A1 erster Signalausgang der dritten Vergleichsschaltun 3A2 zweiter n n n n 3A3 dritter " " " " B Zwischenergebnis 1BO, 131, 1B2 1B3; 2BO, 2B1, 2B2, 233 Binärcodiererausgang 1BC1, 1BC2, 1BC3, 1BC4, 2BC1, 2BC2 Binärcodierer e e' 1E1, 1E2...1E8; 2E1, 2E2...2E8 Anzahl der zu bewertenden Eingangssignale Summe der Anzahlen der zu bewertenden Eingangssignale Signaleingang EBO, EB1, EB2, EB3 Ergebnissignaleingang 1EBO, 1EB1, 1EB2 Ergebnissignaleingang der ersten Vergleichsschaltung 2EBO, 2EB1, 2EB2 Ergebnissignaleingang der zweiten Vergleichsschaltung 3EBO, 3EB1, 3EB2 Ergebnissignaleingang der dritten Vergleichsschaltung ESO, ES1, ES2 Einstellsignaleingang 1ESO, 1ES1, 1ES2 Einstellsignaleingang der ersten Vergleichsschaltung 2ESO, 2ES1, 2ES2 Einstellsignaleingang der zweiten Vergleichsschaltung 3ESO,3ES1,3ES2 Einstellsignaleingang der dritten Vergleichsschaltung H, L Binärwert OG ODER-Glied S Einstellsignal s Schwellwert SO, S1, S2, S3 Summenausgang 1SO,1S1,1S2,1S3 Eingang für den ersten Summanden 2SO, 2S1, 2S2, 2S3 Eingang für den zweiten Summanden UE Übertragsausgang UG11, UG2 UND-Glied V Vortragseingang 1VA, 1VA1, 1VA2 2VA,2VA1,2VA2 Volladdi erer VGS Vergleichsschaltung VGS1 erste Vergleichs schaltung VGS2 zweite Vergleichsschaltung VGS3 dritte Vergleichsschaltung VS Verknüpfungsschaltung VT1, VT2, VT3 Verknüpfungsteil 1, 2, 4, 8, 16, 32, 64, 128, 256 Stellenwert 1/1,1/2 Verknüpfungsglied de.s ersten Verknüpfungsteils 2/1,2/2 Verknüpfungsglied des zweiten Verknüpfungsteils 3/1,3/2 Verknüpfungsglied des dritten VerrknüpfungsteilsList of the reference symbols used 5 patent claims 5 figures List of the reference symbols used: A Intermediate result Al first signal output A2 second signal output A3 third signal output A1 'first common signal output A2' second common signal output A3 'third common signal output 1A1 first signal output of first comparison circuit 1A2 second """"1A3third""""2A1 first signal output of the second comparison circuit 2A2 second" nn 2A3 third """" 3A1 first signal output of the third comparison circuit 3A2 second nnnn 3A3 third """" B Intermediate result 1BO, 131, 1B2 1B3; 2BO, 2B1 , 2B2, 233 Binary encoder output 1BC1, 1BC2, 1BC3, 1BC4, 2BC1, 2BC2 Binary encoder ee '1E1, 1E2 ... 1E8; 2E1, 2E2 ... 2E8 Number of input signals to be assessed Sum of the numbers of input signals to be assessed Signal input EBO, EB1, EB2, EB3 Result signal input 1EBO, 1EB1, 1EB2 Result signal input of the first comparison circuit 2EBO, 2EB1, 2EB2 Result signal input of the second comparison circuit 3EBO, 3EB1, 3EB2 of the results signaling the third comparison circuit ESO2 ES1, ES2 setting signal input 1ESO, 1ES1, 1ES2 setting signal input of the first comparison circuit 2ESO, 2ES1, 2ES2 setting signal input of the second comparison circuit 3ESO, 3ES1,3ES2 setting signal input of the third comparison circuit H, L binary value OG OR element S setting signal s threshold value SO, S1, S2, S3 Sum output 1SO, 1S1,1S2,1S3 input for the first addend 2SO, 2S1, 2S2, 2S3 input for the second addend UE carry output UG11, UG2 AND element V lecture input 1VA, 1VA1, 1VA2 2VA, 2VA1,2VA2 Full adders VGS comparison circuit VGS1 first comparison circuit VGS2 second comparison circuit VGS3 third comparison circuit VS logic circuit VT1, VT2, VT3 logic part 1, 2, 4, 8, 16, 32, 64, 128, 256 Significance 1 / 1,1 / 2 link of the first link part 2 / 1,2 / 2 link of the second link 3 / 1,3 / 2 link of the third link

Claims (5)

Patentansprüche.Claims. 1. Mit Verknüpfungsgliedern aufgebautes, für verschiedene Betriebsarten ausnutzbares Schwellwert-Glied, das mehrere Signaleingänge für binäre Eingangssignale hat, deren Anzahl, soweit sie unter sich gleich sind, bewertet wird, bei dem mindestens ein Einstellsignaleingang, über den mittels verschiedener Einstellsignale ein Schwellwert für die Bewertung einstellbar ist, und ein Binärcodierer, der für die Anzahl der zu bewertenden Eingangs signale jeweils codierte Signale über Binärcodiererausgänge mittelbar oder unmittelbar an eine Vergleichsschaltung liefert, vorgesehen sind, wobei der Vergleichsschaltung ebenfalls mittelbar oder unmittelbar codierte Signale für den Schwellwert geliefert werden, mit einem ersten Signalausgang über den aus der Vergleichsschaltung ein erstes Ausgangs signal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangssignale dem Schwellwert gleich ist, und einem zweiten Signalausgang, über den aus der Vergleichsschaltung ein zweites Ausgangs signal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangs signale größer als der Schwellwert ist, und bei dem aus der Vergleichsschaltung ein dritter Ausgangssignal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangssignale mindestens so groß wie der Schwellwert ist, nach Patentanmeldung P 26 34 296.1 (VPA 76 P 6181), d a d u r c h g e k e n n z e i c h n e t daß ein erster Binärcodierer (1BCi), mindestens ein weiterer Binärcodierer (1BC2) und mindestens ein an sich bekannter Volladdierer (1VA) vorgesehen sind, daß für die Anzahl der zu bewertenden Eingangssignale (e), die an die Signaleingänge (1E1, 1E2...) des ersten Binärcodierers (1BC1) und/oder an die Signaleingänge (2E1, 2E2...> des weiteren Binärcodierers (1BC2) geliefert werden, über die Binärcodiererausgänge (1BO, 1B1, 1B2) des ersten Binärcodierers (1BC1) und/oder die Binärcodiererausgänge (2BO, 2B1, 2B2) des weiteren Binärcodierers (1BC2) jeweils codierte Signale an die Eingänge für den ersten Summanden (1SO, 1S1, 1S2) und/oder die Eingänge für den zweiten Summanden (2SO, 2S1, 2S2) des Volladdierers (1VA) lieferbar sind und daß über die Summenausgänge (SO, S1, S2, S3) des Volladdierers (1VA) für die Anzahl der zu bewertenden Eingangssignale (e) codierte Signale mittelbar oder unmittelbar an die Vergleichsschaltung (VGS) lieferbar sind.1. Constructed with logic elements, for different operating modes Usable threshold value element that has several signal inputs for binary input signals has, the number of which, insofar as they are equal among themselves, is assessed, with at least a setting signal input via which a threshold value can be set using various setting signals for the evaluation is adjustable, and a binary encoder for the number of Input signals to be evaluated are coded signals via binary encoder outputs supplies directly or indirectly to a comparison circuit, are provided, the comparison circuit also directly or indirectly coded signals for the threshold value, with a first signal output via the out the comparison circuit can deliver a first output signal if the number of the input signals to be evaluated is equal to the threshold value, and a second Signal output via which a second output signal from the comparison circuit is available if the number of input signals to be evaluated is greater than Is the threshold value, and at which a third output signal from the comparison circuit is available if the number of input signals to be evaluated is at least as high as large as the threshold value, according to patent application P 26 34 296.1 (VPA 76 P 6181), d u r c h e k e n n n z e i c h n e t that a first binary coder (1BCi), at least another binary coder (1BC2) and at least one full adder known per se (1VA) are provided that for the number of input signals to be assessed (e), to the signal inputs (1E1, 1E2 ...) of the first binary encoder (1BC1) and / or to the signal inputs (2E1, 2E2 ...> of the further binary encoder (1BC2) via the binary encoder outputs (1BO, 1B1, 1B2) of the first binary encoder (1BC1) and / or the binary encoder outputs (2BO, 2B1, 2B2) of the further binary encoder (1BC2) each coded signals to the inputs for the first summand (1SO, 1S1, 1S2) and / or the inputs for the second summand (2SO, 2S1, 2S2) of the full adder (1VA) are available and that via the sum outputs (SO, S1, S2, S3) of the full adder (1VA) for the number of input signals (s) to be assessed, coded signals indirectly or can be delivered directly to the comparison circuit (VGS). 2. Schwellwert-Glied nach Anspruch 1, d a du r c h g e -k e n n z e i c h n e t , daß der das den höchsten Stellenwert einer binär codierten Zahl repräsentierende Signal liefernde Summenausgang (z.B. S3) des Volladdierers(2VA) mit einem ersten Eingang eines ODER-Gliedes (OG) verbunden ist, daß ein Übertragsausgang (UE) des Volladdierers (2VA) an einen zweiten Eingang des ODER-Gliedes (OG) angeschlossen ist, daß der Ausgang des ODER-Gliedes (OG) an den das den höchsten Stellenwert einer binär codierten Zahl repräsentierende Signal aufnehmenden Ergebnissignaleingang (z.B. EB3) der Vergleichsschaltung(VGS) angeschlossen ist und daß die übrigen Summenausgänge (SO, S1, S2) des Volladdierers (2VA) mit den entsprechenden übrigen Ergebnissignaleingängen (EBO, EB1, EB2) der Vergleichsschaltung (VGS) verbunden sind.2. Threshold value element according to claim 1, d a du r c h g e -k e n n z E i c h n e t that this is the highest priority of a binary coded number sum output (e.g. S3) of the full adder (2VA) providing the signal is connected to a first input of an OR gate (OG) that a carry output (UE) of the full adder (2VA) connected to a second input of the OR gate (OG) is that the output of the OR gate (OG) to the the highest priority one binary coded number representing signal receiving result signal input (e.g. EB3) of the comparison circuit (VGS) is connected and that the remaining sum outputs (SO, S1, S2) of the full adder (2VA) with the other corresponding result signal inputs (EBO, EB1, EB2) of the comparison circuit (VGS) are connected. 3. Schwellwert-Glied nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß mehrere in mehreren Stufen angeordnete Volladdierer (z.B. 1VA1, 1VA2; 2VA; Fig.3) vorgesehen sind, daß die Binärcodierausgänge (1BO, 1B1, 1B2; 2BO, 2B1, 2B2) von jeweils zwei Binärcodierern mit den Eingängen für die den ersten Summanden repräsentierenden Signale (1SO, 1S1, 1S2) beziehungsweise mit den Eingängen für die den zweiten Summanden repräsentierenden Signale (2SO, 2S1, 2S2) eines in einer ersten Stufe angeordneten Volladdierers (z.B. 1VA1) verbunden sind und daß jeweils die Summenausgänge mehrerer Volladdierer (1VA1, 1VA2) mit den Eingängen für die den ersten Summanden repräsentierenden Signale (1SO, 1S1, 1S2, 1S3) und mit den Eingängen für die den zweiten Summanden repräsentierenden Signale (2SO, 2S1, 2S2, 2S3) eines in der jeweils nächsthöheren Stufe angeordneten Vo.4laddierers (2VA) verbunden sind.3. threshold value element according to claim 1 or 2, d a d u r c h g e k e n n z e i c h n e t that several full adders arranged in several stages (e.g. 1VA1, 1VA2; 2VA; Fig. 3) are provided that the binary coding outputs (1BO, 1B1, 1B2; 2BO, 2B1, 2B2) of two binary encoders each with the inputs for the signals representing the first summands (1SO, 1S1, 1S2) or with the Inputs for the signals representing the second summand (2SO, 2S1, 2S2) of a full adder (e.g. 1VA1) arranged in a first stage and that in each case the sum outputs several full adders (1VA1, 1VA2) with the inputs for the signals representing the first summand (1SO, 1S1, 1S2, 1S3) and with the inputs for those representing the second summand Signals (2SO, 2S1, 2S2, 2S3) one arranged in the next higher level Vo.4laddierers (2VA) are connected. 4. Schwellwert-Glied nach Anspruch 3, d a d u r c h g e -k e n n z e i c h n e t , daß mehrere Vergleichsschaltungen (VGS1, VGS2; Fig. 4) vorgesehen sind, daß der erste Signalausgang (1A1), der zweite Signalausgang (1A2) und ein dritter Signalausgang (1A3) einer ersten Vergleichsschaltung (VGS1) jeweils mit dem ersten Signalausgang (2A1), dem zweiten Signalausgang (2A2) und einem dritten Signalausgang (2A3) einer zweiten Vergleichsschaltung (VGS2) mit Hilfe einer Verknüpfungsschaltung (VS) verknüpfbar sind, so daß über einen ersten gemeinsamen Signalausgang (A1') ein erstes gemeinsames Ausgangssignal, einen zweiten gemeinsamen Signalausgang (A2') ein zweites gemeinsames Ausgangssignal und über einen dritten gemeinsamen Signalausgang (h3') ein drittes gemeinsames Ausgangs signal aus der Verknüpfungsschaltung (VS) lieferbar ist, daß die ein Einstellsignal (S) bildenden Signalelemente nach ihrem Stellenwert (1, 2, 4, 8, 16, 32) geordnet derart an die Einstellsignaleingänge (1ESO, 1ES1, 1ES2; 2ESO, 2ES1, 2ES2) zu liefern sind, daß das Signalelement mit dem kleinsten Stellenwert (1) an den ersten Einstellsignaleingang (1ESO) der ersten Vergleichsschaltung (VGS1) und das Signalelement mit dem größten Stellenwert (32) an den letzten Einstellsignaleingang (2ES2) der letzten Vergleichsschaltung zu liefern ist, und daß die über die Summenausgänge des in der letzten Stufe angeordneten Volladdierers (2VA) zu liefernden Signale nach ihrem Stellenwert geordnet derart an die Ergebnissignaleingänge (lEBO, 1EB1, IEB2; 2EBO, 2EB1, 2EB2) der Vergleichsschaltungen (VGS1, VGS2) zu liefern sind, daß der erste Summenausgang (SO) mit dem ersten Ergebnissignaleingang (1EBO) der ersten Vergleichaschaltung (VGS1) und der Cbertragsausgang (UE) des in der letzten Stufe angeordneten Volladdierers (2VA) mit dem letzten der verbleibenden Ergenissignaleingänge (2EBI) der letzten Vergleichschaltung (VGS2) verbunden ist.4. threshold value element according to claim 3, d a d u r c h g e -k e n n z E i c h n e t that several comparison circuits (VGS1, VGS2; Fig. 4) are provided are that the first signal output (1A1), the second signal output (1A2) and a third signal output (1A3) of a first comparison circuit (VGS1) each with the first signal output (2A1), the second signal output (2A2) and a third Signal output (2A3) of a second comparison circuit (VGS2) with the aid of a logic circuit (VS) can be linked so that a first common signal output (A1 ') a first common output signal, a second common signal output (A2 ') a second common output signal and a third common signal output (h3 ') a third common output signal from the logic circuit (VS) is available that the signal elements forming a setting signal (S) according to their Significant value (1, 2, 4, 8, 16, 32) arranged in this way at the setting signal inputs (1ESO, 1ES1, 1ES2; 2ESO, 2ES1, 2ES2) that the signal element with the smallest Significant value (1) at the first setting signal input (1ESO) of the first comparison circuit (VGS1) and the signal element with the greatest significance (32) to the last setting signal input (2ES2) is to be supplied to the last comparison circuit, and that the sum outputs the signals to be supplied by the full adder (2VA) arranged in the last stage sorted according to their significance to the result signal inputs (lEBO, 1EB1, IEB2; 2EBO, 2EB1, 2EB2) of the comparison circuits (VGS1, VGS2) are to be delivered, that the first total output (SO) with the first result signal input (1EBO) of the first comparison circuit (VGS1) and the transfer output (UE) of the in the last stage arranged full adder (2VA) with the last of the remaining Result signal inputs (2EBI) of the last comparison circuit (VGS2) is connected. 5. Schwellwert-Glied nach Anspruch 4, d a d u r c h g e -k e n n z e i c h n e t , daß die Verknüpfungsschaltung (VS) so viele Verknüpfungsteile (VT1, VT2, VT3; Fig. 5) hat, wie Vergleichsschaltungen (VGS1, VGS2, VGS3) vorgesehen sind, daß zwei allen Verknüpfungsteilen (VT1, VT2, VT3) gemeinsame UND-Glieder (UG1, UG2) vorgesehen sind, daß jeder Verknüpfungsteil (VT1, VT2, VT3) mehere Verknüpfungsglieder (1/1, 1/2; 2/1, 2/2; 3/1, 3/2) hat, daß alle Verknüpfungsteile (VT1, VT2, VT3) untereinander gleich sind, daß der jeweils erste Signalausgang (1A1, 2A1, 3A1) der zugehörigen Vergleichsschaltung (VGS1, VGS2, VGS3) mit dem ersten Eingang des als UND- Glied ausgeführten ersten Verknüpfungsgliedes (1/1; 2/1; 3/1) verbunden ist, daß der jeweils zweite Signalausgang (1A2, 2A2) der zugehörigen Vergleichsschaltung (VGS1, VGS2, VGS3) mit dem ersten Eingang des als ODER-Glied ausgeführten zweiten Verknüpfungsgliedes (1/2; 2/2; 3/2) verbunden ist, daß der Ausgang des jeweils ersten Verknüpfungsgliedes (z.B. 1/1) eines der Verknüpfungsteile (z.B. VT1) mit dem zweiten Eingang des zweiten Verknüpfungsgliedes (z.B. 1/2) des selben Verknüpfungsteils (VT1) verbunden ist, daß der zweite Eingang des ersten Verknüpfungsgliedes (z,B. 3/1) eines Verknüpfungsteils (z.B. VT3) mit dem Ausgang des zweiten Verknüp-fungsgliedes (2/2) des vorgeordneten Verknüpfungsteils (VT2) verbunden ist, daß der zweite Eingang des ersten Verknüpfungsgliedes (1/1) des ersten Verknüpfungsteils (VTI) auf ein einen bestimmten Binärwert (z.B. H) repräsentierendes Potential gelegt ist, daß der jeweils erste Signalausgang (1A1, 2A1, 3A1) jeder Vergleichsschaltung (VGS1, VGS2, VGS3) mit je einem Eingang eines der beiden gemeinsamen UND-Glieder (UG1) verbunden ist, daß der Ausgang dieses gemeinsamen UND-Gliedes (UG1) mit dem ersten gemeinsamen Signalausgang (Al') und einem negierenden Eingang des weiteren gemeinsamen UlmD-Gliedes (UG2) verbunden ist, daß der Ausgang des zweiten Verknüpfungsgliedes (3/2) des letzten Verknüpfungsteils (VT3) mit einem weiteren Eingang des weiteren gemeinsamen UND-Gliedes (UG2) verbunden ist und daß der Ausgang des weiteren gemeinsamen UND-Gliedes (UG2) den zweiten gemeinsamen Signalausgang (A2') bildet.5. threshold value element according to claim 4, d a d u r c h g e -k e n n z e i c h n e t that the logic circuit (VS) so many logic parts (VT1, VT2, VT3; Fig. 5) shows how comparison circuits (VGS1, VGS2, VGS3) are provided, that two AND elements (UG1, UG2) common to all link parts (VT1, VT2, VT3) it is provided that each linking part (VT1, VT2, VT3) has several linking elements (1/1, 1/2; 2/1, 2/2; 3/1, 3/2) has that all link parts (VT1, VT2, VT3) with one another are the same that the first signal output (1A1, 2A1, 3A1) of the associated Comparison circuit (VGS1, VGS2, VGS3) with the first input as an AND element executed first logic element (1/1; 2/1; 3/1) is connected that each second signal output (1A2, 2A2) of the associated comparison circuit (VGS1, VGS2, VGS3) with the first input of the second logic element designed as an OR element (1/2; 2/2; 3/2) is connected that the output of the first logic element (e.g. 1/1) one of the link parts (e.g. VT1) with the second input of the second Link (e.g. 1/2) of the same link part (VT1) is connected, that the second input of the first logic element (z, B. 3/1) of a logic part (e.g. VT3) with the output of the second link (2/2) of the upstream Linking part (VT2) is connected that the second input of the first logic element (1/1) of the first logic part (VTI) to a certain binary value (e.g. H) representing potential is applied that the respective first signal output (1A1, 2A1, 3A1) of each comparison circuit (VGS1, VGS2, VGS3) each with one The input of one of the two common AND gates (UG1) is connected to the output this common AND element (UG1) with the first common signal output (Al ') and a negating input of the further common UlmD element (UG2) is that the output of the second logic element (3/2) of the last logic part (VT3) connected to a further input of the further common AND element (UG2) and that the output of the further common AND element (UG2) is the second common Forms signal output (A2 ').
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* Cited by examiner, † Cited by third party
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DE3007849A1 (en) * 1979-03-02 1980-09-11 Director Of The National Inst LOGIC CIRCUIT

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