DE2634296A1 - Threshold logic circuit for statistical analysis - has binary input coder and comparator whose output depends on number of inputs and set threshold - Google Patents

Threshold logic circuit for statistical analysis - has binary input coder and comparator whose output depends on number of inputs and set threshold

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DE2634296A1 DE19762634296 DE2634296A DE2634296A1 DE 2634296 A1 DE2634296 A1 DE 2634296A1 DE 19762634296 DE19762634296 DE 19762634296 DE 2634296 A DE2634296 A DE 2634296A DE 2634296 A1 DE2634296 A1 DE 2634296A1
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Abstract

The binary threshold logic circuit, for statistical analysis etc., has a variable threshold and offers the choice of producing an output either when the number of input signals is equal to the set threshold, when greater than it, or when equal to or greater than it. The various input signals (E) are converted by a binary coder (BC) and passed to a comparator (VGS2). The comparator also receives the binary output signals (A) according to the above relationship between number of input signals and the set threshold. These outputs may be at different output terminals or at a single output under the control of a chargeover decoder.

Description

Mit Verknü#fun#sgliedern aufgebaute S Schwellwert-Gli eclS threshold value gli ecl built up with logic functions

Die Erfindung betrifft ein mit Verknüpfungsgliedern aufgebautes Schwellwert-Glied, das mehrere Signaleingänge für binäre Eingangssignale hat, deren Anzahl, soweit sie unter sich gleich sind, bewertet wird, und das für verschiedene Betriebsarten ausnutzbar ist.The invention relates to a threshold value element constructed with logic elements, that has several signal inputs for binary input signals, their number, if so they are equal among themselves, is evaluated, and that for different operating modes is exploitable.

Schwellwert-Glieder werden u.a. in Einrichtungen zur statistischen Informationsverarbeitung, insbesondere zur Lösung von Erkennungsproblemen verwendet, vergl. ELEKTRONIK 1976, Hefte 1 und 2 "Einführung in die Schwellwerts- und Majoritätslogik" v. Dipl.-Ing0Erwin Langheld. Ein wichtiges Anwendungsgebiet ist auch die Vermittlungstechn#k, insbesondere die Fernsprech-Vermittlungstechniks bei der neben Problemen der Verkehrsmessung auch solche für die Leitweglenkung in vermaschten Ortsnetzen und im Fernnetz zu lösen sind.Threshold value elements are used, among other things, in facilities for statistical Information processing, especially used to solve recognition problems, cf. ELEKTRONIK 1976, Issues 1 and 2 "Introduction to Threshold Value and Majority Logic" v. Dipl.-Ing0Erwin Langheld. Switching technology is also an important area of application, in particular the telephone switching technology in addition to problems of traffic measurement also those for routing in meshed local networks and in the long-distance network solve are.

Schwellwert-Glieder sind nach dem heutigen Stand der Technik in aller Regel in Analog-Technik realisiert, d.h., daß beispielsweise elektrische S-tröme oder Spannungen, die zu bewertende Größen repräsentieren, durch Summation und anschließenden Vergleich mit einer Referenzspannung, die ihrerseits einen Schwellwert repräsentiert, bewertet werden. Für Anwendungsfälle, in denen eine große Anzahl von Schwellwort-Gliedeingängen benötigt wird und/oder eine hohe Genauigkeit verlangt wird, ist die Itealisicrung in Analog-Technik ungeeignet. Die Vielzahl von jeweils toleranzbehafteten Parametern, die beim Aufbau eines Schwellwert-Gliedes in Analog-Technik zu berücksichtigen ist, macht eine Anwendung problematisch, vergl. auch ELEKTRONIK 1976, Heft 1, S. 49:"5., Analoge Schaltungsrealisierung". Die Toleranzen der Parameterkönnen zwar prinzipiell klein gehalten wer-den.According to the current state of the art, threshold value elements are in everyone Usually realized in analog technology, i.e. that, for example, electrical S-currents or voltages, which represent quantities to be evaluated, by summation and subsequent Comparison with a reference voltage, which in turn represents a threshold value, be rated. For applications in which a large number of threshold word element inputs needed and / or high accuracy is required the itealization in analog technology is unsuitable. The multitude of each with tolerance Parameters to be taken into account when setting up a threshold value element in analog technology makes an application problematic, see also ELEKTRONIK 1976, issue 1, p. 49: "5., Analog circuit implementation". The tolerances of the parameters can in principle be kept small.

Dies erfordert jedoch einen nicht unerheblichen materiellen Aufwand.However, this requires a not inconsiderable amount of material expenditure.

Die genannten Probleme lassen sich durch Realisierung von Schwellwert-Gliedern mit Hilfe von digitalen Logikbausteinen, nämlich Verknüpfungsgliedern vermeiden, vergl. ebenfalls Elektronik 1976, Heft 1, Seiten 46 ff. Einführung in die Schlfellvert- und Majoritätslogik", insbesondere Seite 50 oben.The problems mentioned can be solved by implementing threshold value elements with the help of digital logic modules, namely avoiding logic elements, cf. also Electronics 1976, Issue 1, pages 46 ff. Introduction to the Schlfellvert- and majority logic ", especially page 50 above.

Es ist ein Schwellwert-Glied bekannt, bei dem sich die angegebenen Probleme ncht stellen, vergl. ebenfalls Seite 50 oben der angegebenen Literaturstelle. Dieses bekannte in C-MOS-Technik aufgebaute Schwellwert-Glied hat fünf Signaleingänge und einen Signalausgang und ist so organisiert, daß nur dann ein Ausgangssignal geliefert wird, wenn die Anzahl der zu bewertenden Eingangssignale gleich oder größer 3 ist. In Weiterbildung dieses bekannten Schwellwert-Gliedes ist der Signalausgang mit einem ersten Eingang eines Äquivalenz-Gliedes verbunden dessen zweiter Eingang an einen besonderen Steuereingang angeschlossen ist. Bei Verwendung von zwei der fünf Signaleingänge des SchwellT:Tert#GIiedes für Steuerzwecke ist zusammen mit dem besonderen Steuereingang die Möglichkeit gegeben, insgesamt sechs verschiedene Betriebsarten des Bausteins zu programmieren, vergl. Seiten 49 und 50 der angegebenen Literaturstelle.A threshold value element is known in which the specified Do not pose problems, see also page 50 above of the cited literature. This known threshold value element constructed in C-MOS technology has five signal inputs and a signal output and is organized so that only an output signal is supplied if the number of input signals to be evaluated is equal to or greater than 3 is. The signal output is a further development of this known threshold value element connected to a first input of an equivalence element whose second input is connected to a special control input. When using two of the five signal inputs of the SchwellT: Tert # GIiedes for control purposes is together with given the special control input the possibility of a total of six different To program the module's operating modes, see pages 49 and 50 of the specified Reference.

Dieser bekannten Schaltungsanordnung haftet der Nachteil an, daß nur ein bestimmter, nicht änderbarer Schwellwert als Bewertungsmaßstab für die Anzahl zu bewertender Eingangssignale gegeben ist. Außerdem ist nachteilig, daß nur dann ein Ausgangssignal geliefert wird, wenn die Anzahl der zu bewertenden Eingangssignale gleich oder größer di#esem Der vorliegenden Erfindungliegtdie Aufgabe zugrunde, ein Schwellwert-Glied zu schaffen, bei dem der Schwellwert einstellbar ist. Außerdem soll die Betriebsart dieseserfindungs gemäßen Schwellwert-Gliedes variabel sein, so daß ein Ausgangssignal entweder dann geliefert wird, wenn die Anzahl der zu bewertenden Eingangssignale gleich dem eingestellten Schwellwert ist, die Anzahl der zu bewertenden Eingangssignale größer als der eingestellte Schwellwert ist oder die Anzahl der zu bewertenden Eingangssignale gleich oder größer dem eingestellten Scherellarert ist.This known circuit arrangement has the disadvantage that only a specific, unchangeable threshold value is given as an evaluation standard for the number of input signals to be evaluated. Another disadvantage is that an output signal is only supplied if the number of input signals to be evaluated is equal to or greater than that The present invention is based on the object of creating a threshold value element in which the threshold value can be set. In addition, the operating mode of this inventive threshold value element should be variable, so that an output signal is delivered either when the number of input signals to be evaluated is equal to the set threshold value, the number of input signals to be evaluated is greater than the set threshold value or the number of input signals to be evaluated is equal to or greater than the set Scherellarert.

Die vorliegende Erfindung geht von einem mit mehreren Verknüpfungsgliedern aufgebauten Schwellwert-Glied aus,das mehrere Signaleingänge für binäre Eingangssignale hat, deren Anzahl, soweit sie unter sich gleic#h sind, bewertet wird, und das für verschiedene Betriebsarten ausnutzbar ist.The present invention proceeds from one having multiple logic links built-up threshold value element that has several signal inputs for binary input signals has, the number of which, insofar as they are equal among themselves, is evaluated, and that for different operating modes can be used.

Die Erfindung ist dadurch gekennzeichnet, daß mindestens ein Einstellsignaleingang vorgesehen ist, über den mittels verschiedener Einstellsignale ein Schwellwert für die Bewertung einstellbar ist, daß ein Binärcodierer vorgesehen ist, der für die Anzahl der zu bewertenden Eingangssignale in an sich bekannter Weise jeweils codierte Signale über Binärcodierer-Ausgänge mittelbar oder unmittelbar an eine Vergleichsschaltung liefert, daß der Vergleichsschaltung ebenfalls mittelbar oder unmittelbar codierte Signale für den Schwellwert geliefert werden, daß ein erster Signalausgang vorgesehen ist, über den aus der Vergleichsschaltung ein erstes Ausgangssignal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangssignale dem Schwellwert gleich ist, daß ein zweiter Signalausgang vorgesehen ist, über den aus der Vergleichsschaltung ein zweites Ausgangssignal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangssignale größer als der Schwellwert ist und daß aus der Vergleichsschaltung ein drittes Ausgangssignal lieferbar ist, wenn die Anzahl der zu bewertenden Eingangssignale mindestens so groß wie der Schwellwert ist.The invention is characterized in that at least one setting signal input is provided via which a threshold value for the evaluation is adjustable that a binary encoder is provided for the Number of input signals to be evaluated, each coded in a manner known per se Signals via binary encoder outputs directly or indirectly to a comparison circuit supplies that the comparison circuit also encoded directly or indirectly Signals for the threshold value are supplied that a first signal output is provided via which a first output signal can be supplied from the comparison circuit, if the number of input signals to be evaluated is equal to the threshold value, that a second signal output is provided, via which one from the comparison circuit Second output signal is available if the number of input signals to be evaluated is greater than the threshold value and that a third output signal from the comparison circuit is available if the number of input signals to be evaluated is at least as high as large as the threshold value.

Die Erfindung bietet den Vorteil, daß ein Schwellwert-Glied für binäre Eingangssignale mit universeller,Verlrendbarkeit geschaffen ist. Die Probleme, die sich aus einem Aufbau in Analog-Technik ergeben werden, stellen sich bei der angegebenen Lösung nicht. Im Vergleich zum Stand der Technik ist es besonders vorteilhaft, daß das erfindungsgemäße Schwellwert-Glied aut verschiedene Schwellwerte einstellbar ist und alle drei Betriebsarten, nämlich das Liefern eines Ausgangssignals dann, wenn die Anzahl der zu bewertenden Eingangs signale dem Scherellwert gleich oder größer als dieser oder mindestens so groß wie dieser ist, ausführen kann.The invention offers the advantage that a threshold value element for binary Input signals with universal, versatility is created. The problems that will result from a structure in analog technology, arise in the case of the specified Solution not. In comparison to the prior art, it is particularly advantageous that the threshold value element according to the invention can be set to various threshold values is and all three modes of operation, namely the delivery of an output signal then, if the number of input signals to be evaluated equals the shear threshold or larger than this or at least as large as this.

Eine Weiterbildung der Erfindung ist dadurch gekennzeichnet, daß eine Vergleichsschaltung vorgesehen ist, die einen einzigen gemeinsamen Signalausgang hat, daß Umschaltsignaleingänge vorgesehen sind, über die Umschaltsignale an einen Umschaltsignal-Decoder lieferbar sind, daß Ausgänge des Umschaltsignal-Decoders mit besonderen Eingängen der Vergleichsschaltung verbunden sind und daß über den gemeinsamen Signalausgang in Abhängigkeit von zugeführten Umschaltsignalen wahlweise in verschiedenen Betriebsarten das erste Ausgangssignal, das zweite Ausgangssignal, das dritte Ausgangssignal oder kein Ausgangssignal aufgrund zugelieferter Eingangssignale abgebbar ist.A development of the invention is characterized in that a Comparison circuit is provided which has a single common signal output has that switching signal inputs are provided via the switching signals to a Switching signal decoders are available that have outputs of the switching signal decoder are connected to special inputs of the comparison circuit and that via the Common signal output depending on the supplied switchover signals optionally in different operating modes the first output signal, the second output signal, the third output signal or no output signal due to input signals supplied is deliverable.

Durch die Weiterbildung der Erfindung ergibt sich der Vorteil, daß ein Einsatz des Schwellwert-Gliedes mit einer beliebigen der drei Betriebsarten jeweils über nur einen einzigen Signalausgang ermöglicht ist. Dadurch sind übersichtliche Schnittstellenbedingungen zu anderen Einrichtungen gegeben. Insbesondere ist vorteilhaft, daß das Schwellwert-Glied auch deaktiviert werden kann, nämlich dadurch, daß nach Zuliefern eines bestimmten Umschaltsignals kein Ausgangssignal aufgrund zugelieferter Eingangssignale abgegeben wird.The development of the invention has the advantage that use of the threshold value element with any of the three operating modes is made possible via only a single signal output. This makes them clear Interface conditions to other institutions are given. In particular, it is advantageous that the threshold value element can also be deactivated, namely by the fact that after Delivery of a certain switching signal no output signal due to delivered Input signals is emitted.

Kennzeichnend-für eine andere Weiterbildung der Erfindung ist, daß für die- Vergleichsschaltung jeweils ein Vergleichsteil und ein Verknüpfungsteil vorgesehen sind, daß dem Vergleichsteil jeweils für einen Bewertungsvorgang ein den eingestellten Schwellwert zu bexrcrtenden Eingaiigssignale vertretendes Signal zugeliefert wird, daß diese Signale in an sich bekannter Weise mit Hilfe von Exklusiv-ODER-Gliedernvergleichbar sind, daß im Verknüpfungsteil mehrere ODER-Glieder vorgesehen sind, die derart zusammengeschaltet sind, daß der erste Eingang des ersten ODER-Gliedes mit dem Ausgang des zweiten ODER-Gliedes verbunden ist, daß der erste Eingang des zweiten ODER-Gliedes mit dem Ausgang des dritten ODER-Gleides verbunden ist usf., daß jeweils an den zweiten Eingang der ODER-Glieder eine individuelle Bewertungsergebnis-Leitung angeschlossen ist, daß an den ersten Eingang des letzten ODER-Gliedes enezusätElieindividuelle Bewertungsergebnis-Leitung angeschlossen ist, daß die Ausgänge der ODER-Glieder und die zusätzliche individuelle Bewertungsergebnis-Leitung an erste Eingänge von UND-Gliedern einer ersten Gruppe und die Ausgänge des zweiten bis letzten ODER-Gliedes sowie die zusätzliche Bewertungsergebnis-Le#tung an erste Eingänge von Ui-#-Gliedern einer zweiten Gruppe angesciilossen sind, daß die zweiten Eingänge der WID-Glieder der ersten Gruppe jeweils mit individuellen Schwellwert-Leitungen verbunden sind, daß die zweiten Eingänge der U##-Glieder jeweils mit der ersten, zweiten bis vorletzten Schwellwert-Leitung verbunden sind und daß die Ausgänge der UtS-Glieder der ersten Gruppe an Eingänge eines zusätzlichen ODER-Gliedes und die Ausgänge der Uij#-Glieder der zweiten Gruppe an Eingänge eines weiteren zusätzlichen ODER-Gliedes angeschlossen sind, wobei ein weiterer Eingang des weiteren zusätzlichen ODER-Gliedes mit einem von mehreren Binärcodierer-Ausgängen verbunden ist.It is characteristic of another further development of the invention that a comparison part and a logic part are provided for the comparison circuit, so that the comparison part receives the set threshold value for an evaluation process to bexrcrtenden input signals representing signal is supplied that these signals can be compared in a known manner with the help of exclusive OR gates, that in the logic part several OR gates are provided which are interconnected in such a way that the first input of the first OR element is connected to the output of the second OR element that the first input of the second OR element is connected to the output of the third OR element and so on. That an individual evaluation result line is connected to the second input of the OR elements that enezusätElieindividuelle evaluation result line is connected to the first input of the last OR element, that the outputs of the OR elements and the additional individual evaluation result line are connected to first inputs of AND elements of a first group and the outputs of the second to last OR Link as well as the additional evaluation result lead to first inputs from Ui - # - Glie that the second inputs of the WID elements of the first group are each connected to individual threshold value lines, that the second inputs of the U ## elements are each connected to the first, second to penultimate threshold value line and that the outputs of the UtS elements of the first group are connected to inputs of an additional OR element and the outputs of the Uij # elements of the second group are connected to inputs of a further additional OR element, a further input of the further additional OR element is connected to one of several binary encoder outputs.

Ein derartiger Aufbau der Vergleichsschaltung mit Verknüpfungs-Gliedern bietet den Vorteil, daß sich die eingangs erwähnten Toleranzprobleme nur insoweit stellen, als sie sich durch die bekannterweise engen Toleranzen digitaler Verknüpfungs-Glieder ergeben. Im übrigen ist diese Vergleichsschaltung den Aufwand betreffend optimal organisiert.Such a structure of the comparison circuit with logic gates offers the advantage that the tolerance problems mentioned at the outset only arise to that extent than they are due to the well-known tight tolerances of digital logic links result. Otherwise, this comparison circuit is optimal in terms of effort organized.

Eine andere Weiterbildung der Erfindung ist dadurch gekenn- zeichnet, daß dem Vergleichsteil das den Schweilwert vertretende Signal und das den die Anzahl der zu bewertenden Eingangssignale vertretende Signal in codierter Form geliefert wird.Another development of the invention is characterized draws, that the comparison part the signal representing the welding value and that the number the signal representing the input signals to be evaluated is supplied in coded form will.

Dadurch ergibt sich der Vorteil, daß der Aufwand an Verknüpfungs-Gliedern besonders klein ist.This has the advantage that the cost of linking elements is particularly small.

Kennzeichnend für eine andere Weiterbildung der Erfindung ist, daß vom Binärcodierer'für die Anzahl der zu bewertenden Eingangssignale jeweils dual codierte, also Dualzahlen repräsentierende Signale über n Binärcodierer-Ausgänge an die Vergleichsschaltung abgebbar sind, daß für den Binärcodierer aus UND-Gliedern und Exklusiv-ODER-Gliedern durch jeweiliges Zusammenschalten des ersten Eingangs eines UND-Gliedes und des ersten Eingangs eines Exklusiv-ODER-Gliedes und des zweiten Eingangs dieses UND-Gliedes mit dem zweiten Eingang dieses Exklusiv-ODER-Gliedes gebildete Kombinations-Glieder vorgesehen sind, daß diese Kombinations-Glieder in n-1 Codierstufen, jedoch mindestens in e i n e r Codierstufe angeordnet sind, daß die Kombinations-Glieder jeweils einer Codierstufe derart miteinander verbunden sind, daß jeweils der erste Eingang des UND-Gliedes eines der Kombinations-Glieder mit dem Ausgang des Exklusiv-ODER-Gliedes eines anderen Kombinations-Gliedes verbunden ist, so daß sich eine kaskadenartige Anordnung ergibt, daß die zweiten Eingänge der Kombinations-Glieder einer Codierstufe jeweils mit einem Signaleingang und der erste Eingang des am Anfang der kaskadenartigen Anordnung befindlichen Kombinations-Gliedes mit dem übrigen Signaleingang verbunden ist, daß die Ausgänge von jeweils zwei UND-Gliedern der Kombinations-Glieder, bei denen jeweils der erste Eingang des einen Kombinations-Gliedes mit dem Ausgang des Exklusiv-ODER-Gliedes des anderen Kombinations-Gliedes verbunden ist, an die Eingänge eines ODER-Gliedes angeschlossen sind, daß der Ausgang dieses ODER-Gliedes und der Ausgang des UND-Gliedes eines weiteren Kombinations-Gliedes oder der Ausgang eines weiteren ODER-Gliedes der selben Codierstufe mit je einem Signaleingang der nächst- höheren Codierstufe verbunden sind, daß der Ausgang des B=-klus iv- ODER- Gliedes jeweils eines Kombinations-Gliedes in jeder Codierstufe ein Binärcodierer-Ausgang ist und daß der Ausgang des UND-Gliedes des in der höchsten Codierstufe angeordneten Kombinations-Gliedes ein weiterer Binärcodierer-Ausgang ist.Another development of the invention is characterized in that from the binary encoder 'for the number of input signals to be evaluated, each dual coded signals representing binary numbers via n binary encoder outputs can be output to the comparison circuit that for the binary coder from AND gates and exclusive-OR gates by interconnecting the first input an AND gate and the first input of an exclusive OR gate and the second Input of this AND element with the second input of this exclusive OR element formed combination links are provided that these combination links in n-1 coding stages, however, are arranged at least in one coding stage that the combination elements of one coding stage are connected to one another in this way are that in each case the first input of the AND element of one of the combination elements connected to the output of the exclusive OR element of another combination element is, so that there is a cascade-like arrangement that the second inputs the combination elements of a coding stage each with a signal input and the first input of the combination element located at the beginning of the cascade-like arrangement is connected to the rest of the signal input that the outputs of two AND gates of the combination members, each of which has the first input of the one combination member connected to the output of the exclusive OR element of the other combination element is connected to the inputs of an OR gate that the output of this OR element and the output of the AND element of a further combination element or the output of another OR element of the same coding level with one each Signal input of the next higher coding level are connected that the output of the B = -clus iv- OR element in each case of a combination element in each coding stage is a binary encoder output and that the output of the AND gate of the combination element arranged in the highest coding stage, a further binary coder output is.

Diese Weiterbildung der Erfindung ist insofern vorteilhaft, als das Liefern dual codierter Ausgangssignale erlaubt, die Anzahl der Signaleingänge des erfindungsgemäßen Schwellwert-Gliedes auf einfache Weise dadurch zu vergrößern, daß zwei oder mehr Binärcodierer angeordnet werden, deren jeweilige Ausgangssignale mit Hilfe eines oder mehrerer zusätzlich vorzusehender bekannter Volladdierer zu addieren sind. Im übrigen stellt die angegebene Realisierung des Binärcodierers eine wirtschaftliche Lösung der Aufgabe dar.This development of the invention is advantageous in that Delivering dual coded output signals allows the number of signal inputs of the to increase the threshold value element according to the invention in a simple manner by that two or more binary coders are arranged, their respective output signals with the help of one or more additional known full adders are adding up. In addition, the stated implementation of the binary encoder represents represents an economical solution to the task.

Im folgenden werden mehrere Ausführungsbeispiele für die Erfindung anhand mehrerer Figuren erläutert: Fig. 1 zeigt den Ubersichtsplan für ein erstes Ausführungsbeispiel eines Schwellwert-Gliedes SGI mit acht Signal eingängen El...E8, zwei Signalausgängen Al, A2 und drei Einstellsignaleingängen ESO, ES1, ES2.The following are several embodiments of the invention explained with reference to several figures: FIG. 1 shows the overview plan for a first one Embodiment of a threshold value element SGI with eight signal inputs El ... E8, two signal outputs A1, A2 and three setting signal inputs ESO, ES1, ES2.

Fig. 2 zeigt den Ubersichtsplan für ein zweites Ausführui#sbeispiel eines Schwellwert-Gliedes SG2 mit acht Signaleingängen E1...E8, einem Signalausgang As drei Einstellt signaleingängen ES09 E519 ES2 und zwei Umschaltsignaleingängen UO; U1.2 shows the overview plan for a second exemplary embodiment a threshold value element SG2 with eight signal inputs E1 ... E8, one signal output As three setting signal inputs ES09 E519 ES2 and two switching signal inputs UO; U1.

Fig. 3 zeigt ein erstes Ausführungsbeispiel für einen Binärcodierer mit zwei Binärcodierer-Eingängen lE1, 1E2 und zwei Binärcodierer-Ausgängen IAO, 1A1.3 shows a first exemplary embodiment for a binary coder with two binary encoder inputs lE1, 1E2 and two binary encoder outputs IAO, 1A1.

Fig. 4 zeigt ein zweites #usführungsbeispiel für einen Binärcodierer mit vier 3inärcodierer-Eingängen 2E1, 2E2...Fig. 4 shows a second embodiment of a binary encoder with four 3 binary encoder inputs 2E1, 2E2 ...

2E4 und drei Binärcodierer-Ausgängen IAO, 1A1, 2A0. 2E4 and three binary encoder outputs IAO, 1A1, 2A0.

Fig. 5 zeigt ein drittes Ausführungsbeispiel für einen Binärcodierer mit acht Binärcodierer-Eingängen 321, 3E2...3E8 und vier Binärcodierer-Ausgängen 1AO, 1A1, 2AO, 3AO.Fig. 5 shows a third embodiment for a binary encoder with eight binary encoder inputs 321, 3E2 ... 3E8 and four binary encoder outputs 1AO, 1A1, 2AO, 3AO.

Fig. 6 zeigt eine Funktionstabelle für die vier einschaltbaren Betriebsarten BA, nämlich R, 1, 2, 3.6 shows a function table for the four operating modes that can be switched on BA, namely R, 1, 2, 3.

Fig. 7 zeigt eine Funktionstabelle für das erste Ausführungsbeispiel für einen Binärcodierer, wie ihn Fig. 3 zeigt.Fig. 7 shows a function table for the first embodiment for a binary coder as shown in FIG.

Fig. 8 zeigt eine Funktionstabella für das zweite Ausführungsbeispiel für einen Binärcodierer, wie ihn Fig. 4 zeigt.8 shows a function table for the second exemplary embodiment for a binary coder as shown in FIG.

Fig. 9 zeigt den Schaltplan für ein drittes Ausführungsbeispiel eines Schwellwert-Gliedes SG3 mit acht Binärcodierer-Eingängen 3E1, 3E2...3E8, die als Signaleingänge El, E2...E8 fungieren, drei Signalausgängen Al, A2, A3 und drei Einstellsignaleingängen ESO, ES1, ES2.Fig. 9 shows the circuit diagram for a third embodiment of a Threshold value element SG3 with eight binary encoder inputs 3E1, 3E2 ... 3E8, which as Signal inputs El, E2 ... E8 function, three signal outputs A1, A2, A3 and three setting signal inputs ESO, ES1, ES2.

Fig.10 zeigt eine matrizenförmig angelegte Funktionstabelle, aus der die Wirkungsweise des Vergleichsteils VG1 innerhalb des Schwellwert-Gliedes SG3 hervorgeht.10 shows a matrix-shaped function table from which the mode of operation of the comparison part VG1 within the threshold value element SG3 emerges.

Fig.11 zeigt eine ebenfalls matrizenförmig angelegte Funktionstabelle, aus der die Wirkungsweise des Verknüpfungsteils VS1 innerhalb des Schwellwert-Gliedes SG3 hervorgeht.11 shows a function table also laid out in the form of a matrix, from which the operation of the logic part VS1 within the threshold value element SG3 emerges.

Wie bereits erwähnt, zeigt Fig. 1 den übersichtsplan für ein erstes Ausführungsbeispiel eines Schwellwert-Gliedes SG1 mit acht Signaleingängen El...E8, zwei Signalausgängen Al, A2 und drei Einstellsignaleingängen ESO, ES1, ES2.As already mentioned, Fig. 1 shows the overview plan for a first Embodiment of a threshold value element SG1 with eight signal inputs El ... E8, two signal outputs A1, A2 and three setting signal inputs ESO, ES1, ES2.

Über die Einstellsignaleingange ESO, ES1, ES2 sind diesem Schwellwert-Glied Einstellsignale zuzuführen, die den Schwellwert s bestimmen, mit dem die Anzahl der zu bewertenden Eingangssignale zu vergleichen ist. Die Einstelisignale werden in diesem Ausführungsbeispiel einem Schwellwert-Decoder DS zugeführt, dessen Ausgänge mit Eingangen des Verknüpfungsteiles VS1 und des Vergleichsteils VG1 der bereits erwähnten Vergleichsschaltung VGS1 verbunden sind. Die zu bewertenden Eingangssignale werden dem Schwellwert-Glied SG1 über insgesamt acht Signaleingänge, nämlich El...E8 geliefert.This threshold value element is via the setting signal inputs ESO, ES1, ES2 To supply setting signals that determine the threshold value s with which the number of the input signals to be evaluated is to be compared. The adjustment signals are in this exemplary embodiment fed to a threshold value decoder DS, whose Outputs with inputs of the logic part VS1 and the comparison part VG1 of the already mentioned comparison circuit VGS1 are connected. The input signals to be evaluated are the threshold value element SG1 via a total of eight signal inputs, namely El ... E8 delivered.

Der bereits ebenfalls erwähnte Binärcodierer BC errechnet jeweils aus der Anzahl der zu bewertenden Eingangssignale e ein Ausgangssignal, dessen Signalelemente über mehrere Ausgänge den Eingängen eines Bewertungsergebnis-Decode#rs DB zugeführt werden. An den Ausgängen dieses Bewertungsergebnis-Decoders DB treten jeweils Signale auf, die derart beschaffen sind, daß sie in der Vergleichsschaltung VGS1 mit den Signalen, die an den Ausgängen des Schwellwert Decoders DS auftreten, verknüpfbar sind.The already mentioned binary coder BC calculates in each case an output signal, its signal elements, from the number of input signals e to be evaluated The inputs of an evaluation result decode # rs DB are supplied via several outputs will. Signals appear at the outputs of this evaluation result decoder DB which are such that they are in the comparison circuit VGS1 with the Signals that occur at the outputs of the threshold value decoder DS can be linked are.

In dem Vergleichsteil VG1 wird jeweils geprüft, ob ein über die Ausgänge des Schwellwert-Decoders DS empfangenes Signal gleich oder ungleich einem über die Ausgänge des Bewertungsergebnis-Decoders DB empfangenen Signal ist, Bei Gleichheit der Signale liefert die Vergleichsschaltung VGl ein hierfür vorgesehenes Ausgangssignal an den ersten Signalausgang Al.In the comparison part VG1 it is checked in each case whether a via the outputs the threshold value decoder DS received signal equal or unequal to one via the Outputs of the evaluation result decoder DB received signal is, in the event of equality of the signals, the comparison circuit VG1 supplies an output signal provided for this purpose to the first signal output Al.

Im Verknüpfungsteil VSl der Vergleichsschaltung VGS1 wird je weils .geprüft, ob ein über einen Ausgang des Bewertungsergebnis-Decoders D# geliefertes Signal einen kleineren oder größeren Wert für die Anzahl der zu bewertenden Eingangssignale e repräsentiert, als es dem über einen Ausgang des Schwellwert-Decoders DS gelieferten, den Schwellwert s repräsentierenden Signal entspricht. Für den Fall "e> s'l liefert der Verknüpfungsteil VS1 ein hierfür vorgesehenes Ausgangssignal über den zweiten Signalausgang A2.In the logic part VSl of the comparison circuit VGS1 is ever Weil .checked whether a Signal a smaller or larger value for the number of input signals to be evaluated e represents as it is supplied via an output of the threshold value decoder DS, corresponds to the signal representing the threshold value s. In the event "e> s'l delivers the linking part VS1 provides an output signal provided for this purpose via the second Signal output A2.

Das in Fig. 2 gezeigte zweite Ausführungsbeispiel für ein Schwellwert-Glied SG2 hat wiederum drei Einstellsignaleingänge ESO, ES1, ES2 und acht Signaleingänge El...E8. Statt zweier Signalausgänge ist für dieses Ausführungsbeispiel nur ein einziger gemeinsamer Signalausgang A vorgesehen. Außerdem sind zwei Umschaltsignaleingänge UÜ, U1 vorgesehen, die mit Eingängen eines Umschaltsignal-Decoders DU verbunden sind.The second exemplary embodiment shown in FIG. 2 for a threshold value element SG2 in turn has three setting signal inputs ESO, ES1, ES2 and eight signal inputs El ... E8. Instead of two signal outputs, there is only one for this exemplary embodiment only common signal output A provided. aside from that are two switching signal inputs UÜ, U1 provided with inputs of a switching signal decoder YOU are connected.

Die Ausgänge dieses Umschaltsignal-Decoders^DU sind mit besonderen Eingangen der Vergleichsschaltung VGS2 verbunden.The outputs of this switching signal decoder ^ DU are special Inputs of the comparison circuit VGS2 connected.

Eine Unterteilung dieses Vergleichsschaltung VGS2 in einen Verknüpfungsteil und einen Vergleichsteil ist hier nicht vorgesehen. Vielmehr ist diese Vergleichsschaltung VGS2 als e i n e Einheit aufzufassen, deren Betriebsart BA mit Hilfe von über die Ausgänge des Umschaltsignal-Decoders DU gelieferten Signale einstellbar ist, vergleiche auch Fig. 6.A subdivision of this comparison circuit VGS2 into a linking part and a comparative part is not provided here. Rather, this is a comparison circuit VGS2 to be understood as one unit, whose operating mode BA with the help of the Outputs of the switching signal decoder DU supplied signals can be set, compare also Fig. 6.

Die Fig. 6 zeigt, wie weiter oben erwähnt, eine Funktionstabelle für die vier einstellbaren Betriebsarten BA, nämlich R, 1, 2, 3.As mentioned above, FIG. 6 shows a function table for the four adjustable operating modes BA, namely R, 1, 2, 3.

Die Ausgänge des Schwellwert-Decoders DS und des Bewertungsergebnis-Decoders DB des Schwellwert-Gliedes SG2 liefern jeweils ein Signal für den eingestellten Schwellwert s und die ermittelte Anzahl der zu bewertenden Eingangssignale e an die Vergleichsschaltung VGS2. Je nach eingeschalteter Betriebsart BA ist nun über den einzigen gemeinsamen Signalausgang A entweder ein erstes Ausgangssignal e = s, ein zweites Ausgangssignal "e> s", ein drittes Ausgangssignal "e u 5n oder kein Ausgangssignal, nämlich dann, wenn das Schwellwert-Glied deaktiviert ~rede, lieferbar.The outputs of the threshold value decoder DS and the evaluation result decoder DB of the threshold value element SG2 each provide a signal for the set Threshold value s and the determined number of input signals e to be evaluated the comparison circuit VGS2. Depending on the activated operating mode BA is now over the single common signal output A either a first output signal e = s, a second output signal “e> s”, a third output signal “e u 5n or no output signal, namely when the threshold value element is deactivated ~ talk, available.

Fig. 3 zeigt, wie bereits erwähnt, ein erstes Ausführungsbeispiel für einen Binärcodierer mit zwei Binärcodierer-Eingängen 1 12 und zwei Linärcodierer-Ausgängen 1AO, 1A1.As already mentioned, FIG. 3 shows a first exemplary embodiment for a binary encoder with two binary encoder inputs 1 12 and two linear encoder outputs 1AO, 1A1.

Diese genannten Ein- und Ausgänge sind an Ein- bzw. Ausgänge eines aus einem UND-Glied 1 und einem Exklusiv-ODER-Glied 2 gebildeten Kombinations-Gliedes 1/2, das in der einzigen Codierstufe C1 dieses Binärcodierers angeordnet ist, angeschlossen.These named inputs and outputs are connected to inputs or outputs of a Combination element formed from an AND element 1 and an exclusive OR element 2 1/2, which is arranged in the single coding stage C1 of this binary encoder, connected.

Der Fig. 7 ist die Wirkungsweise eines solchen Kombinations-Gliedes und damit auch dieses Binärcodierers zu entnehmen.7 is the mode of operation of such a combination member and thus this binary coder can also be found.

Die vier verschiedenen Eingangssituationen, die bei zwei Ein- gangsvariablen auftreten können, sind in Fig. 7 mit den Nummern 0 bis 3 eingetragen. Hierbei sind für die über die beiden Binärcodierer-Eingänge 1E1 und 1E2 sowie die über die Binärcodierer-Ausgänge 1AO, 1A1 zu liefernden Signalelemente die diese repräsentierenden Signalpegel in üblicher Art mit L und H bezeichnet.The four different entrance situations, which with two entrances gear variables can occur are entered in FIG. 7 with the numbers 0 to 3. Here are for the via the two binary encoder inputs 1E1 and 1E2 as well as via the binary encoder outputs 1AO, 1A1 signal elements to be supplied, the signal levels in Usually designated with L and H.

Die Spalte e in der Fig. 7 gibt die Anzahl der zu bewertenden Eingangssignale, hier mit dem Pegel H,an.Column e in Fig. 7 gives the number of input signals to be evaluated, here with the level H.

Es ist erkemlbar, daß die Ausgangssignale für die Anzahl der zu bewertenden Eingangs signale e so beschaffen sind, daß sich jeweils eine dem Wert e entsprechende Dual zahl einstellt.It can be seen that the output signals for the number of Input signals e are such that there is one corresponding to the value e Dual number sets.

Die Wirkungsweise von UND- bzw. Exklusiv-ODER-Gliedern ist an sich bekannt, vergleiche z.B. Reiß/Liedl/Spichall: Integrierte Digitalbausteine, Kleines Praktikum, 1970 by SIEBENS AKTIEN-GESELLSCHAFT, Berlin-München, Seite 37, Tabelle 2.3 "Übersicht über die 16 möglichen Verknüpfungen zweier Eingangsvariabler11.The mode of operation of AND or exclusive OR elements is in itself known, compare, for example, Reiß / Liedl / Spichall: Integrated digital modules, small Internship, 1970 by SIEBENS AKTIEN-GESELLSCHAFT, Berlin-Munich, page 37, table 2.3 "Overview of the 16 possible links between two input variables11.

Fig. 4 zeigt, wie bereits erwähnt, ein zweites Ausführungsbeispiel für einen Binärcodierer mit vier Binärcodierer-Eingängen 221, 2E2...2E4 und drei Binärcodierer-Ausgängen lAO, 1A1, 2AO.As already mentioned, FIG. 4 shows a second exemplary embodiment for a binary encoder with four binary encoder inputs 221, 2E2 ... 2E4 and three Binary encoder outputs IAO, 1A1, 2AO.

Dieser Bin;arcodierer hat mehrere Kombinations-Glieder, nämlich 1/2, 4/5, 6/7 und 8/9, die in zwei Codierstufen, nämlich C1 und C2 angeordnet sind.This bin; arcoder has several combination terms, namely 1/2, 4/5, 6/7 and 8/9, which are arranged in two coding levels, namely C1 and C2.

Bei einem Vergleich mit dem in Fig. 3 gezeigten Binärcodierer ist zu erkennen, daß die Codierstufe C1 des in Fig. 4 gezeigten Binärcodierers identisch mit der einzigen Codierstufe Cl des in Fig. 3 gezeigten Binärcodierers ist. Der Ausgang des ODER-Gliedes 3 und der Ausgang des UND-Gliedes 8 stellen nämlich jeweils einen der beiden Signaleingänge 121 bzw. 1E2 der nächsthöheren Codierstufe, hier Cltdar, Aus Fig. 8 ist die WirkucEsweise dieses Binärcodierers zu erkennen. Die 1G verschiedenen Eingangssituationen, die bei diesem Binärcoclierer auftreten können, sind mit den Nummern 0 bis 15 bezeichnet. In die Spalte e der Fig. 8 ist jeweils die Anzahl der zu bewertenden Eingangs Signale mit dem Signalpegel H eingetragen.When compared with the binary encoder shown in FIG it can be seen that the coding stage C1 of the binary coder shown in FIG. 4 is identical with the single coding stage Cl of the binary coder shown in FIG. Of the The output of the OR gate 3 and the output of the AND gate 8 represent each one of the two signal inputs 121 or 1E2 of the next higher coding level, here Cltdar, 8 shows the operation of this binary encoder to recognize. The 1G different input situations in this binary coder can occur are designated with the numbers 0 to 15. In column e the Fig. 8 is the number of input signals to be evaluated with the signal level H registered.

In den Spalten 3 bis 9 sind die sich bei den verschiedenen Eingangssituationen einstellenden Signalpegel angegeben, die sich an den jeweils gleichnamigen Verknüpfungs-Gliedern des in Fig. 4 gezeigten Binärcodierers einstellen.Columns 3 to 9 show the different entry situations setting signal level indicated, which are located at the linkage elements of the same name of the binary encoder shown in FIG.

Die Spalte e' gibt jeweils die Anzahl der zu bewertenden Eingangs signale für die Codierstufe Cl des Binärcodierers, die sich an den Ausgängen der Verknüpfungsglieder 3 und 8 einstellen, an. Zwischen dem Wert e und dem Wert e' bestehen die folgenden Beziehungen: e ist geradzahlig: e' = e Z e ist ungerad-ahlig: eX Die Spalten 1 und 2 geben die Signalpegel an, die sich an den Ausgängen der jeweils gleichnamigen Verknüpfungs-Glieder einstellen.The column e 'gives the number of inputs to be assessed signals for the coding level Cl of the binary encoder, which are at the outputs of the Set links 3 and 8, on. Between the value e and the value e ' the following relationships exist: e is even: e '= e Z e is odd: eX Columns 1 and 2 indicate the signal levels at the outputs of the respectively Set links with the same name.

Diese Signalpegel sind jeweils mit den in den Spalten 1AO und 1A1 gezeigten Signalpegeln identisch, weil die Ausgänge der genannten Verknüpfungs-Glieder mit diesen Signalausgängen direkt verbunden sind, vergleiche Figur 4. In der Spalte 2AO sind die Signalpegel gezeigt, die' sich jeweils am Ausgang des Verknüpfungs-Gliedes 9 einstellen. Der Ausgang dieses Verknüpfungs-Gliedes 9 ist mit dem genannten Signalausgang direkt verbunden, vergl. ebenfalls Fig. 4.These signal levels correspond to those in columns 1AO and 1A1 The signal levels shown are identical because the outputs of the said logic elements are directly connected to these signal outputs, see Figure 4. In the column 2AO shows the signal levels which are each at the output of the logic element 9 set. The output of this logic element 9 is connected to the aforementioned signal output directly connected, see also FIG. 4.

Ein Vergleich der Spalte e mit den drei Spalten 2AO, 1AO, 1A1 in der Fig. 8 zeigt, daß die unter e angegebenen Werte für die Anzahl der zu bewertenden Eingangssignale durch diesen entsprechende dual codierte, also Dualzahlen repräsentierende Bitmuster ausgedrückt sind.A comparison of column e with the three columns 2AO, 1AO, 1A1 in FIG Fig. 8 shows that the values given under e for the number of to be evaluated Input signals through this corresponding dual-coded, i.e. representing dual numbers Bit patterns are expressed.

Figur 5 zeigt, wie bereits erwähnt, ein drittes Ausführungsbeispiel für einen Binärcodierer mit acht Binärcodierer-Eingängen 3E1, 3E2...3E8 und vier Binärcodierer-Ausgängen lAO, 1A1, 2AO, 3AO.As already mentioned, FIG. 5 shows a third exemplary embodiment for a binary encoder with eight binary encoder inputs 3E1, 3E2 ... 3E8 and four Binary encoder outputs IAO, 1A1, 2AO, 3AO.

Dieser Binärcodierer ist so aufgebaut, daß seine Codierstufen C2 und C1 identisch mit dem in Figur 4 gezeigten Binärcodierer für vier Signaleingänge und drei Signalausgänge sind. Die Codierstufe C3 ist mit ihren acht Signaleingnri:,cn und vier Ausgängen von Verknüpfungs-Gliedern, nämlich dem Ausgang eines ODER-Gliedes 10, eines ODEfl-Gliedes 15, eines ODER-Gliedes 20 und eines UND;Gliedes 25 einem solchen in Figur 4 gezeigten Binärcodierer mit vier Signaleingängen vorgeschaltet. Die Wirkungsweise des in Figur 5 gezeigten Binärcodierers ist ohne weiteres aus der Wirkungsweise der vorhergehenden Ausführungsbeispiele, vergl. Figur 3 und Fig.4, ableitbar.This binary encoder is constructed so that its coding levels C2 and C1 is identical to the binary encoder shown in FIG. 4 for four signal inputs and are three signal outputs. The coding stage C3 is with its eight signal inputs:, cn and four outputs of logic gates, namely the output of an OR gate 10, an ODEfl element 15, an OR element 20 and an AND; element 25 is a such a binary encoder shown in FIG. 4 with four signal inputs is connected upstream. The mode of operation of the binary encoder shown in FIG. 5 is straightforward the mode of operation of the previous exemplary embodiments, see FIG. 3 and FIG. 4, derivable.

Eine sämtliche, nämlich 28 = 256 Eingangssituationen umfassende Funktionstabelle kann nur noch in wenig übersichtlicher Form dargestellt werden. Dies ist für das Verständnis der Wirkungsweise auch nicht erforderlich. Aus dem weiter oben Angegebenen läßt sich die Wirkungsweise eines solchen Binärcodierers ohne Schwierigkeiten herleiten.A function table comprising all, namely 28 = 256 input situations can only be displayed in a somewhat unclear form. This is for that Understanding how it works is also not required. From what was stated above the mode of operation of such a binary coder can be derived without difficulty.

Figur 9 zeigt, wie bereits erwähnt, den Schaltplan für ein drittes Ausführungsbeispiel eines Schwellwert-Gliedes SG3 mit acht Binärcodierer-Eingängen 3E1, 3E2...3E8, die als Signaleingänge El, E2...As already mentioned, FIG. 9 shows the circuit diagram for a third Embodiment of a threshold value element SG3 with eight binary encoder inputs 3E1, 3E2 ... 3E8, which are used as signal inputs El, E2 ...

E8 fungieren, drei Signalausgängen Al, A2, A3 und drei Einstellsignaleingängen ESO, ESI, ES2.E8 act, three signal outputs A1, A2, A3 and three setting signal inputs ESO, ESI, ES2.

Das gezeigte Schwellwert-Glied setzt sich aus einem Binärcodierer BC mit den drei Codierstufen C1, C2, C3, einem Bewertungsergebnis-Decoder DB, einem Schwellwert-Decoder DS, einem Verknüpfungsteil VSI und einem Vergleichsteil VGl zusammen.The threshold value element shown consists of a binary coder BC with the three coding levels C1, C2, C3, an evaluation result decoder DB, a Threshold decoder DS, a linking part VSI and a comparison part VGl together.

Der Binärcodierer BC ist mit dem in Figur 5 gezeigten Binärcodierer identisch.The binary coder BC is similar to the binary coder shown in FIG identical.

Die Binärcodierer-Ausgänge 3AO, 2AO, i AO und 1A1 sind mit Bewertungsergebnis-Codeleitungen EBO, EB1, EB2 und EB3 verbunden. Diese Bewertungsergebnis-Codeleitungen EBO, EB1 und EB2 sind an Eingänge des Bewertungsergebnis-Decoders DB und Eingänge des Vergleichsteils VG1 angeschlossen.The binary encoder outputs 3AO, 2AO, i AO and 1A1 have evaluation result code lines EBO, EB1, EB2 and EB3 connected. These evaluation result code lines EBO, EB1 and EB2 are at inputs of the evaluation result decoder DB and inputs of the comparison part VG1 connected.

Im Bewertungsergebnis-Decoder DB wird in an sich bekannter Weise eine Decodierung des sich jeweils für ein Bewertungsergebnis einstellenden Dualeodes mit Hilfe der UND-Glieder 52, 53, 54, 55 vorgenommen. Anschließend wird über eine der sieben Bewertungsergebnis-Leitungen B1...B7 ein Signal an einen von sieben Eingängen des Verknüpfungsteils VS1 geliefert.In the evaluation result decoder DB is in a known manner a Decoding of the dual code set for an evaluation result made with the aid of AND gates 52, 53, 54, 55. Then a of the seven evaluation result lines B1 ... B7 a signal to one of seven inputs of the linking part VS1 supplied.

An die Einstellsignaleingänge ESO, ES1 ES2 gelieferte Signale werden Eingängen des Schwellwert-Decoders DS und dem Vergleichsteil VG1 zugeführt.Signals delivered to the setting signal inputs ESO, ES1 ES2 The inputs of the threshold value decoder DS and the comparison part VG1 are supplied.

Im Schwellwert-Decoder DS wird in an sich bekannter Weise mit Hilfe der UND-Glieder 27, 28, 29, 30 eine Decodierung eines jeweils zugelieferten, einen Schwellwert s repräsentierenden Codes durchgeführt.In the threshold value decoder DS is in a known manner with the help of the AND gates 27, 28, 29, 30 a decoding of a respectively supplied one Threshold s representing codes performed.

Über eine der sieben Schwellwert-Leitungen S1...S7 wird ein Signal an einen Eingang des Verknüpfungsteils VSl geliefert. Im Verknüpfungsteil VSl sind mehrere ODER-Glieder, nämlich 46, 47, 48, 49, 50, 51 vorgesehen, die derart zusammengeschaltet sind, daß der erste Eingang des ersten ODER-Gliedes 46 mit dem Ausgang des zweiten ODER-Gliedes 47 verbunden ist, daß der erste Eingang des zweiten ODER-Gliedes 47 mit dem Ausgang des dritten ODER-Gliedes 48 verbunden ist usf.. An den jeweils zweiten Eingang der ODER-Glieder 46...51 ist eine individuelle Bewertungsergebnis-Leitung angeschlossen, so z.B. die Bewertungsergebnis-Leitung Bl an den zweiten Eingang des ODER-Gliedes 46, die Bewertungsergebnis-Leitung B2 an den zweiten Eingang des ODER-Gliedes 47 usf.. An den ersten Eingang des letzten ODER-Gliedes, nämlich 51, ist die Bewertungsergebnis-Leitung B7 angeschlossen.A signal is sent via one of the seven threshold value lines S1 ... S7 supplied to an input of the logic part VSl. In the link part VSl are several OR gates, namely 46, 47, 48, 49, 50, 51 are provided, which are interconnected in this way are that the first input of the first OR gate 46 with the output of the second OR gate 47 is connected that the first input of the second OR gate 47 is connected to the output of the third OR gate 48, etc. to the second The input of the OR gates 46 ... 51 is an individual evaluation result line connected, e.g. the evaluation result line Bl to the second input of the OR gate 46, the evaluation result line B2 to the second input of the OR gate 47 etc. to the first input of the last OR gate, namely 51, the evaluation result line B7 is connected.

Durch die angegebene Zusammenschaltung der genannten ODER-Glieder ist erreicht, daß bei Auftreten eines Ausgangssignals an einem beliebigen ODER-Glied ebenfalls Ausgangssignale bei den in der Numerierung vorhergehenden ODER-Gliedern auftreten.Through the specified interconnection of the OR elements mentioned it is achieved that when an output signal occurs at any OR gate also output signals for the OR gates preceding in the numbering appear.

Die Ausgänge dieser ODER-Glieder und der Ausgang des UND-Gliedes 55 des Bewertungsergebnis-Decoders DB sind über weitere Bewertungzc ergebnis-Leitungen B8...B13 bzw. über die Bewertungsergebnis-Lei- tung B7 mit ersten Eingängen von UND-Gliedern-einer ersten Gruppe 31, 32, 33, 34, 35, 36, 37 und mit Ausnalime der letzten Bewertungsergebnis-Leitung 13 an erste Eingänge von UND-Gliedern einer zweiten Gruppe 39, 40, 41, 42, 43, 44 innerhalb des Verknüpfungsteils VS1 angeschlossen.The outputs of these OR gates and the output of the AND gate 55 of the evaluation result decoder DB are result lines via further evaluationzc B8 ... B13 or via the evaluation result line tung B7 with first Inputs of AND gates - a first group 31, 32, 33, 34, 35, 36, 37 and with Ausnalime the last evaluation result line 13 to the first inputs of AND gates a second group 39, 40, 41, 42, 43, 44 within the linking part VS1 connected.

Die Schwellwert-Leitungen S1...S7 des Schwellwert-Decoders DS sind jeweils mit den zweiten Eingängen der UND-Glieder 31...37 und den zweiten Eingängen mit-Ausnahme der Schwellwert-Leitung S7-der UND-Glieder 39.. .44 verbunden.The threshold lines S1 ... S7 of the threshold decoder DS are each with the second inputs of the AND gates 31 ... 37 and the second inputs with the exception of the threshold line S7-the AND elements 39 ... 44 connected.

Die Ausgänge der UND-Glieder der ersten Gruppe, nämlich 31...37 sind mit individuellen Eingängen eines ODER-Gliedes 38, die Ausgänge der UND-Glieder der zweiten Gruppe 39... 44 mit individuellen Eingängen eines weiteren ODER-Gliedes 45 verbunden. Ein weiterer Eingang des zuletzt genannten ODER-Gliedes 45 ist mit der Bewertungsergebnis-Codeleitung EB3 verbunden.The outputs of the AND gates of the first group, namely 31 ... 37 are with individual inputs of an OR gate 38, the outputs of the AND gates of the second group 39 ... 44 with individual inputs of a further OR element 45 connected. Another input of the last-mentioned OR gate 45 is with the evaluation result code line EB3 connected.

Der Ausgang des ODER-Gliedes 38 ist mit dem zweiten Signalausgang A2, der Ausgang des weiteren ODER-Gliedes 45 mit dem dritten Signalausgang A3 verbunden.The output of the OR gate 38 is connected to the second signal output A2, the output of the further OR gate 45 is connected to the third signal output A3.

Wie bereits erwähnt, sind die Einstellsignaleingänge ESO, ES1, ES2 sowie die Bewertungsergebnis-Codeleitungen EBO, EB1, EB2 mit Eingängen des Vergleichsteils VG1 verbunden. Eingänge und Codeleitungen mit gleichem Index sind in dem Vergleichsteil VG1 jeweils auf den ersten bzw. zweiten Eingang eines Exklusiv-ODER-Gliedes geführt.As already mentioned, the setting signal inputs are ESO, ES1, ES2 and the evaluation result code lines EBO, EB1, EB2 with inputs of the comparison part VG1 connected. Inputs and code lines with the same index are in the comparison section VG1 led to the first or second input of an exclusive OR element.

So ist z.B. der Einstellsignaleingang ESO und die Bewertungsergebnis-Codeleitung EBO mit dem ersten bzw. zweiten Eingang des Exklusiv-ODER-Gliedes 58 verbunden. Die Ausgänge der drei in dem Vergleichsteil VG1 enthaltenen Exklusiv-ODER-Glieder 56, 57, 58 sind an individuelle Eingänge eines NOR-Gliedes 59 angeschlossen.For example, the setting signal input is ESO and the evaluation result code line EBO connected to the first or second input of the exclusive OR gate 58. The outputs of the three exclusive OR gates contained in the comparison part VG1 56, 57, 58 are connected to individual inputs of a NOR gate 59.

Der Ausgang dieses NOR-Gliedes 59 ist mit dem ersten Signalausgang Al verbunden.The output of this NOR element 59 is connected to the first signal output Al connected.

Figur 10 zeigt, wie bereits erwähnt, eine matrizenförmig angelegte Funktionstabelle, aus der die Wirkungsweise des Vergleichsteils VGl hervorgeht.As already mentioned, FIG. 10 shows a matrix-shaped one Function table from which the mode of operation of the comparison part VGl emerges.

Im linlien oberen Teil dieser Funktionstabelle sind Schwellwert-Codes mit den @@@@@@@ SKO, SK1...SIt7 eingetragen, die sich aus den über die Einst;ellsignaleìngänge ESO, ES1, ES2 gelieferten Signalelementen zusammensetzen. Im rechten oberen Teil der Funktionstabelle sind Bewertungsergebnis-Codes mit den Nummern BKO, BK1...BK7 eingetragen, die sich aus Signalelementen zusammensetzen, die über die Bewertungsergebnis-Codeleitungen EBO, EBl, EB2 geliefert werden.In the upper line part of this function table there are threshold value codes with the @@@@@@@ SKO, SK1 ... SIt7, which result from the input via the setting signals Assemble ESO, ES1, ES2 supplied signal elements. In the upper right part of the function table are evaluation result codes with the numbers BKO, BK1 ... BK7 entered, which are composed of signal elements that are transmitted via the evaluation result code lines EBO, EBl, EB2 are delivered.

Der matrizenförmig ausgebildete Teil der Funktionstabelle gibt jeweils die insgesamt 8 x 8 = 64 verschiedenen Ausgangssituationen bei den Exklusiv-ODER-Gliedern 56, 57, 58 sowie dem NOR-Glied 59 bzw. dem ersten Signalausgang Al an, die sich bei Kombination aller acht Schwellwert-Codes mit allen acht Bewertungsergebnis-Codes ergeben.The matrix-shaped part of the function table gives in each case the total of 8 x 8 = 64 different starting situations for the exclusive OR elements 56, 57, 58 and the NOR element 59 or the first signal output A1, which are when combining all eight threshold value codes with all eight evaluation result codes result.

Die Funktionstabelle zeigt, daß nur jeweils bei Gleichheit zweier miteinander zu kombinierender Codes ein Ausgangssignal mit dem Signalpegel H am ersten Signalausgang Al des Schwellwert-Gliedes auftritt.The function table shows that only when two codes to be combined with one another produce an output signal with the signal level H am first signal output Al of the threshold value element occurs.

Figur 11 zeigt schließlich eine matrizenförmig angelegte Funktionstabelle, aus der die l/irkungsweise des Vcrknü.pfungsteils VS1 des Schwellwert-Gliedes gemäß Figur 9 hervorgeht.Finally, FIG. 11 shows a function table laid out in the form of a matrix, from which the operation of the linking part VS1 of the threshold value element according to FIG Figure 9 is apparent.

In die Spalten ESO, ES1, ES2 und S1,2...7 sind die Signalpegel fllr die insgesamt acht verschiedenen Schwellwertcodes eingetragen, aufgrirnd deren sich die Signalpegel auf den Schwellwert-Leitungen einstellen.The signal levels fllr are in the columns ESO, ES1, ES2 and S1,2 ... 7 entered a total of eight different threshold value codes, based on which set the signal levels on the threshold lines.

Im unteren Teil der Figur 11 sind die Signalpegel für die verschiedenen Bewertungsergebnis-Codes eingetragen. Daraus ergeben sich die für die Bewertungsergebnis-Leitungen B1...B13 eingetragenen Signalpegel.In the lower part of FIG. 11 are the signal levels for the various Evaluation result codes entered. This results in the lines for the evaluation result lines B1 ... B13 entered signal level.

Den Abschnitten A2 bzw. A3 der Funktionstabelle sind die sich jeweils am zweiten Signalausgang A2 bzw. dritten Signalausgang A3 einstellenden Signalpegel zu entnehmen.The sections A2 and A3 of the function table are in each case the signal level setting at the second signal output A2 or third signal output A3 refer to.

Der Figur 10 ist zu entnehmen, daß der erste Signalausgang Al nur dann ein Ausgnngssignal mit dem Pegel H abgibt, wenn der Schwellwert-Code SK und der Bewertungsergebnis-Code BK einander gleich sind, d.h., wenn die Bedingung e = s" erfüllt ist.It can be seen from FIG. 10 that the first signal output A1 is only then emits an output signal with the level H if the threshold value code SK and the evaluation result code BK are equal to each other, i.e., when the condition e = s "is fulfilled.

Der Figur 11 ist zu entnehmen, daß der zweite Signalausgang A2 nur dann ein Ausgangssignal mit dem Pegel H liefert, wenn der mit dem Bewertungsergebnis-Code EB ausgedrückte Wert e gleich oder größer dem hierzu in Vergleich gesetzten Schwellwert-Code ist, d.h., wenn die Bedingung "es 5" erfüllt ist.It can be seen from FIG. 11 that the second signal output A2 only then supplies an output signal with the level H if the one with the evaluation result code EB expressed value e equal to or greater than the threshold value code set for comparison i.e., when the condition "es 5" is met.

Der Figur ist außerdem zu entnehmen, daß über den dritten Signalausgang A3 nur dann ein Ausgangssignal mit dem Pegel H geliefert wird, wenn die Bedingung "e) s" erfüllt ist.The figure also shows that the third signal output A3 an output signal with the level H is only supplied if the condition "e) s" is fulfilled.

Im Gegensatz zu dem bisher Beschriebenen ist für ein anderes Ausführungsbeispiel vorgesehen, für den einzustellenden Schwellwert s über jeweils einen EinstelIsignaleingang#ein uncodiertes Signal unmittelbar an die Vergleichsschaltung zu liefern.In contrast to what has been described so far, is for a different embodiment provided, for the threshold value s to be set, each via a setting signal input # a to deliver uncoded signal directly to the comparison circuit.

Dem in Figur 9 gezeigten Ausführungsbeispiel für ein Schwellwert-Glied ist zu entnehmen, daß für das Zuliefern von Eingangssignalen, das Liefern Von differenzierten Ausgangssignalen und das Einsteller auf einen frei wählbaren Schwellwert von s = 0 bis s = 8 insgesamt nur 14 Klemmen benötigt werden. Dies ist deswegen besonders vorteilhaft, weil ein Einbau eines solchen Schwellwert-Gliedes in ein 16-pin-Gohäuse möglich ist. Die bei 16 Anschlußpunkten verbleibenden zwei Anschlußpunkte sind für die Stromversorgung verfügbar.The exemplary embodiment shown in FIG. 9 for a threshold value element it can be seen that for the supply of input signals, the supply of differentiated Output signals and the adjuster to a freely selectable threshold value of s = 0 to s = 8 a total of only 14 terminals are required. That is why this is special advantageous because such a threshold value element can be built into a 16-pin housing is possible. The remaining two connection points at 16 connection points are for the power supply available.

Ein solcher Aufbau setzt üblicherweise eine vollintegrierte Schaltung für das gesamte Schwellwert-Glied voraus.Such a structure usually uses a fully integrated circuit for the entire threshold value element.

Die Art der Schaltungsanordnung ist aber beispielsweise auch für den Aufbau mit einzelnen digitalen Verknüpfungs-Gliddern geeignet.The type of circuit arrangement is, for example, also for the Structure with individual digital link gliders suitable.

Dazu können die unterschiealichen Verknüpfungsfunktionen bekanntlich mit integrierten Schaltkreisen beliebiger Verknüpfungsfunktion nach den de Morganschen Gesetzen ausgeführt werden.As is well known, the various linking functions can be used for this purpose with integrated circuits of any linking function according to de Morgan's Laws are executed.

Ebenso ist ein Aufbau mit Bausteinen für eine sogenannte negative Logik möglich. Ein weiteres, hier nicht gezeigtes Ausführungsbeispiel für die Erfindung erlaubt das Einstellen eines gewxnschten Schwellwertes oder einer gewünschten Betriebsart mit Hilfe von zu diesem Zwecke an Signaleingänge und/oder Signalausgänge zu liefernden Schreib-Impulsen, die einmal oder mehrmals programmierbare Halbleiterspeicher, z.B. MOS-Transistoren mit elektrisch schwebendem Gate, in ihren einen oder anderen binären Speicherzustand versetzen. Ein solches Ausführungsbeispiel hat den Vorteil, das zusätzliche Klemmen für Eingangssignale zur Verfügung stehen.Likewise, there is a structure with building blocks for a so-called negative Logic possible. Another exemplary embodiment for the invention, not shown here allows the setting of a desired threshold value or a desired operating mode to be supplied to signal inputs and / or signal outputs for this purpose Write pulses which can be programmed once or several times, e.g. MOS transistors with electrically floating gate, in their one or the other binary Move memory state. Such an embodiment has the advantage that additional terminals for input signals are available.

Aufstellung der verwendeten Hinweiszeichen 6 Patentanspruche 11 Figuren Aufstellung der verwendeten Hinweiszeichen A gemeinsamer Signalausgang Al erster Signalausgang A2 zweiter Signalausgang 1A1, 1AO, 2AO, 3AO Binärcodierer-Ausgang Bl, B2 B13 Bewertungsergebnis-Leitung BA Betriebsart BC Binärcodierer BKO, BK1 BK7 Bewertungsergebnis-Code C1, C2, C3 Codierstufe DB Bewertungsergebnis-Decoder DS Schwellwert-Decoder DU Umschaltsignal-Decoder e, e' Anzahl der zu bewertenden Eingangs signale "e=s" erstes Ausgangssignal ~1e>s" zweites Ausgangssignal ezs drittes Ausgangssignal El, E2..E8 Signaleingang lEl,1E2;2E1,2E2..2E4;3E1,3E2..3E8 Binärcodierer-Eingang EBO,EBl ,EB2,EB3 Bewertungsergebnis-Codeleitung ESO,ESl ,ES2 Einstellsignaleingang H, L Signalpegel R Ruhestellung s Schwellwert S1,S2..S7 Schwellwert-Leitung SG1, SG2, SG3 Schwellwert-Glied SKO,SKl. .SK7 Schwellwert-Code UO, U1 Umsohaltslgnale ingang VGl Vergleichsteil VGS1, VGS2 Vergleichsschaltung VS1 Verknüpfungsteil 1,4,6,8,11,13,16,18,21,23,25 UND-Glied im Binärcodierer 2,5,7,9,12,14,17,19,22,24,26 Exklusiv-ODER-Glied im Binärcodie-3,10,15,20 ODER-Glied im Binärcodierer rer 27.. .30 UND-Glied im Schwellwert-Decoder 31...37,39.-...44 UND-Glied im Verknüpfungsteil 38, 45...51 ODER-Glied im Verknüpfungsteil 52. .55 UND-Glied im Bewertungsergebnis-Decoder 56...58 Exklusiv-ODER-Glied im im Vergleichsteil 59 NOR-Glied im Vergleichsteil LeerseiteList of reference signs used 6 claims 11 figures Lineup of the symbols used A common signal output Al first signal output A2 second signal output 1A1, 1AO, 2AO, 3AO binary encoder output B1, B2 B13 evaluation result line BA operating mode BC binary encoder BKO, BK1 BK7 evaluation result code C1, C2, C3 Coding stage DB Evaluation result decoder DS Threshold value decoder DU Switchover signal decoder e, e 'Number of input signals to be evaluated "e = s" first output signal ~ 1e> s " second output signal ezs third output signal El, E2..E8 signal input lEl, 1E2; 2E1,2E2..2E4; 3E1,3E2..3E8 Binary encoder input EBO, EB1, EB2, EB3 Evaluation result code line ESO, ES1, ES2 Setting signal input H, L signal level R rest position s threshold value S1, S2..S7 threshold value line SG1, SG2, SG3 threshold value element SKO, SKl. .SK7 threshold value code UO, U1 all-round signals input VGl comparison part VGS1, VGS2 comparison circuit VS1 connection part 1,4,6,8,11,13,16,18,21,23,25 AND element in binary coder 2,5,7,9,12,14,17,19,22,24,26 exclusive OR element in binary code 3,10,15,20 OR element in the binary coder 27 ... .30 AND element in the threshold value decoder 31 ... 37, 39.-... 44 AND element in the logic part 38, 45 ... 51 OR element in the logic part 52. .55 AND element in the evaluation result decoder 56 ... 58 Exclusive OR element in the comparison section 59 NOR element in the comparison section Blank page

Claims (6)

Patentansprüche mit Verknüpfungsgliedern aufgebautes Schwellwert-Glied, das mehrere Signaleingänge für binäre Eingangssignale hat, deren Anzahl, soweit sie unter sich gleich sind, bewertet wird, und das für verschiedene Betriebsarten ausnutzbar ist, d a d u : ch g e k e n n z e i c h n e t s daß mindestens ein Einstellsignaleingang (z.B. ESO) vorgesehen ist, über den mittels verschiedener Einstellsignale ein Schwellwert (s) für die Bewertung einstellbar ist, daß ein Binärcodierer (BC) vorgesehen ist, der für die Anzahl der zu bewertenden Eingangs signale (e) in an sich bekannter Weise jeweils codierte Signale über Binärcodierer-Ausgänge (1AO, lAl, 2A0, 3AO) mittelbar oder unmittelbar an eine Vergleichsschaltung (zoBo VGS1) liefert, daß der Vergleichsschaltung (z.B. VGS1) ebenfalls mittelbar oder unmittelbar codierte Signale für den Schwellwert (s) geliefert werden daß ein erster Signalausgang (Al) vorgesehen ist, über den aus der Vergleichsschaltung (VGS1) ein erstes Ausgangssignal ("e=s") lieferbar ist wenn die Anzahl der zu bewertenden Eingangssignale (e) dem Schwellwert (s) gleich ist, daß ein zweiter Signalausgang (A2) vorgesehen ist über den aus der Vergleichsschaltung (VGS1) ein zweites Ausgangssignal ("e>") lieferbar ist, wenn die Anzahl der zu bewertenden Eingangssignale (e) größer als der Schwellwert (s) ist und daß aus der Vergleichsschaltung (VGsl) ein drittes Ausgangssignal ("e>s") lieferbar ist, wenn die Anzahl der zu bewertenden Eingangssignale (e) mindestens so groß wie der Schwellwert (s) ist.Claims with logic elements constructed threshold value element, that has several signal inputs for binary input signals, their number, if so they are equal among themselves, is evaluated, and that for different operating modes It is possible to use that there is at least one setting signal input (e.g. ESO) is provided, via which a threshold value is set using various setting signals (s) it can be set for the evaluation that a binary coder (BC) is provided, which is known per se for the number of input signals to be assessed Each coded signals via binary encoder outputs (1AO, IAl, 2A0, 3AO) directly or indirectly to a comparison circuit (zoBo VGS1) delivers that the comparison circuit (e.g. VGS1) also directly or indirectly coded Signals for the threshold value (s) are supplied that a first signal output (Al) is provided via which a first output signal from the comparison circuit (VGS1) ("e = s") is available if the number of input signals to be evaluated (e) is dem Threshold (s) is the same that a second signal output (A2) is provided over which can be supplied with a second output signal ("e>") from the comparison circuit (VGS1) is when the number of input signals (e) to be evaluated is greater than the threshold value (s) and that a third output signal ("e> s") from the comparison circuit (VGsl) is available if the number of input signals to be evaluated (s) is at least as large as the threshold value (s). 2. Schwellwert-Glied nach Anspruch 1, d a d u r c h g e k e n nz e i e h n e t , daß eine Vergleichsschaltung (VGS2) vorgesehen ist, die einen einzigen gemeinsamen Signalausgang (A) hat, daß Umschaltsignaleingänge (UO, ul) vorgesehen sind, über die Unischaltsignale an einen Umschaltsignal-Decoder (DU) lieferbar sind, daß Ausgänge des Umschaltsignal-Decoders (DU) mit besonderen Eingängen der Vergleichsschaltung (VGS2) verbunden sind und daß über den gemeinsamen Signalausgang (A} in Abhängigkeit von zugeführten Umschaltsignalen wahlweise in verschiedenen Betriebsarten (BA) das erste Ausgangssignal ("e=s"), das zweite Ausgangssignal ("e s"), das dritte Ausgangssignal ('te~ s") oder kein Ausgangssignal aufgrund zugelieferter Eingangssignale abgebbar ist.2. Threshold value element according to claim 1, d a d u r c h g e k e n nz e i e h n e t that a comparison circuit (VGS2) is provided, which is a single common signal output (A) that switching signal inputs (UO, ul) is provided via which switching signals can be supplied to a switching signal decoder (DU), that outputs of the switching signal decoder (DU) with special inputs of the comparison circuit (VGS2) connected and that via the common signal output (A} optionally in different depending on the switching signals supplied Operating modes (BA) the first output signal ("e = s"), the second output signal ("e s "), the third output signal ('te ~ s") or no output signal due to supplied Input signals can be emitted. 3. Schwellwert-Glied nach Anspruch 1, d a d u r c h g e k e n nz e i c h n e t , daß für den einzustellenden Schwellwert (s) über jeweils einen Einstellsignaleingang (z.B. ESO) ein uncodiertes Signal unmittelbar an die Vergleichsschaltung (z.B.3. Threshold value element according to claim 1, d a d u r c h g e k e n nz e i c h n e t that for the threshold value (s) to be set via a setting signal input each (e.g. ESO) send an uncoded signal directly to the comparison circuit (e.g. VGS1) zu liefern ist. VGS1) is to be delivered. 4. Schwellwert-Glied nach einem der vorhergehenden AnsprUche, d a d u r c h g e k e n n z e i c h n e t , daß für die Vergleichsschaltung (z.B. VGS1) jeweils ein Vergleichsteil (VG1) und ein Verknüpfungsteil (VS1) vorgesehen sind, daß dem Vergleichsteil (val) jeweils für einen Bewertungsvorgang ein den eingestellten Schwellwert (s) und die Anzahl der zu bewertenden Eingangssignale (e, e') vertretendes Signal zugeliefert wird, daß diese Signale in an sich bekannter Weise mit Hilfe von Exklusiv-OD#-Gliedern (56...58) vergleichbar sind, daß im Verknüpfungsteil (VS1) mehrere ODER-Glieder (46...51) vorgesehen sind, die derart zusammengeschaltet sind, daß der erste Eingang des ersten ODER-Gliedes (46) mit dem Ausgang des zweiten ODER-Gliedes (47) verbunden ist, daß der erste Eingang des zweiten ODER-Gliedes (47) mit dem Ausgang des dritten ODE-Gliedes (48) verbunden ist usf., daß jeweils an den zweiten Eingang der ODER-Glieder (46...51) eine individuelle Bewertungsergebnis-Leitung (B1, B2...B6) angeschlossen ist, daß an den ersten Eingang des letzten ODER-Gliedes (51) eine zusätzliche individuelle Bewertungsergebnis-Leitung (B7) angeschlossen ist, daß die Ausgänge der ODER-Glieder t46...51) und die zusätzliche individuelle Bewertungsergebnis-Leitung (B7) an erste Eingänge von UND-Gliedern (31...37) einer ersten Gruppe und die Ausgänge des zweiten bis letzten ODEX-Gliedes (47...51) sowie die Bewertungsergebnis-Leitung (B7) an erste Eingänge von UND-Gliedern (39...44) einer zwesten Gruppe angeschlossen sind, daß die zweiten Eingänge der UND-Glieder (31...37) der ersten Gruppe jeweils mit individuellen Schwellwert-Leitungen (ski, S2...S7) verbunden sind, daß die zweiten Eingänge der UND-Glieder (39...44) jeweils mit der ersten, Zweiten bis vorletzten Schwellwert-Leitung (S1, S2...4. Threshold value element according to one of the preceding claims, d a d u r c h g e k e n n n n z e i c h n e t that for the comparison circuit (e.g. VGS1) a comparison part (VG1) and a link part (VS1) are provided in each case, that the comparison part (val) is set for each evaluation process Threshold value (s) and the number of input signals (e, e ') to be evaluated Signal is supplied that these signals in a known manner with the help of exclusive OD # elements (56 ... 58) are comparable to that in the connection part (VS1) several OR gates (46 ... 51) are provided, which are interconnected in such a way that that the first input of the first OR gate (46) with the output of the second OR gate (47) is connected that the first input of the second OR gate (47) with the Output of the third ODE element (48) is connected and so on. That each to the second Input of the OR gates (46 ... 51) an individual evaluation result line (B1, B2 ... B6) that is connected to the first input of the last OR element (51) an additional individual assessment result line (B7) is connected is that the outputs of the OR gates t46 ... 51) and the additional individual Evaluation result line (B7) to the first inputs of AND gates (31 ... 37) of a first group and the outputs of the second to last ODEX element (47 ... 51) and the evaluation result line (B7) to the first inputs of AND gates (39 ... 44) a second group are connected that the second inputs the AND gates (31 ... 37) of the first group each with individual threshold lines (ski, S2 ... S7) are connected so that the second inputs of the AND gates (39 ... 44) each with the first, second to penultimate threshold value line (S1, S2 ... S6) verbunde; sind und daß die Ausgänge der tfllD-Glieder (31..37) der ersten Gruppe an Eingänge eines zusätzlichen ODER-Gliedes (38) und die Ausgänge der UND-Glieder (39..44) der zweiten Gruppe an Eingänge eines weiteren zusätzlichen ODER-Gliedes (45) angeschlossen sind, wobei ein weiterer Eingang des weiteren zusätzlichen ODER-Gliedes (45) mit einem von mehreren Binärcodierer-Ausgängen (z.B. lAl) verbunden ist. S6) compounds; and that the outputs of the tfllD elements (31..37) the first group of inputs of an additional OR gate (38) and the outputs the AND gates (39..44) of the second group to the inputs of another additional group OR gate (45) are connected, with a further input of the further additional OR gate (45) connected to one of several binary encoder outputs (e.g. lAl) is. 5. Schwellwert-Glied nach Anspruch 4, d a d u r c h g e k e n nz e i c h n e t , daß dem Vergleichsteil (VG1) das den Schwellwert (s) vertretende Signal und das den die Anzahl der zu bewertenden Eingangssignale (e) vertretende Signal in codierter Form geliefert wird.5. threshold value element according to claim 4, d a d u r c h g e k e n nz e i c h n e t that the comparison part (VG1) receives the signal representing the threshold value (s) and the signal representing the number of input signals (e) to be assessed is supplied in coded form. 6. Schwellwert-Glied nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß vom Binärcodierer (BC) für die Anzahl der zu bewertenden Eingangs signale (e) jeweils dual codierte, also Dualzahlen repräsentierende Signale über n Binärcodierer-Ausgänge (1AO, 1Al, 2AO, 3AO) an die Vergleichsschaltung (z.B. VGS1) abgebbar sind, daß fUr den Binärcodierer (BC) aus UND-Gliedern (1, 4, 6, 8, 11, 13, 16, 18,21, 23, 25; Fig. 9) und Exklusiv-ODER-Gliedern (2, 5. 7, 9, 12, 14, 17, 19, 22, 24, 26) durch jeweiliges Zusammenschalten des ersten Eingangs eines UND-Gliedes (z.B. 1) und des ersten Eingangs eines Exklusiv-ODER-Gliedes (z.B. 2) und des zweiten Eingangs dieses UND-Gliedes (1) mit dem zweiten Eingang dieses Exklusiv-ODER-Gliedes (2) gebildete Kombinations-Glieder (z.B. 1/2) vorgesehen sind, daß diese Kombinations-Glieder (z.B. 1/2) in n-1 Codierstufen (C1, C2, C3), jedoch mindestens in e i n e r Codierstufe (C1; Fig. 3) angeordnet sind, daß die Kombinations- Glieder (/5, 6/7, 8/9; 11/12, 13/14, 16/17, 18/19, 21/22, 23/24, 25/26; Fig. 9) jeweils einer Codierstufe (C2; C3 derart miteinander verbunden sind, daß jeweils der erste Eingang des UUD-Gliedes eines der Kombinations-Glieder (z.B.6. threshold value element according to one of the preceding claims, d a it is indicated that the binary coder (BC) for the number of the input signal (s) to be assessed are each dual-coded, i.e. representing dual numbers Signals via n binary encoder outputs (1AO, 1Al, 2AO, 3AO) to the comparison circuit (e.g. VGS1) can be output that for the binary coder (BC) from AND gates (1, 4, 6, 8, 11, 13, 16, 18, 21, 23, 25; Fig. 9) and exclusive OR gates (2, 5, 7, 9, 12, 14, 17, 19, 22, 24, 26) by connecting the first input together an AND element (e.g. 1) and the first input of an exclusive OR element (e.g. 2) and the second input of this AND element (1) with the second input of this Combination elements (e.g. 1/2) formed by the exclusive OR element (2) are provided, that these combination elements (e.g. 1/2) in n-1 coding levels (C1, C2, C3), however are arranged at least in one coding stage (C1; Fig. 3) that the combination Limbs (/ 5, 6/7, 8/9; 11/12, 13/14, 16/17, 18/19, 21/22, 23/24, 25/26; Fig. 9) respectively a coding stage (C2; C3 are connected to one another in such a way that the first Input of the UUD element of one of the combination elements (e.g. 13/14) mit den Ausgang des Exklusiv-oDtuR-Gliedes eines anderen Kombinations-Gliedes (z.B. 11/12) verbunden ist, so daß sich eine kaskadenartige Anordnung ergibt, daß die zweiten Eingänge der Kombinations-Glieder einer Codierstufe (z.B. C3) jeweils mit einem Signaleingang (3E2, 3E3...3E8) und der erste Eingang des am Anfang der kaskadenartigen Anordnung befindlichen Kombinations-Gliedes (z.B. 11/12) mit dem übrigen Signaleingang (3E1) verbunden ist, daß die Ausgänge von jeweils zwei UND-Gliedern (4, 6; 11, 13; 16, 18; 21, 23) der Kombinations-Glieder, bei denen jeweils der erste Eingang des einen KombinaLons-Gliedes (z.B. 6/7) mit dem Ausgang des Exklusiv-ODER-Gliedes des anderen Kombinations-Gliedes (4/5) verbunden ist, an die Eingänge eines ODER-Gliedes (z.B. 3) angeschlossen sind, daß der Ausgang dieses ODER-Gliedes (3) und der Ausgang des UiTD-Gliedes (z.B. 8) eines weiteren Kombinations-Gliedes (z.B. 8/9) oder der Ausgang eines weiteren ODER-Gliedes (z.B. 15) der selben Codierstufe (z.B. C3) mit je einem Signaleingang (z.B. 2B1, ZE2, 2B3, 2B4) der nächsthöheren Codierstufe (C2) verbunden sind, daß der Ausgang des Exklusiv#ODER-Gliedes (z.B. 2) jeweils eines KombMsations-Gliedes (z0B. 1/2) in jeder Codierstufe (z.B. C1) ein Binärcodierer-Äusgang (1A0) ist und daß der Ausgang des UND-Gliedes (z.B. 1) des in der höchsten Codierstufe (C1) angeordneten Kombinations-Gliedes (1/2) ein weiterer Binärcodierer-Ausgang (1A1) ist.13/14) with the output of the exclusive oDtuR link of another combination link (e.g. 11/12) is connected, so that there is a cascade-like arrangement that the second inputs of the combination elements of a coding stage (e.g. C3) each with a signal input (3E2, 3E3 ... 3E8) and the first input of the at the beginning of the cascade-like arrangement located combination link (e.g. 11/12) with the remaining signal input (3E1) is connected, that the outputs of two AND gates (4, 6; 11, 13; 16, 18; 21, 23) of the combination links, in each of which the first Input of one KombinaLons element (e.g. 6/7) with the output of the exclusive OR element of the other combination element (4/5) is connected to the inputs of an OR element (e.g. 3) are connected that the output of this OR gate (3) and the output of the UiTD element (e.g. 8) of another combination element (e.g. 8/9) or the Output of another OR element (e.g. 15) of the same coding level (e.g. C3) with one signal input each (e.g. 2B1, ZE2, 2B3, 2B4) of the next higher coding level (C2) are connected that the output of the exclusive #OR gate (e.g. 2) each one Combination element (e.g. 1/2) a binary encoder output in each coding level (e.g. C1) (1A0) and that the output of the AND gate (e.g. 1) of the in the highest coding level (C1) arranged combination element (1/2) another binary encoder output (1A1) is.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3007849A1 (en) * 1979-03-02 1980-09-11 Director Of The National Inst LOGIC CIRCUIT

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DE3007849A1 (en) * 1979-03-02 1980-09-11 Director Of The National Inst LOGIC CIRCUIT

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