DE2635315A1

DE2635315A1 - Telephone exchange with internal data interchange - linked by bus without using fixed time period for freeing bus

Info

Publication number: DE2635315A1
Application number: DE19762635315
Authority: DE
Inventors: Dieter Dipl Ing Fey
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-08-05
Filing date: 1976-08-05
Publication date: 1978-02-09

Abstract

The telephone exchange transmits daa between devices connected together by a data bus and subject to priority criteria. Devices of lower priority pass requests on to devices of higher priority and are otherwise not involved in data transfer. This reduces the time for which the bus is engaged. There is no centrally-fixed time period that has to elapse before the bus can be freed for data transmission.

Description

Schaltungsanordnung für die tbertragung von Daten zwischen Teil-Circuit arrangement for the transmission of data between partial

einrichtungen einer Daten verarbeiteiden Anlage, insbesondere einer FernsprechvermittltmEsanlage Es sind bereits Daten verarbeitende Anlagen bekannt, zu denen insbesondere Fernsprechvermittlungsanlagen gehören und bei denen verschiedene Einrichtungen vorgesehen sind, zwischen denen für die Abwicklung der vorgesehenen Vorgänge Daten zu übertragen sind.facilities of a data processing system, in particular a Telephone exchange system Data processing systems are already known to which in particular telephone exchanges belong and in which various Facilities are provided between those provided for the settlement of the Transactions data are to be transferred.

Hierzu sind zunächst die beteiligten Einrichtungen zusammenzufhren und danach kann die eigentliche Datenübertragung abgewickelt werden. Bei den infrage kommenden Einrichtungen kann es sich um mehr oder weniger kompliziert aufgebaute Teileinrichtungen der Anlage handeln, wozu beispielsweise rechnergesteuerte Teilsteuerwerke und besondere Speicher gehören können. Vielfach werden für die Zusammenführung von Teileinrichtungen besonders zentrale Einrichtungen verwendet, wie zum Beispiel einen Zuteller (siehe DAS2434689, 23 27 669) oäer einen zentralen Speicher (siehe DAS 23 34 859).To this end, the institutions involved must first be brought together and then the actual data transfer can be carried out. With the in question Upcoming facilities can be more or less complexly structured Acting partial devices of the system, including, for example, computer-controlled partial control units and may include special memories. In many cases, the merging of Sub-facilities used especially central facilities, such as one Allocator (see DAS2434689, 23 27 669) or a central memory (see DAS 23 34 859).

Eine derartige zentrale Einrichtung, die zur Zusammenführung der beteiligten Einrichtunzen zu dienen hat, kann auch derart ausgebildet werden, daß es möglich ist, der Anlage zur Erweiterung zusätzliche Teile hinzuzufügen (siehe DAS 12 06 183). Es muß dann aber damit gerechnet werden, daß von vornherein für die Erweiterungsfähigkeit Vorleistungen bei der erwähnten zentralen Einrichtung erforderlich sind.Such a central facility that brings together those involved Einrichtunzen has to serve, can also be designed in such a way that it is possible is to add additional parts to the system for expansion (see DAS 12 06 183). However, it must then be expected that from the outset for the expandability Advance payments at the aforementioned central facility are required.

Es ist auch bekannt, bei einer infrage kommenden- Anlage bei der Zusammenfilhrung von Teileinrichtungen für die Datenübertragung Anforderungsprioritäten der verschiedenen Teileinrichtungen zu berlicksichtigen. Dabei kann eine Teileinrichtung, die einem zentralen Prozessor näher liegt, eine höhere Anforderungspriorität haben, als eine Teileinrichtung, die vom zentralen Prozessor weiter entfernt ist (siehe prozessor handbook pdp 11, Seiten 2-1, 2-9 und 2-10). Um dies zustande zu bringen, kann eine Kettenschaltung vorgesehen sein, die aus den Teileinrichtungen individuell zugeordneten Kettengliedern besteht, die zur Festlegung der Anforderungspriorität in eine erste Leitung eingeschleift sind, über die in den Kettengliedern Anforderungssignale gerichtet an Teileinrichtungen jeweils niedrigerer Anforderungspriorität weitergebbar sind (siehe Handbuch 4/73/MINCAL 621, DIETZ Coq8uter Systeme, Seiten 52 bis 65).It is also known for a candidate plant to be merged of sub-devices for data transmission request priorities of the various Partial facilities to be taken into account. In this case, a sub-device that a central Processor closer, a higher request priority as a subdevice that is farther away from the central processor (see processor handbook pdp 11, pages 2-1, 2-9 and 2-10). To make this happen too bring, a derailleur can be provided from the sub-devices individually assigned chain links are used to determine the priority of requests are looped into a first line via which request signals in the chain links directed to sub-facilities each with a lower requirement priority (see manual 4/73 / MINCAL 621, DIETZ Coq8uter Systems, pages 52 to 65).

Die Kettenglieder können dann noch zur Belegungssignalisierung an eine zweite Leitung angeschlossen sein. Die Datenübertragung setzt hier erst ein, nachdem über eine weitere Leitung um eine vorgegebene Zeitspanne verzögert eine Quittung geschickt worden ist, welche bei den beteiligten Teileinrichtungen zu empfangen ist. An den Bus sind hier außer einem zentralen Prozessor noch weitere rechnergesteuerte Teileinrichtungen angeschlossen, zwischen denen Jedoch Daten nur unter Vermittlung des zentralen Prozessors übertragen werden können.The chain links can then still be used for occupancy signaling a second line must be connected. The data transfer only starts here, after being delayed by a specified period of time via another line Acknowledgment has been sent, which is to be received by the participating sub-devices is. In addition to a central processor, there are other computer-controlled processors on the bus Sub-facilities connected, between which, however, data is only mediated the central processor can be transferred.

Bei der nachfolgend angegebenen erfindungsgemäßen Schaltungsanordnung ist vermieden, daß bei Datenübertragungen zwischen zwei Teileinrichtungen eine dritte Teileinrichtung mit in Anspruch genommen werden muß. Damit wird vorteilhafterweise die zeitliche Inanspruchnahme des Bus verringert. Durch die erfindungsgemäße Schaltungsanordnung wird darüber hinaus such die Aufgabe gelöst, eine weitere Verringerung der zeitlichen Inanspruchnahme des Bus zu erzielen.In the circuit arrangement according to the invention specified below avoids the need for a third subdevice when data is transmitted between two sub-devices Part of the facility must also be used. This is advantageous the time taken on the bus is reduced. By the circuit arrangement according to the invention is also achieved the task of further reducing the time To achieve occupancy of the bus.

Dadurch werden dann auch offensichtlich Verzögerungen bei der Zuteilung des bus vermieden, die auftreten können, wenn er während einer Anforderung bereits durch eine Datenübertragung belegt ist.As a result, there are obvious delays in the allocation of the bus that can occur if it was already on during a request is occupied by a data transfer.

Dies wird unter anderem dadurch erreicht, daß vermieden wird, eine zentral vorgegebene feste Zeitspanne vorzusehen, die jeweils bis zur Freigabe des Bus für eine Datenübertragung abzulaufen hat. Eine derartige Zeitspanne muß zudem auch einen gewissen Sicherheitsanteil haben, während der ebenfalls der Bus gleichsam belegt ist.This is achieved, among other things, by avoiding a centrally specified fixed period of time to be provided, each until the release of the Bus has to expire for a data transfer. Such a period of time must also also have a certain safety component, during which the bus as it were is occupied.

Wenn die Anzahl der am Bus angeschlossenen Teileinrichtungen vergrößert wird, haben zu übertragende Signale größere Laufzeiten. Es muß dann diese Zeitspanne entweder durch besondere Maßnahmen geändert werden oder sie müsse von vornherein auf die maximal mögliche Anzahl solcher Einrichtungen eingestellt sein. In Jedem Fall zeig es sich, daß mit dieser Technik Nachteile verbunden sind. Die Erfindung gibt demgegenüber eine ganz andere Technik an, die, wie b reits erwähnt, die angegebenen Nachteile vermeidet und die sich hierfür unter anderem auf die Wirkungsweise und auf den Aufbau Se: Kettenglieder auswirkt.When the number of partial devices connected to the bus increases signals to be transmitted have longer transit times. It must then be this period of time either through special measures or it must be changed from the outset to the maximum possible Number of such facilities discontinued be. In any case, it turns out that there are disadvantages associated with this technique. In contrast, the invention specifies a completely different technology which, as already mentioned, avoids the specified disadvantages and which, among other things, affects the mode of action and affects the structure Se: chain links.

Bei der Erfindung wird von einer Schaltungsanordnung für die über tragung von Daten zwischen Teileinrichtungen einer Daten verarbei tenden Anlage, insbesondere eine Fernsprechvermittlungsanlage, aut gegangen, bei der die Teileinrichtungen über einen Bus verbindbar sind, der über eine Kettenschaltung angefordert und zugeteilt wirc die aus den Teileinrichtungen individuell zugeordneten Kettengliedern besteht, die zur Festlegung der Anforderungspriorität in eine erste Leitung eingeschleift sind, über die in den Kettengliedern Anforderungssignale gerichtet an Teileinrichtungen jeweils niedrigerer Anforderungspriorität weitergebbar sind, und die zur Belegungssignalisierung an eine zweite Leitung angeschlossen sind. ze Schaltungsanordnung ist gemäß der Erfindung dadurch gekennzeichnet daß innerhalb jedes Kettengliedes ein Verriegelungsschaltglied in die als Verriegelungsleitung mit ausgenutzte erste Leitung eingeschleift ist, dem außer einem Anforderungssignal der zugehörigen Teileinrichtung auch ein Verriegelungssignal als weitergegebenes Anforderungssignal einer in der Kette liegenden Teileinrichtung mi höherer Anforderungspriorität zuführbar ist, daß ein zugeführtes Verriegelungssignal die Annahme und Weitergabe eines Anforderungssignals beim Verrlegelungsschaltglied sperrt, daß die Kettengliede in gleicher Reihenfolge wie in die Verriegelungsleitung in die als Belegungsleitung ausgenutzte und zu einer Ringleitung zusammengeschaltete zweite Leitung eingeschleift sind, daß ein als Verriegelungssignal weitergegebenes Anforderungssignal auch als Belegungssignal über die Belegungsleitung und über die Jeweils übrigen Kettenglieder weitergebbar ist, wobei mit der Weitergabe-dort Jeweils die Sperrung und Weitergabe von Anforderungssignalen bei den dorti gen Verriegelungsschaltgliedern bewirkt wird, daß die Zeitspanne zwischen der ersten Weitergabe eines Belegungssignales von einem Kettenglied und der Rückkehr eines Belegungssignales über die Beleg gungsleitung und die übrigen Kettenglieder zu einem Ausgang dieses Kettengliedes länger ist als-die iängste Zeitspanne für die Weitergabe eines Verriegelungssignals zum in der Reihenfolge letzten nachgeordneten Kettengliedes, daß bei Rückkehr des Belegungssignals über die übrigen Kettenglieder bei dem betreffenden Kettenglied unter Mitwirkung des von der zugehörigen Teileinrichtung gelieferten und aufgenommenen Anforderungssignals ein Zuteilungssignal an diese Teileinrichtung geliefert wird und daß aufgrund eines Anforderungssignals an die anfordernde Teileinrichtung ein Nichtzuteilungssignal geliefert wird1 wenn gleichzeitig ein Verriegelungssignal oder/und ein Belegungssignal beim zugehörigen Kettenglied ansteht, das Jeweils von einem Kettenglied höherer oder niedrigerer Anforderungspriorität herrührt.In the invention of a circuit arrangement for the over transfer of data between sub-units of a data processing plant, in particular a telephone exchange, aut, in which the sub-devices can be connected via a bus, which is requested and allocated via a chain connection wirc consists of the chain links individually assigned to the partial facilities, looped into a first line to determine the priority of requests are, via the request signals in the chain links directed to sub-devices each lower request priority can be passed on, and the occupancy signaling are connected to a second line. Ze circuit arrangement is according to the Invention characterized in that a locking switch member within each chain link is looped into the first line used as a locking line, in addition to a request signal from the associated sub-device, there is also a locking signal as a forwarded request signal from a subdevice in the chain With a higher request priority it can be supplied that a supplied locking signal the acceptance and forwarding of a request signal at the locking switching element blocks that the chain links in the same order as in the locking line into the one used as an occupancy line and interconnected to form a ring line second line are looped in that a passed as a locking signal Request signal also as an occupancy signal via the occupancy line and via the Each remaining chain link can be passed on, with the passing on there in each case the blocking and forwarding of request signals for the locking switching elements there causes the period of time between the first transmission of an occupancy signal of a chain link and the return of an occupancy signal via the receipt management and the remaining chain links to an exit of this chain link is longer than the The longest time span for the transmission of a locking signal to the in the sequence last downstream chain link that when the occupancy signal returns the other chain links in the relevant chain link with the assistance of request signal delivered and received by the associated sub-device an allocation signal is supplied to this sub-device and that due to a Request signal to the requesting sub-device a non-allocation signal is delivered1 if a locking signal and / or an occupancy signal at the same time pending at the associated chain link, each from a chain link higher or lower request priority.

Die bereits erwähnten Vorteile werden unter anderem dadurch erzielt, daß die zu einer Ringleitung zusammengeschaltete Belegungsleitung vorgesehen ist, über die das Belegungssignal, das von einem Kettenglied geliefert wird, zu diesem Kettenglied wieder zurückkehren kann und damit die Sperrung der Annahme und Weitergabe von Anforderungssignalen bei den Verriegelungsschaltgliedern der übrigen Kettenglieder signalisiert. Unmittelbar darauf kann die angeforderte Datenübertragung einsetzen. Eine besondere Sicherheitszeitspanne ist dann nicht mehr erforderlich. Die Zeit bis zur Rückkehr eines Belegungssignales vergrößert sich hier automatisch, wenn die Anlage durch weitere Teileinrichtungen erweitert wird. Besondere Anpassungsmaßnahmen, die an einer zentralen Einrichtung vorzunehmen wären, entfallen daher hier vorteilhafterweise. Die Verringerung der zeitlichen Inanspruchnahme des Busses ist besonders vorteilhaft, wenn über den Bus außer Steuerdaten, die unter anderem die Zusammenarbeit der Teileinrichtungen regeln, auch Nutzdaten zu übertragen sind, die bei der Verarbeitung der von externen Einrichtungen zugelieferten Daten anfallen.The advantages already mentioned are achieved, among other things, by that the occupancy line interconnected to form a ring line is provided, over which the occupancy signal, which is supplied by a chain link, to this Chain link can return again and thus the blocking of the acceptance and transfer of request signals at the interlocking switching links of the remaining chain links signals. The requested data transfer can start immediately afterwards. A special safety period is then no longer required. The time until the return of an occupancy signal increases here automatically, if the system is expanded by further partial facilities. Special adaptation measures, which would have to be carried out at a central facility are therefore advantageously omitted here. The reduction in the time taken on the bus is particularly advantageous, if via the bus in addition to control data, which, among other things, the cooperation of the sub-devices rules, also user data are to be transmitted that are used during the processing of the external Data supplied to facilities are incurred.

Ein Ausführungsbeispiel für die Erfindung wird im folgenden anhand von zwei Figuren näher erläutert. Davon zeigt Figur 1 eine Anlage mit einem Bus und mit mehreren daran angeschlossenen Teileinrichtungen, deren Kettenglieder über eine Verriegelungsleitung und über eine Belegungsleitung verbunden sind. In der Figur 2 ist dann der Aufbau eines Kettengliedes aus VerknUpfungsgliedern und aus Kippschaltungen gezeigt. Außerdem sind noch die Tabellen Nr. 1 und Nr. 2 beigefügt, in denen in den Zeilen a...k die an den Signaleingängen und Signal ausgängen eines Kettengliedes bei den verschiedenen Betriebszuständen auftretenden Signale sowie die Betriebszustände der zugenörigen Kippschaltungen angegeben sind.An exemplary embodiment of the invention is illustrated below with reference to explained in more detail by two figures. Of these, Figure 1 shows a system with a bus and with several sub-devices connected to it, their chain links over a locking line and are connected via a seizure line. In the Figure 2 is then the Structure of a chain link from connecting links and shown from flip-flops. There are also Tables No. 1 and No. 2 attached, in which in lines a ... k the signal inputs and signal outputs of a chain link in the various operating states occurring signals and the operating states of the associated flip-flops are specified.

In der Figur 1 ist eine Anlage mit dem Bus HH gezeigt, deren Teileinrichtungen Sa...Si...Sk über diesen Bus HH verbindbar sind.. Der Bus HH wird über die Kettenschaltung mit den Kettengliedern Ea...In the figure 1 a system with the bus HH is shown, its sub-devices Sa ... Si ... Sk can be connected via this bus HH .. The bus HH is connected via the chain connection with the chain links Ea ...

Ei.. .Ek angefordert und zugeteilt. Der Teileinrichtung Sa ist das Kettenglied Ea, der Teileinrichtung Si ist das Kettenglied Ei und der Teileinrichtung Sk ist das Kettenglied Ek individuell zugeordnet. Jedes Kettenglied hat drei Signaleingänge und vier Signalausgänge. So hat das Kettenglied Ei die drei Signaleingänge LI, VI und ANF. Außerdem hat es die Signalausgänge L0, V0, T und R. Die diesen Signaleingängen zugeführten und von diesen Signalauggängen abgegebenen wirksamen Signale werden im folgenden der Ubersichtlicb keit halber jeweils entsprechend wie die Signaleingänge bzw. Signalausgänge bezeichnet werden. Die Kettenglieder der Kettenschaltungen sind über die Verriegelungsleitung W und über die Belegungsleitung LL verbunden. So ist die Verriegelungsleitung VV an den Signaleingang VI und an den Signalausgang VO beim Kettenglied Ei angeschlossen. In entsprechender Weise ist sie an die anderen Kettenglieder angeschlossen. Die Belegungsleitung LL ist an den Signaleingang LI und an den Signalausgang L0 des Kettengliedes Ei angeschlossen und in entsprechender Weise auch an die. übrigen Kettenglieder angeschlossen. Jedoch ist die Signalleitung LL, wie in der Figur 1 ohne weiteres erkennbar ist, zu einer Ringleitung zusammengeschaltet. Das Kettenglied Ei hat noch den Signaleingang ANF, zu dem eine Leitung von der zugeordneten Teileinrichtung Si her hinführt. Außerdem hat das Kettenglied Ei noch den Signalausgang T, über den das Tri-State-Gatter G gesteuert wird, über das die Teileinrichtung Si an den Bus HH anschaltbar ist. Über den Signalausgang T wird gegebenenfalls ein Zuteilungssignal T = 1 geliefert, das die Anschaltung der Teileinrichtung Si für die Dauer seines Auftretens bewirkt. Vom Signalausgang T führt außerdem auch eine Leitung zur Teileinrichtung Si, welche dort die Anschaltung signalisiert. Außerdem führt noch vom zur Teileinrichtung Si, über die gegebenenfalls ein Nichtzuteilungssignal geliefert wird, wenn der Bus HH durch die Teileinrichtung Si angefordert wurde und wenn der Bus HK bereits durch eine andere Teileinrichtung belegt ist oder wenn er durch eine Teileinrichtung mit höherer Anforderungspriorität angefordert ist. Ist der Bus HH dagegen nicht belegt, so wird er über das Tri-State-Gatter G mit dem internen Bus Hi der Teileinrichtung Si verbunden. Bekanntlich ist die Schaltstrecke eines derartigen Gatters entweder sehr hochohmig oder niederohmig. Ist sie niederohmig, so können Signale mit dem binären Wert 1 oder 0 weitergegeben werden (siehe z.B. tIcMOS Handbook, Motorola Semiconductors, First Edition October 1973, Seiten 6.20 und 6.21). Die anderen Kettenglieder, wie die Kettenglieder Ea und Elr sind in entsprechender Weise mit den zugehörigen Teileinrichtungen Sa und Sk verbunden. Die Teileinrichtungen Sa...Sk sind noch mit der Einrichtung W verbunden. Handelt es sich z.B. um eine Fernsprechvermittlungsanlage, so kann es sich bei der Einrichtung W um das Koppelnetzwerk handeln, das durch mehrere rechnergesteuerte Teilsteuerwerke gesteuert wird. Nach der Zuteilung des Bus wird über diesen auch die Adresse einer an der Datenübertragung zu beteiligenden anderen Teileinrichtung bzw. Teilsteuerirerks geschickt. Die Daten können dann direkt zwischen den beiden beteiligten Teilsteuerwerken übertragen werden. An den Bus HR ist auch noch der Speicher P angeschlossen, der selber keine Anforderungssignale liefern kann, der aber mit Hilfe seiner Adresse, die von einem Teilsteuerwerk geliefert wird, an einer Datenübertragung beteiligt werden kann. Von dort können dann beispielsweise auch die zunächst hingescickten Daten durch ein anaeres 'Seilsieuerwerk abgeholt werden.Ei .. .Ek requested and assigned. The sub-facility Sa is this Chain link Ea, the sub-device Si is the chain link Ei and the sub-device The chain link Ek is individually assigned to Sk. Each chain link has three signal inputs and four signal outputs. The chain link Ei has the three signal inputs LI, VI and ANF. It also has the signal outputs L0, V0, T and R. These signal inputs supplied and emitted from these signal outputs are effective signals In the following, for the sake of clarity, they correspond to the signal inputs or signal outputs are designated. The chain links of the derailleurs are connected via the locking line W and via the occupancy line LL. So is the locking line VV to the signal input VI and to the signal output VO connected to the chain link egg. In a corresponding way it is to the others Chain links connected. The occupancy line LL is connected to the signal input LI and connected to the signal output L0 of the chain link Ei and in a corresponding manner Way also to the. remaining chain links connected. However, the signal line is LL, as can be easily seen in FIG. 1, interconnected to form a ring line. The chain link Ei still has the signal input ANF, to which a line from the assigned Subdevice Si leads back. In addition, the chain link Ei still has the signal output T, via which the tri-state gate G is controlled, via which the sub-device Si can be connected to the bus HH. If necessary, a Allocation signal T = 1 supplied, which the connection of the subdevice Si for causes the duration of its occurrence. From the signal output T there is also a Line to the sub-device Si, which there the connection signals. In addition, leads from to the subdevice Si, via which a non-allocation signal may be sent is delivered when the bus HH has been requested by the subdevice Si and if the bus HK is already occupied by another sub-device or if it is requested by a subdevice with a higher request priority. is the bus HH, however, is not used, so it is via the tri-state gate G with the internal bus Hi of the subdevice Si connected. As is known, the switching path such a gate either very high or low resistance. Is it low resistance signals with the binary value 1 or 0 can be passed on (see e.g. tIcMOS Handbook, Motorola Semiconductors, First Edition October 1973, pages 6.20 and 6.21). The other chain links, such as the chain links Ea and Elr, are similar Way connected to the associated sub-devices Sa and Sk. The partial facilities Sa ... Sk are still connected to facility W. For example, is it a Telephone switching system, the facility W can be the coupling network act, which is controlled by several computer-controlled sub-control units. To The allocation of the bus is also the address of the data transmission via this to be involved other sub-device or Teilsteuerirerks sent. The data can then be transferred directly between the two sub-control units involved. The memory P, which itself does not have any request signals, is also connected to the bus HR can deliver, but with the help of its address, which is supplied by a sub-control unit can be involved in a data transmission. From there, for example the data that were initially sent was also picked up by an anaeres' cable fireworks will.

Bei dem in Figur 2 gezeigten Beispiel für den Aufbau eines Kettengliedes sind ebenfalls die drei Signaleingänge EIF, VI, LI und die vier Signalausgänge VO, T, 80 und R vorgesehen. Die verschiedenen Signale bringen jeweils die bisher angegebenen Wirkungen hervor, wenn sie den binären Wert 1 haben. Sonst haben sie jeweils den binären Wert 0. Bei Jedem Kettenglied sind die Signalausgänge VO, T, LO und R an die Signaleingänge ANF, VI und LI über Verknüpfungsglieder angeschlossen, die beim vorgeschriebenen Zusammenwirken der zugelieferten Eingangssignale zur Abgabe von Ausgangssignalen mitwirken. Außerdem sind dabei noch jeweils Kippschaltungen eingefügt, die durch ihre verschiedenen stabilen Zustände zugleich den jeweiligen Betriebszustand des betreffenden Kettengliedes festlegen. Diese Kippschaltungen werden durch die Eingangssignale mit gesteuert. Bei dem in Figur 2 gezeigten Kettenglied ist die Verriegelurrgskippschaltung V, die Belegungskippschaltung B und die Laufzeitkippschaltung L vorgesehen. Außerdem sind als Verknüpfungsglieder die UND-Glieder Ul, U2, U3, U4, U5 und U6 sowie die ODER-Glieder M2, M3 und M4 vorgesehen. Schließlich ist noch das NOR-GliedNl vorgesehen. Die Kippschaltungen selber sind jeweils hier in an sich bekannter Weise aus zwei NOR-Gliedern aufgebaut (siehe auch Siemens-Aktiengesellschaft: "Integrierte Digitalbausteine" 1974, von K.Reiß u.a., Seiten 62 und 63). Jeweils einem Eingang der Kippschaltungen V und L ist noch ein NICHT-Glied vorgeschaltet, das durch einen Punkt angedeutet ist. Jede dieser Kippschaltungen hat in an sich bekannter Weise jeweils zwei Steuereingänge. Außerdem hat jede Kippschaltung einen Steuerausgang. So hat die Kippschaltung V den Steuerausgang QV, die Kippschaltung B den Steuerausgang QB und die Kippschaltung L den Steuerausgang QL. Wenn an einem dieser Steuerausgänge jeweils ein Steuersignal mit dem binären Wert 1 geliefert wird, so wird die Kippschaltung als im Arbeitszustand befindlich angesehen. Andernfalls ist sie im Ruhezustand, wobei bei ihrem Steuerausgang ein Steuersignal mit dem binären Wert 0 geliefert wird.In the example shown in Figure 2 for the structure of a chain link are also the three signal inputs EIF, VI, LI and the four signal outputs VO, T, 80 and R provided. The different signals each bring the ones indicated so far Effects emerge when they have the binary value 1. Otherwise they each have the binary value 0. The signal outputs VO, T, LO and R are on for each chain link the signal inputs ANF, VI and LI are connected via logic elements that are used with prescribed interaction of supplied input signals contribute to the delivery of output signals. In addition, there are also flip-flops inserted, which by their different stable states at the same time the respective Determine the operating status of the chain link concerned. These flip-flops are controlled by the input signals. In the chain link shown in FIG is the latching switch V, the occupancy switch B and the run time switch L provided. In addition, the AND elements Ul, U2, U3, U4, U5 and U6 and the OR gates M2, M3 and M4 are provided. Finally is still the NOR-GliedNl provided. The flip-flops themselves are here in themselves As is known, made up of two NOR members (see also Siemens-Aktiengesellschaft: "Integrated digital modules" 1974, by K.Reiß et al., Pages 62 and 63). Respectively an input of the flip-flops V and L is preceded by a NOT element, which is indicated by a point. Each of these flip-flops has in itself as is known, two control inputs each. In addition, each toggle switch has one Control output. The trigger circuit V has the control output QV, the trigger circuit B the control output QB and the flip-flop L the control output QL. If on one A control signal with the binary value 1 is supplied to each of these control outputs is, the flip-flop is considered to be in the working state. Otherwise it is in the idle state, with a control signal with the binary at its control output Value 0 is returned.

Bei der Verriegelungskippschaltung V ist noch ein zweiter Steuerausgang ausgenutzt, der mit einem Eingang des UND-Gliedes U3 verbunden ist.The interlocking toggle circuit V has a second control output utilized, which is connected to an input of the AND gate U3.

Bei dem in Figur 2 gezeigten Kettenglied ist in die Verriegelungsleitung W das Verriegelungsschaltglied mit den VerknUpfungsgliedern N1, U1 und N4 und mit der Kippschaltung V eingeschleift. Die Verriegelungsleitung VV ist an den Signaleingang VI und an den Signalsausgang VO angeschlossen. Ein Eingang des Verknüpfungsgliedes U1 ist an den Signaleingang ANF angeschlossen. Dem Verriegelungsschaltglied kann daher das Anforderungssignal ANF = 1 der zugehörigen Teileinrichtung und ein Verriegelungssignal VI = 1 zugeführt werden. Dieses Verriegelungssignal trifft gegebenenfalls als weitergegebenes Anforderungssignal einer in der Kette liegenden Teilein- richtung mit höherer Anforderungspriorität ein. Wird z.B. das von der Teileinrichtung Sa abgegebene Anforderungssignal ANF = 1 Uber die Verriegelungsschaltglieder der in der Verriegelungsleitung VV vor dem Kettenglied Ei liegenden Kettenglieder weitergegeben, so trifft es als Verriegelungssignal VI = 1 beim Kettenglied Ei ein.In the chain link shown in Figure 2 is in the locking line W the interlocking switching element with the linking elements N1, U1 and N4 and with looped into the toggle switch V. The locking line VV is connected to the signal input VI and connected to the signal output VO. An input of the logic element U1 is connected to the signal input ANF. The interlocking switching element can therefore the request signal ANF = 1 of the associated sub-device and a locking signal VI = 1 are supplied. This interlocking signal may hit as passed Request signal from a part entry in the chain direction with a higher request priority. If, for example, the sub-facility Sa request signal ANF = 1 via the interlocking switching elements of the in the locking line VV is passed on to the chain links lying in front of the chain link Ei, so it arrives as a locking signal VI = 1 at chain link Ei.

Es sperrt dann die Annahme und Weitergabe eines Anforderungssignals beim Verriegelungsschaltglied des Kettengliedes Ei. Dieser Sperrvorgang ist bei dem in Figur 2 gezeigten Kettenglied erkennbar.It then blocks the acceptance and forwarding of a request signal at the interlocking switching link of the chain link Ei. This locking process is at the chain link shown in Figure 2 can be seen.

Trifft nämlich beim Signaleingang VI das erwähnte Verriegelungssignal mit dem binären Wert 1 ein, so wird durch Mitwirkung des Verkntipfungsgliedes N1 die Weitergabe eines gegebenenfalls eintreffenT den Anforderungssignals ANF = 1 über das Verknüpfungsglied U1 verhindert. Ist dagegen kein Verriegelungssignal VI = 1 eingetroffen, so kann das Anforderungssignal ANF = 1 über das Verknüpfungssignal U1 und die Kippschaltung .V zum Verknüpfungsglied M4 und von dort zum Signalausgang VO weitergeleitet werden. Ein bei einem Kettenglied eintreffendes Verriegelungssignal VI = 1 wird in jedem Falle unverzüglich vom Signaleingang VI über das Verknüpfungsglied M4 zum Signalausgang VO weitergegeben. Ein weitergegebenes Anforderungssignal ANF = 1 hat daher zur Folge, daß bei den in der Verriegelungsleitung W nachgeschalteten Kettengliedern die Annahme und Weitergabe eines Anferderungssignals von den jeweils zugehörigen Teileinrichtungen gesperrt wird. Bei einem Kettenglied wird auch jeweils ein angenommenes Anforderungssignal als Belegungssignal über den zugehörigen Signalausgang LO weitergegeben. Wie aus Figur 2 ersichtlich ist, ist nämlich der Signalausgang LO Jeweils über das Verknüpfungsglied M3 mit dem betreffenden Eingang des Verknüpfungsgliedes M4 verbunden.This is because the aforementioned interlocking signal hits the signal input VI with the binary value 1, then through the cooperation of the linking element N1 the forwarding of any incoming request signal ANF = 1 prevented via the logic element U1. On the other hand, if there is no locking signal VI = 1 arrived, the request signal ANF = 1 via the link signal U1 and the flip-flop .V to the logic element M4 and from there to the signal output VO are forwarded. A locking signal arriving at a chain link VI = 1 is set immediately in each case by the signal input VI via the logic element M4 passed on to the signal output VO. A forwarded request signal ANF = 1 therefore has the consequence that the downstream in the interlocking line W. Links in the chain accept and pass on a request signal from the respective associated partial facilities is blocked. In the case of a chain link, there is also each an accepted request signal as an occupancy signal via the associated signal output LO passed. As can be seen from Figure 2, namely the signal output LO In each case via the logic element M3 with the relevant input of the logic element M4 connected.

über den Signaleingang LI und den Signalausgang LO ist ein Kettenglied jeweils auch in die Belegungsleitung LL eingeschleift. Das über den Signalausgang LO weitergegebene Belegungssignal LO = 1 wird daher zum Signaleingang LI des in der als Ringleitung zusammengeschalteten Belegungsleitung LL jeweils nachfolgend eingeschleiften Kettengliedes weitergegeben. Innerhalb eines Kettengliedes wird das beim Signaleingang L1 eintreffende-Belegungssignal LI = 1 unter Mitwirkung der Kippschaltung L und der VerknUpfungsglieder U2 und M3 zum Signalausgang LO weitergegeben, siehe siehe2.There is a chain link via the signal input LI and the signal output LO each also looped into the occupancy line LL. That via the signal output The occupancy signal LO = 1 passed on to LO therefore becomes the signal input LI of the in the occupancy line LL interconnected as a ring line following each other looped chain link passed on. Within a chain link is the occupancy signal LI = 1 arriving at signal input L1 with the assistance of Flip-flop L and the linking elements U2 and M3 are passed on to the signal output LO, see see 2.

Außerdem gelangt es über das Verknüpfungsglied Nl auch zu einem Eingang des Verknüpfungsgliedes.U1 und sperrt damit bei Jeweils allen übrigen Kettengliedern die Annahme und Weitergabe von Anforderungssignalen ANF = 1. Bei der Weitergabe des Belegungssignals L0 = 1 über ein Kettenglied ist jeweils die Kippschaltung L umzuschalten. Wie bereits beschrieben, wird dagegen das Verriegelungssignal VI = 1 über ein Kettenglied jeweils weitergegeben, ohne daß eine derartige Umschaltung einer Kippschaltung erforderlich ist.In addition, it also reaches an input via the logic element Nl of the linking link U1 and thus locks all other chain links in each case the acceptance and forwarding of request signals ANF = 1. When forwarding of the occupancy signal L0 = 1 via a chain link is the flip-flop L in each case to switch. As already described, however, the locking signal VI = 1 is passed on via a chain link without such a switchover a toggle switch is required.

Dadurch wird sichergestellt, daß die Zeitspanne zwischen der ersten Weitergabe eines Belegn)gssignals LO = 1 von einem Kettenglied und der Rückkehr dieses Belegungssignales über die Belegungsleitung LL und die übrigen Kettenglieder zu diesem ersten Kettenglied länger ist als die längste Zeitspanne für die Weitergabe eines Verriegelungssignales VI = 1 zum in der Reihenfolge letzten nachgeordneten Kettenglied Sk. Damit ist dann auch zugleich sichergestellt, daß gegebenenfalls auch bei den Kettengliedern, die in der Reihenfolge vor dem Kettenglied liegen, bei dem das AnfordermEE signal ANF = 1-von der zugehörigen Teileinrichtung geliefert wurde, die Annahme und Weitergabe solcher Anforderungssignale von den jeweils zugehörigen Teileinrichtungen gesperrt ist, bevor der Bus mit derjenigen Teileinrichtung verbunden wird, die das zuerst ererwähnte Anforderungssignal ANF = 1 geliefert hatte. Es wird nämlich erst bei Rückkehr des Belegungssignals LI = 1 über die übrigen Kettenglieder ein Zuteilungssignal T = 1 an diese Teileinrichtung geliefert. Wieiaus Figur 2 erkennbar ist, ist Vorbedingung hierfür, daß zum Verknüpfungsglied U6 das Anforderungssignal ANF = 1 weitergegeben wurde und daß außerdem dorthin vom Ausgang QB der Belegungskippschaltung B ebenfalls ein Signal mit dem binären Wert 1 geliefert wird. Dies ist aber erst der Fall, wenn die Kippschaltung B in den dazu erforderlichen Betriebszustand durch das über den Signaleingang L1 zurückgekehrte Belegungssignal LI = 1 versetzt worden ist.This ensures that the time span between the first Passing on of a receipt signal LO = 1 from a chain link and the return this occupancy signal via the occupancy line LL and the other chain links this first chain link is longer than the longest time span for the transmission a locking signal VI = 1 to the last subordinate in the order Chain link Sk. This also ensures at the same time that if necessary also for the chain links that are in front of the chain link in the sequence, in which the AnfordermEE signal ANF = 1-supplied by the associated subdevice the acceptance and forwarding of such request signals from the respective associated Subdevices is blocked before the bus is connected to that subdevice which had supplied the first-mentioned request signal ANF = 1. It will namely only when the occupancy signal LI = 1 returns via the remaining chain links an allocation signal T = 1 is supplied to this subdevice. As can be seen from FIG is, a precondition for this is that the request signal is sent to logic element U6 ANF = 1 was passed on and that also there from output QB of the occupancy toggle switch B a signal with the binary value 1 is also supplied. But this is only the case the case when the flip-flop B is in the required operating state the occupancy signal LI = 1 returned via the signal input L1 has been offset is.

Bei Jedem Kettenglied ist an den Signalausgang T noch ein Zeitglied TT angeschlossen, welches die Weitergabe des Zuteilungssignals T = 1 nach einer vorgegebenen Zuteilungszeitspanne unterbricht. Durch diese Unterbrechung der Weitergabe des Zuteilungssignals T = 1 wird in der vorher damit belieferten Teileinrichtung veranlaßt, daß das von ihr bis dahin gelieferte Anforderungssignal ANF = 1 nicht rnebr geliefert wird. Dies hat, wie noch erläutert werden wird, zur Folge, daß auch die Verriegelungskippschaltungen in den einzelnen Kettengliedern wieder in ihren Anfangszustandversetzt werden, sodaß danach eine erneute Zuteilung des Bus HH möglich ist. Außerdem wird zugleich die Anschaltung der betreffenden Teileinrichtung an den Bus HH über das zugehörige Tri-State-Gatter beendet.There is also a timing element at the signal output T for each chain link TT connected, which the forwarding of the allocation signal T = 1 after a interrupts the specified allocation period. By this interruption of the transfer of the allocation signal T = 1 in the subdevice previously supplied with it causes that the request signal ANF = 1 delivered by it up to then has not been delivered will. As will be explained, this has the consequence that the latching flip-flops too in the individual chain links are returned to their initial state, so that afterwards a renewed allocation of the bus HH is possible. In addition, the Connection of the relevant sub-device to the HH bus via the associated tri-state gate completed.

Es wird von einem Kettenglied gegebnenfalls auch ein Nichtzuteilungssignal R = 1 über den Signalausgang R geliefert. Dies ist der Fall, wenn gleichzeitig mit einem Anforderungssignal ANF = 1 beim Signaleingang VI ein Verriegelungssignal VI = 1 oder/und beim Signaleingang L1 ein Belegungssignal LI = 1 beim betreffenden Kettenglied ansteht. Das erwähnte Anforderungssignal ANF = 1 wird nämlich zum Verknüpfungsglied U4 weitergegeben. Außerdem gelangt dorthin das Verriegelungssignal VI über das Verknüpfungsglied F2. Auch das Belegungssignal LI kann dorthin über die Verknüpfungsglieder U2, U3 und M2 gelangen, wenn die Annahme und Weitergabe des Anforderungssignals ANF = 1 gesperrt ist.A chain link may also issue a non-allocation signal R = 1 supplied via the signal output R. This is the case when at the same time with a request signal ANF = 1 at the signal input VI a locking signal VI = 1 and / and at the signal input L1 an occupancy signal LI = 1 at the relevant Chain link is pending. The aforementioned request signal ANF = 1 becomes the logic element U4 passed. In addition, the locking signal VI arrives there via the logic element F2. The occupancy signal LI can also be sent there via the logic elements U2, U3 and M2 arrive when the acceptance and forwarding of the request signal ANF = 1 Is blocked.

Wie bereits erläutert, ist Jedes Kettenglied mit drei Kippschaltuìgen ausgerüstet, siehe Figur 2. Dazu gehört zunächst die Verriegelungskippschaltung V, die mit der Annahme einer durch ein Anf-orderungssignal ANF = 1 gegebenen Anforderung vom Ruhezustand o in ihren Arbeitszustand 1 versetzt wird und die daraufhin das Anforderungssignal ANF = 1 als Verriegelungssignal VO = 1 weitergibt und die durch Ve,rschwinden des Anforderungssignales ANF = 1 in den Ruhezustand O zurUckversetzt wird. Außerdem gehört dazu die Belegungskippschaltung B, die durch das dem Kettenglied zugelieferte Verriegelungssignal VI = 1 in den Ruhezustand o bzw. durch eine im Kettenglied zugeliefertes Belegungssignal LI = 1 in den Arbeitszustand versetzt wird, sofern jeweils die Verriegelungskippschaltung V im Arbeitszustand 1 ist. Die Belegungskippschaltung B gibt im Arbeitszustand 1 Uber den Ausgang QB ein Signal mit dem binären Wert 1 ab, das bei angenommener Anforderung, also wenn die Verriegelungskippschaltung V im Arbeitszustand 1 ist, als Zuteilungssignal T = 1 weitergegeben wird. Jedes Kettenglied ist noch mit der Kippschaltung L ausgerüstet, die hier in der bereits beschriebenen Weise als Laufzeitkippschaltung ausgenutzt ist. Unter Mitwirkung dieser Laufzeitkippschaltung L werden die bei einem Kettenglied Jeweils eintreffenden Belegungssignale LI = 1 weitergegeben. Hierzu wird sie durch ein eintreffendes Belegungssignal LI = 1 in den Ruhezustand O versetzt, was d;e Weitergabe eines Belegungssignals LO = 1 über den Signalausgang LO veranlaßt, solange beim Signaleingang LI ein eintreffendes Belegungssignal LI = 1 ansteht. Durch ein Zuteilungssignal T = 1 desselben Kettengliedes wird die Laufzeitkippschaltung in den Arbeitszustand 1 versetzt. Das Zusammenwirken der betreffenden Kippschaltungen bei einem Kettenglied hat zur Folge, daß das Nichtzuteilungssignal R = 1 geliefert wird, wenn während des Anstehens des Anforderungssignals ANF = 1 beim Signaleingang ANF und des Belegungssignals LI = 1 beim Signaleingang LI die Verriegelungskippschaltung V in Ruhelage 0 und die Laufzeitkippschaltung L in Arbeitslage ist.As already explained, each chain link has three toggle shifts equipped, see Figure 2. First of all, this includes the interlocking toggle switch V, with the acceptance of a request given by a request signal ANF = 1 is moved from the idle state o to its working state 1 and the then that Request signal ANF = 1 as locking signal VO = 1 passes on and through The request signal ANF = 1 disappears and is set back to the rest state O will. It also includes the occupancy toggle switch B, which is controlled by the chain link supplied locking signal VI = 1 in the idle state o or by an im Occupancy signal LI = 1 supplied to the chain link put into the working state provided that the latching toggle circuit V is in the working state 1 in each case. the Occupancy toggle circuit B emits a signal in operating state 1 via output QB with the binary value 1, which is when the request is accepted, i.e. when the interlocking toggle switch V is in the working state 1, is passed on as the allocation signal T = 1. Each Chain link is still with the toggle switch L equipped that is used here in the manner already described as a delay time flip-flop. With the assistance of this runtime flip-flop L, the in a chain link In each case incoming occupancy signals LI = 1 are passed on. To do this, it is through an incoming occupancy signal LI = 1 is put into the idle state O, which d; e Passing on of an occupancy signal LO = 1 via the signal output LO causes as long as an incoming occupancy signal LI = 1 is present at the signal input LI. Through a Allocation signal T = 1 of the same chain link is the runtime flip-flop in the working state 1 is set. The interaction of the flip-flops concerned in the case of a chain link, the result is that the non-allocation signal R = 1 is supplied becomes if while the request signal ANF = 1 at the signal input ANF and the occupancy signal LI = 1 at the signal input LI the interlocking toggle switch V is in the rest position 0 and the runtime flip-flop L is in the working position.

In der beigefügten Tabelle Nr. 1 mit den Zeilen a...g sind die an den Signaleingängen und Signalausgängen eines Kettengliedes Ei auftretenden Signale sowie die damit verbundenen verschiedenen Betriebszustände der zugehörigen Kippschaltungen für diejenigen Betriebsfälle angegebeze, die auftreten, Wenn vor dem Auftreten eines Anforderungssignals bei dem betreffenden Kettenglied selber oder bei einem anderen Kettenglied der Bus frei ist. Bei einigen dieser Betriebsfälle, nämlich bei den in den Zeilen a und f erfaßten, wird der Bus HH der zugehörigen Systemkomponente Si, also beispielsweise einer Teileinrichtung oder einem Teilsteuerwerk, zugeteilt. Bei anderen Betriebsfällen, die in den Zeilen b...e erfaßt sind, wird der Bus der Systemkomponente Si nicht zugeteilt. In der Zeile g ist dann noch erfaßt, welche Signale und Betriebszustände auftreten, wenn die Systemkomponente Si die Busanforderung nach einer Zuteilung zurücknimmt und daher vom Bus abgeschaltet wird. In dieser Tabelle ist in der linken Spalte der Buszustand angegeben, also ob der Bus frei ist oder ob er zugeteilt ist. In der zweiten Spalte von links ist der stabile Zustand des Kettengliedes Ei zum Zeitpunkt tn angegeben, zu dem noch keine Busanforderung von der zugehörigen Systemkomponente Si gesetzt ist. In der mittleren Spalte sind dann die Ereignisse an den Eingängen des Kettengliedes Ei angegeben, die dann einen neuen stabilen Zustand des Kettengliedes Ei zum Zeitpunkt t(n+1) zur Folge haben, für den dann die an den Signaleingängen und Signalausgängen auftretenden Signale sowie die Betriebszustände der zugehörigen Kippschaltungen in der zweiten Spalte von rechts angegeben sind. Die ganz rechts liegende.Spalte enthält die Bezeichnung a... g der verschiedenen Zeilen. Es ist noch zu bemerken, daß zur Erfassung der Betriebszustände der Kippschaltungen B, V und L jeweils die an den Ausgängen QB, QV und QL dieser Kippschaltungen auftretenden Signale angegeben wind. Hat ein derartiges Signal den binären Wert 0, so wird die betreffende Kippschaltung als im RuhezustandObefindlich angesehen, hat das auftretende Signal den binären Wert 1, so wird die betreffende Kippschaltung als im Arbeitszustand 1 befindlich angesehen.In the attached table no. 1 with lines a ... g are the an Signals occurring at the signal inputs and signal outputs of a chain link Ei as well as the various operating states associated with the associated flip-flops for those operating cases that occur If before the occurrence of a Request signal with the relevant chain link itself or with another Chain link the bus is free. In some of these operating cases, namely in the detected in lines a and f, the bus HH becomes the associated system component Si, so for example a sub-device or a sub-control unit, allocated. In other operating cases, which are recorded in lines b ... e, the bus becomes the System component Si not allocated. In line g it is then also recorded which Signals and operating states occur when the system component Si makes the bus request withdraws after an allocation and is therefore switched off from the bus. In this The left column of the table shows the bus status, i.e. whether the bus is free is or whether it is assigned. The stable state is in the second column from the left of the chain link Ei specified at the time tn at which no bus request has yet been made is set by the associated system component Si. In the middle column are then the events at the inputs of the chain link Ei specified that then a new stable state of the chain link Ei at time t (n + 1) result for which the signals occurring at the signal inputs and outputs Signals and the operating states of the associated flip-flops in the second Column from the right. The rightmost column contains the name a ... g of the different lines. It should also be noted that in order to capture the Operating states of the multivibrators B, V and L are respectively those at the outputs QB, QV and QL of these flip-flops indicated the signals occurring. Has one of those If the signal has the binary value 0, the flip-flop in question is considered to be in the idle state viewed, if the occurring signal has the binary value 1, the relevant Toggle switch viewed as being in working state 1.

Für die in den Zeilen ... . f erfaßten Ereignisse an den Eingängen des Kettengliedes Ei wird zunächst davon ausgegangen, daß die an den Signaleingängen und an den Signalausgängen liegenden Signale allesamt den binären Wert 0 haben. Demgemäß ist in der zweiten Spalte von links dort angegeben, daß an den Signaleingängen LL, ANF, VI und an den Signalausgängen VO, T, R, LO Signale mit dem binären Wert 0 auftreten. Auch an den Ausgängen QB und QV der Kippschaltungen B und V treten Signale mit dem binären Wert 0 auf. Am Ausgang QL der Kippschaltung L tritt dagegen ein Signal mit dem binären Wert 1 auf. Diese Kippschaltung ist also in Arbeitslage.For those in the lines .... f recorded events at the inputs of the chain link Ei it is initially assumed that the signal inputs and the signals at the signal outputs all have the binary value 0. Accordingly, there is indicated in the second column from the left that at the signal inputs LL, ANF, VI and at the signal outputs VO, T, R, LO signals with the binary value 0 occur. Also at the outputs QB and QV of the flip-flops B and V occur Signals with the binary value 0. At the output QL of the flip-flop L occurs on the other hand a signal with the binary value 1. This toggle switch is therefore in the working position.

In der Zeile a ist der Betriebsfall erfaßt, bei dem die Systemkomponente Si alleine eine Busanforderung durch das Anforderungssignal ANF = 1 setzt. Daher tritt dieses Anforderungssignal am Signaleingang ANF auf, so dort also ein Signal mit dem binären Werti angelegt ist. Dies hat zur Folge, daß in der bereits beschriebenen Weise auch an den Signalausgängen VO und LO Signale mit dem binären Wert 1 auftreten. Außerdem wird das Belegungssignal LO -; 1 über die Belegungsleitung LL und alle übrigen Kettenglieder zum Signaleingang LI weitergegeben, wo dort daher zum Zeitpunktt(n+1) ebenfalls das Belegungssignal LI = 1 auftritt. Am Signaleingang VI bleibt dagegen ein Signal mit dem binären Wert 0 erhalten, da die Verriegelungsleitung W nicht zu einer Ringleitung geschlossen ist.In line a, the operating case is recorded in which the system component Si alone sets a bus request through the request signal ANF = 1. Therefore if this request signal occurs at the signal input ANF, so there is a signal with the binary value i is created. This has the consequence that in the already described In the same way, signals with the binary value 1 also appear at the signal outputs VO and LO. In addition, the occupancy signal LO -; 1 via the occupancy line LL and all other chain links are passed on to the signal input LI, where therefore at time t (n + 1) the occupancy signal LI = 1 also occurs. On the other hand, it remains at signal input VI received a signal with the binary value 0 because the locking line W is not is closed to a ring main.

nas Anforderungssignal ANF = 1 veranlaßt daher auch die Lieferung des Zuteilungssignals T = 1 über den Signalausgang T. Über den Si- gnalausgang R wird dagegen nicht das Nichtzuteilungssignal R = 1 geliefert, stattdessen bleibt dort ein Signal mit dem binären Wert 0 erhalten. Die drei Kippschaltungen 3, V und L wechseln ihren Betriebszustand aufgrund der zugeführten Signale, sodaß nunmehr an den Ausgängen QB und QV der Kippschaltungen B und V Signale mit dem binären Wert 1 liegen, während am Ausgang QL der Kippschaltung L ein Signal mit dem binären Wert 0 vorhanden ist.nas request signal ANF = 1 therefore also initiates delivery of the allocation signal T = 1 via the signal output T. Via the Si output R, on the other hand, does not receive the non-allocation signal R = 1, instead it remains there received a signal with the binary value 0. The three flip-flops 3, V and L change their operating state on the basis of the signals supplied, so that now at the outputs QB and QV of the multivibrators B and V signals with the binary value 1, while at the output QL of the flip-flop L a signal with the binary value 0 is present.

Verfolgt man im einzelnen innerhalb des Kettengliedes, wie es in Figur 2 dargestellt ist, die Auswirkung der verschiedenen angelegten Signale, so bestätigt sich, daß die in der Tabelle Nr. ç angegebenen Signale geliefert werden, wie es vorstehend beschrieben wurde. Bei diesem Betriebsfall wird der Bus HH der Systemkomponente Si zugeteilt.Followed in detail within the chain link, as shown in Figure 2 shows the effect of the various applied signals, so confirmed ensure that the signals specified in table no. ç are supplied as it is has been described above. In this operating case, the bus HH becomes the system component Si assigned.

In der Zeile b der Tabelle Nr. 1 ist der Betriebsfall beschrieben, bei dem eine Systemkomponente mit höherer Priorität alleine eine Busanforderung mit Hilfe des Anforderungssignals ANF = 1 setzt.The operating case is described in line b of table no. in which one system component with higher priority only makes a bus request using the request signal ANF = 1.

In diesem Fall tritt am Signaleingang ANF des Kettengliedes Ei nicht das Anforderungssignal ANF = 1 auf, sondern es bleibt stattdessen dort ein Signal mit dem binären Wert 0 erhalten. Das Anforderungssignal der Systemkomponente mit höherer Priorität wird aber über die Verriegelungsleitung VV und über die Belegungsleitung LL zu den Signaleingängen LI und VI des Kettengliedes Ei weitergegeben. worauf dort die Signale mit dem binären Wert 1 auftreten. Ausserdem wird ds auch über die Signalausgänge VO und LO weitergegeben, wo ebenfalls die Signale mit dem binären Wert 1 auftreten.In this case, the signal input ANF of the chain link Ei does not occur the request signal ANF = 1, but instead a signal remains there with the binary value 0. The request signal of the system component with higher priority is given via the interlocking line VV and via the occupancy line LL passed on to the signal inputs LI and VI of the chain link Ei. on what there the signals with the binary value 1 occur. In addition, ds is also available via the signal outputs VO and LO passed on, where the signals with the binary value 1 also occur.

Die Kippschaltungen B, V und L ändern nicht ihren Betriebszustand.The flip-flops B, V and L do not change their operating state.

Alle diese Vorgänge sind in der Spalte mit der Bezeichnung "stabiler Zustand von Ei zum Zeitpunkt t(n+1)" angegeben. In entsprechender Weise sind die sich ergebenden stabilen Zustände des Kettengliedes Ei bei den in den Zeilen c...f angegebenen Betriebsfällen angegeben. In der Zeile c ist der Betriebsfall angegeben, bei dem eine Systemkomponente mit niederer Priorität allein eine Busanforderung mit Hilfe des Anforderungssignals AN? = 1 setzt. In den Zeilen d und e sind die Betriebsfälle behandelt, bei denen gleichzeitig mit einer Busanforderung für das Kettenglied Ei eine Komponente höherer Priorität ebenfalls den Bus HH anfordert. Wegen der Laufzeit von Signalen über die Verriegelungsleitung W und über die Be- legungsleitung LL können die weitergegebenen Verriegelüngs'signale VI 5 1 und Belegungssignale LI = 1 vor oder nach dem Anforderungssignal ANF = 1 beim Kettenglied Ei eintreffen. Für beide Fälle ergibt sich Jedoch, daß der Bus HH der Systemkomponente Si nicht zugeteilt wird. Er wird- dem Kettenglied Ei auch nicht zugeteilt, wenn nur eine Systemkomponente mit niedrigerer Priorität alle iii eine Busanforderung gesetzt hat, wie es in der Zeile c erfaßt ist.All of these operations are more stable in the column labeled " State of Ei at time t (n + 1) "is given. The resulting stable states of the chain link Ei in the lines c ... f specified operating cases. In line c the operating case is given, in which one system component with lower priority only makes a bus request with the help of the request signal AN? = 1 sets. In lines d and e are the Operational cases are dealt with in which a bus request for the Chain link Ei a component of higher priority also requests the bus HH. Because of the transit time of signals via the interlocking line W and via the loading management LL can transmit the passed locking signals VI 5 1 and occupancy signals LI = 1 before or after the request signal ANF = 1 arrives at chain link Ei. In both cases, however, the result is that the bus HH of the system component Si is not is allocated. It is also not assigned to chain link Ei, if only one System components with lower priority every iii a bus request is set as recorded in line c.

In der Zeile f ist schließlich noch der Betriebsfall erfaßt, bei dem gleichzeitig mit der Anforderung des Bus HH für die Systemkomponente Si eine Busanforderung durch eine Komponente niederer Priorität vorliegt. In diesem Fall wird der Bus HH der Systemkomponente Si zugeteilt. Die dabei auftretenden Signale an den Signaleingängen und Signalausgängen des Kettengliedes Ei und an den Ausgängen der zugehörigen Kippschaltungen sind in der Zeile f angegeben.In line f, the operating case is finally recorded in which simultaneously with the request of the bus HH for the system component Si a bus request is present by a component with a lower priority. In this case the bus becomes HH allocated to the system component Si. The signals occurring at the signal inputs and signal outputs of the chain link Ei and at the outputs of the associated flip-flops are given in line f.

In der Zeile g ist schließlich noch der Betriebsfall behandelt, bei dem die Systemkomponente Si nach einer Zuteilung die Busanforderung zurücknimmt, wobei das Anforderungssignal ANF = 1 verschwindet, also nunmehr am Signaleingang ANF des Kettengliedes Ei ein Signal mit dem binären Wert 0 liegt. Dabei wird von einem Betriebszustand ausgegangen, der in der Zeile g in der zweiten Spalte von links angegeben ist und der übrigens mit dem in der Zeile a in der zweiten Zeile von rechts angegebenen Betriebszustand übereinstimmt.In line g, the operational case is finally dealt with, at which the system component Si withdraws the bus request after an allocation, where the request signal ANF = 1 disappears, so now at the signal input ANF of the chain link Ei there is a signal with the binary value 0. This is done by an operating state assumed in row g in the second column of is indicated on the left and by the way with the one in line a in the second line the operating condition indicated on the right.

Das Verschwinden des Anforderungssignals AIJF = 1 beim Signaleingang ANF hat zur Folge, daß auch das davon abgeleitete Belegungssignal und das davon abgeleitete Verriegelungssignal verschwindet, weshalb dann an den Signaleingängen VI und LI nurmehr Signale mit dem binären Wert O anliegen. Ebenso liegen dann an den Signalausgängen VO und LO nurmehr Signale mit dem binären Wert 0. Die Kippschaltungen werden dabei in die Betriebszustände zurückversetzt, die sie haben, wenn der Bus HH frei ist, wie es für die Zeilen a...f in der zweiten Spalte von links angegeben ist.The disappearance of the request signal AIJF = 1 at the signal input ANF has the consequence that the occupancy signal derived therefrom and that of it derived locking signal disappears, which is why then at the signal inputs VI and LI only signals with the binary value O are present. Then there are also the signal outputs VO and LO only have signals with the binary value 0. The flip-flops are reset to the operating status they had when the bus HH is free, as indicated for lines a ... f in the second column from the left is.

In der Tabelle Nr. 2 sind in den Zeilen h...k die Betriebsfälle behandelt, die auftreten, wenn die Systemkomponente Si eine Busanforderung setzt-und dabei der Bus HH bereits besetzt ist. Der Bus IIH kann dabei von einer Systemkomponente mit niederer Priorität be- besetzt sein oder er kann auch durch eine Systemkomponente mit höherer Priorität bereits besetzt sein. - In allen Fällen wird der Bus solange er besetzt ist, nicht der Systemkomponente Si zugeteilt.In table no.2, rows h ... k deal with the operating cases, which occur when the system component Si sets a bus request - and thereby the bus HH is already occupied. The bus IIH can be from a system component with lower priority be busy or he can also through a system component with a higher priority may already be occupied. - In all cases the bus is not assigned to the system component Si as long as it is occupied.

In all diesen Fällen wird daher vom Kettenglied Ei nicht das Zutei lungssignal T = 1 an die Systemkomponente Si geliefert. In den Zeitz len h und i ist nun erfaßt, was sich abspielt, wenn der Systemkomponente Si ein Nichtzuteilungssignal R = 1 geliefert wird, ihre An forderung und damit ihr Anforderungssignal ANF = 1 aber weiterhin aufrecht erhält. In der zweiten Spalte von links der Zeile h ist angegeben, welche Signale auftreten, wenn zunächst von vornherein der Bus von einer Systemkomponente niederer Priorität besetzt ist.In all these cases, therefore, the chain link egg does not become the allotment treatment signal T = 1 supplied to the system component Si. In times h and i what is happening is now detected when the system component Si receives a non-allocation signal R = 1 is supplied, your request and thus your request signal ANF = 1 but still maintains. In the second column from the left of row h is specified which signals occur when the bus is initially controlled by a System component with lower priority is busy.

In diesem Fall liegen nur am Signalgang LI und am Signalausgang LO Signale mit dem binären Wert 1 als Belegungssignale. Außerdem werden nur von den Ausgängen QB und QL der Kippschaltungen B und L Signale mit dem binären Wert 1 geliefert. Die sich ergebenden Signale, wenn die Systemkomponente Si eine Busanforderung setzt und damit dem Eingang ANF des Kettengliedes Ei das Anforderungssignal ANF = 1 zuführt, sind in der zweiten Spalte von rechts in der Zeile h angegeben. Sie ergeben sich, wenn man die Auswirkung des Anforderungssignals ANF = 1 über die zum Kettenglied Ei gehörenden Verknüpfungsschaltungen und Kippschaltungen verfolgt. In der Zeile: wird davon ausgegangen, daß zunächst der Bus von einer Systemkomponente mit höherer Priorität besetzt ist. Die dabei auftretenden Signale beim Kettenglied Ei sind dieselben, wie sie bereits für den Zustand zum Zeitpunkt t(n+1) in der Zeile b der Tabelle Nr. 1 angegeben sind. Wenn dann die Systemkomponente Si eine Busanforderung setzt, hat dies zur Folge, daß beim Kettenglied Ei die Signale auftreten, die in der zweiten Spalte von rechts angegeben sind. Die-Systemkomponente Si kann ihr Anforderungssignal beispielsweise solange aufrecht erhalten, bis die Anforderung durch das zugehörige Kettenglied Ei wegen Freiwerdens des Bus HH angenommen werden kann.In this case there are only at the signal path LI and at the signal output LO Signals with the binary value 1 as occupancy signals. In addition, only the Outputs QB and QL of the flip-flops B and L are supplied with signals with the binary value 1. The signals resulting when the system component Si sets a bus request and thus supplies the request signal ANF = 1 to the input ANF of the chain link Ei, are given in the second column from the right in row h. They surrender if one considers the effect of the request signal ANF = 1 via the link to the chain Ei associated logic circuits and flip-flops are tracked. In line: it is assumed that the bus is initially operated by a system component with a higher Priority is busy. The signals occurring in the chain link Ei are the same, as it was for the state at time t (n + 1) in row b of the table No. 1 are given. If the system component Si then sets a bus request, This has the consequence that the signals occur in the chain link Ei that in the second Column from the right. The system component Si can send its request signal for example, maintained until the request by the associated Chain link Ei can be accepted because the bus HH has become free.

Der Betriebsfall der Zuteilung des Busses wurde bereits anhand der Tabelle Nr. 1 anhand der dortigen Zeile g behandelt.The operational case of the allocation of the bus was already based on the Table no. 1 treated with the aid of line g there.

Es kann unter Umständen zweckmäßig sein, daß die Systemkomponente, der nicht ein Zuteilungssignal T = 1 geliefert wird, ihre Anforderung und damit ihr Anforderungssignal ANF = 1 abbricht und die Anforderung dann nach einer vorgegebenen Zeitspanne so oft wiederholt bis sie vom zugehörigen Kettenglied Ei angenommen werden konnte.Under certain circumstances it can be useful that the system components, which is not supplied with an allocation signal T = 1, their request and thus their request signal ANF = 1 breaks off and then the request after a predetermined one Repeated time span until they move from the associated chain link Egg could be adopted.

Die dabei auftretenden Betriebsfälle sind in den Zeilen 3 und k de Tabelle Nr. 2 erfaßt. In der Zeile J wird dabei davon ausgegangen, daß von vornherein der Bus HR von einer Szrstemkomponente niederer Priorität besetzt wurde und dann auch von der Systemkomponente Si eine Anforderung gesetzt wurde. Die dann auftretenden Signale beim Kettenglied Ei sind in der zweiten Spalte von links in der Zeile 5 angegeben. Sie sind dieselben, wie sie auch bereits in der zweiten Spalte von rechts in der Zeile h angegeben sind. Wenn dann die Systemkomponente Si dieser Busanforderung und damit das Anforderungssignal ANF = 1 zurücknimmt, ergeben sich die Signale, die in der zweiten Spalte von rechts der Zeile j angegeben sind. Bei den Betriebsfällen in der Zeile k wird davon ausgegangen, daß zunächst der Bus HH von einer Systemkomponente mit höherer Priorität besetzt wurde und daß dann noch eine Anforderung von der Systemkomponente Si gesetzt wurde. Es ergeben sich dann beim Kettenglied Ei Signale, wie sie auch bereits in den zweiten Spalten von rechts der Zeilen d und e der Tabelle Nr.1 angegeben sind. Wenn dann die Systemkomponente Si die Busanforderung mit dem Anforderungssignal ANF = 1 zurücknimmt, ergibt sich, daß beim Kettenglied Ei die in der zweiten Spalte von links der Zeilek angegebenen Signale auftreten. Wenn die Systemkomponente zunächst diese Anforderung abbricht, kann sie während der Zeitspanne, nach der sie erst die Anforderung wiederholt, andere Funktionen abwikkeln, beispielsareise Datenverarbeitungsvorgänge, sodaß dadurch eine Blockierung dieser Systemkomponente vermieden wird. Es wird übrigens auch eine Blockierung des Busses HH dadurch vermieden, daß das ,eitblied TT volgesehel-l ist, welche die Zuteilung des Busses Jeweils nach einer vorgegebenen Zuteilungszeitspanne unterbricht. Dadurch wird vermieden, daß infolge eines Defektes in einer Systemkomponente die Freigabe des Busses HH unterbleibt.The operating cases that occur are in lines 3 and k de Table no. 2 recorded. In line J it is assumed that from the start the bus HR was occupied by a system component of lower priority and then a request was also set by the system component Si. The then occurring Signals for chain link Ei are in the second column from the left in row 5 specified. They are the same as they are in the second column from the right are given in line h. If then the system component Si this bus request and so that the request signal ANF = 1 cancels, the signals result which are given in the second column from the right of row j. In the operational cases in line k it is assumed that the bus HH is initially from a system component has been assigned with a higher priority and then a request from the system component Si was set. Signals like them then result from the chain link Ei already indicated in the second columns from the right of rows d and e of table 1 are. Then when the system component Si makes the bus request with the request signal ANF = 1 decreases, the result is that the chain link Ei in the second column signals indicated from the left of the Zeilek occur. If the system component initially If this request is canceled, it can continue during the period after which it was first the Repeated request, handling other functions, e.g. traveling data processing operations, so that blocking of this system component is avoided. It will by the way Blocking of the HH bus is also avoided by the fact that the, eitblied TT volgesehel-l is which the allocation of the bus in each case after a predetermined allocation period interrupts. This avoids that as a result of a defect in a system component the release of the bus HH does not take place.

Wenn sehr viele Systemkomponenten zu der betreffenden Anlage gehören, zwischen denen Daten fallweise zu übertragen sind, kann es sich empfehlen, die Systemkomponenten auf mehrere Busse zu verteilen und dann die verschiedenen Busse an einem übergeordneten Bus anzuschließen und dadurch auch den Datenaustausch zwischen Systemkomponenten zu ermöglichen, die an verschiedenen Bussen angeschlos- sen sind. Werden die Systemkomponentcn durch Halbleiterbausteine mit integrierten Transistoren gebildet, so können auch auf diesen Halbleiterbausteinen die Kettenglieder und die Tri-State-Gatter mit integriert werden. Die bequeme Erweiterungsfähigkeit der Anlage bleibt dabei vorteilhafterweise erhalten.If a large number of system components belong to the system in question, between which data is to be transferred on a case-by-case basis, it may be advisable to use the system components to distribute to several buses and then the different buses to a higher-level To be connected to the bus and thus also the exchange of data between system components to enable those connected to different buses sen are. The system components are made by semiconductor modules with integrated transistors formed, the chain links and the Tri-state gates can be integrated with. The convenient expandability of the system is advantageously retained.

13 Patentansprüche 2 Figuren 2 Tabellen Buszu- stabiler Zustand von Ei zum Ereignisse an den Eingän- stabiler Zustand von Ei zum Nr. stand Zeitpunkt tn gen des Kettengliedes Ei Zeitpunkt t(n+1) 1 QB QV QL LI ANF VI VO T R LO System-Komponente Si setzt 1 1 0 1 1 0 1 1 0 1 a alleine eine Bus-Anforde- rung ANF=1. Zuleitung Si System-Komponente mit höhe- 0 0 1 1 0 1 1 0 0 1 b rer Priorität setzt allein eine Bus-Anforderung ANF=1 Bus frei System-Komponente mit nie- 0 0 1 1 0 0 0 0 0 1 c derer priorität setzt al- lein eine Bus-Anforderung frei QB QV QL LI ANF VI VO T R LO ANF=1 0 0 1 0 0 0 0 0 0 0 Gleichzeitige Bus-Anforde- 0 1 1 1 1 1 1 0 1 1 rung durch eine Komponente höherer Priorität (VI=1, LI=1 trifft nach ANF = 1 ein) Gleichzeitige Bus-Anforde- 0 0 1 1 1 1 1 0 1 1 e rung durch eine Komponente höherer Priorität. (VI=1, LI=1 trifft vor ANF = 1 ein) Gleichzeitige Bus-Anforde- 1 1 0 1 1 0 1 1 0 1 f rung durch eine Komponente niederer Priorität. Zuteilung Si Bus wurde Si zugeteilt System-Komponente Si nimmt die Bus-Anforderung zurück. 0 0 1 0 0 0 0 0 0 0 g QB QV QL LI ANF VI VO T R LO zuge- Trennung Si teilt 1 1 0 1 1 0 1 1 0 1 Buszu- stabiler Zustand von Ei zum Ereignisse an den Eingän- stabiler Zustand von Ei zum stand Zeitpunkt tn gen des Kettengliedes Ei Zeitpunkt t(n+1) Nr. QB QV QL LI ANF VI VO T R LO 2 Bus von System-Komponente niederer Priorität besetzt. System-Komponente Si setzt 1 0 1 1 1 0 0 0 1 1 eine Bus-Anforderung h QB QV QL LI ANF VI VO T R LO ANF = 1 und hält sie 1 0 1 1 0 0 0 0 0 1 Bus von System-Komponente höherer Priorität besetzt. System-Komponente Si setzt 0 0 1 1 1 1 1 0 1 1 i eine Bus-Anforderung QB QV QL LI ANF VI VO T R LO ANF = 1 und hält sie 0 0 1 1 0 1 1 0 0 1 Bus von Systems-Komponente System-Komponente Si nimmt 1 0 1 1 0 0 0 0 0 1 niederer Priorität besetzt, die Bus-Anforderung j be- Anforderung wurde von Si ANF = 1 zurück. setzt gesetzt. QB QV QL LI ANF VI VO T R LO 1 0 1 1 1 0 0 0 1 1 Bus von System-Komponente System-Komponente Si nimmt 0 0 1 1 0 1 1 0 0 1 k höherer Priorität besetzt, die Bus-Anforderung Anforderung wurde von Si ANF = 1 zurück gesetzt QB QV QL LI ANF VI VO T R LO (P=1, wenn ANF=1 vor VI=1 O P 1 1 1 1 1 0 1 1 eintritt; P=0, wenn ANF=1 nach VI=1 eintrifft) L e e r s e i t e13 Claims 2 Figures 2 Tables Bus zu - stable state from Ei to events at the inputs - stable state from Ei to no. stand time tn at the chain link Ei time t (n + 1) 1 QB QV QL LI ANF VI VO TR LO System component Si sets 1 1 0 1 1 0 1 1 0 1 a a bus request alone tion ANF = 1. Feed line Si System component with height 0 0 1 1 0 1 1 0 0 1 b rer priority sets alone a bus request ANF = 1 Bus free system component with never- 0 0 1 1 0 0 0 0 0 1 c whose priority is just a bus request free QB QV QL LI ANF VI VO TR LO ANF = 1 0 0 1 0 0 0 0 0 0 0 Simultaneous bus request 0 1 1 1 1 1 1 0 1 1 through a component higher priority (VI = 1, LI = 1 applies ANF = 1 on) Simultaneous bus request 0 0 1 1 1 1 1 0 1 1 e through a component higher priority. (VI = 1, LI = 1 occurs ANF = 1 on) Simultaneous bus request 1 1 0 1 1 0 1 1 0 1 f through a component lower priority. Allocation Si Bus was allocated to Si system component Si takes the bus request back. 0 0 1 0 0 0 0 0 0 0 g QB QV QL LI ANF VI VO TR LO assigned to separation Si divides 1 1 0 1 1 0 1 1 0 1 Bus zu- stable state of Ei to events at the inputs stable state of Ei to stand time tn at the chain link Ei time t (n + 1) no. QB QV QL LI ANF VI VO TR LO 2 System component bus lower priority occupied. System component Si sets 1 0 1 1 1 0 0 0 1 1 a bus request h QB QV QL LI ANF VI VO TR LO ANF = 1 and holds it 1 0 1 1 0 0 0 0 0 1 System component bus higher priority occupied. System component Si sets 0 0 1 1 1 1 1 0 1 1 i a bus request QB QV QL LI ANF VI VO TR LO ANF = 1 and holds it 0 0 1 1 0 1 1 0 0 1 Bus from systems component System component Si takes 1 0 1 1 0 0 0 0 0 1 lower priority occupied, the bus request j loading request was returned by Si ANF = 1. sets set. QB QV QL LI ANF VI VO TR LO 1 0 1 1 1 0 0 0 1 1 System component bus System component Si takes 0 0 1 1 0 1 1 0 0 1 k higher priority occupied, the bus request Request was made by Si ANF = 1 back set QB QV QL LI ANF VI VO TR LO (P = 1, if ANF = 1 before VI = 1 OP 1 1 1 1 1 0 1 1 entry; P = 0 if ANF = 1 according to VI = 1 arrives) L eerseite

Claims

Claims »Circuit arrangement for the transmission of data between partial devices of a data processing system, in particular a Telephone switching system in which the sub-devices can be connected via a bus that is requested and assigned via a chain connection that is derived from the Partial devices are individually assigned chain links that define of the request priority are looped into a first line via which in the chain links request signals directed to sub-devices each lower An2 order priority can be passed on, and the occupancy signaling to a second line are connected, characterized in that within each Chain link (e.g. Ei) an interlocking switching link (NI, U1, V, M4) in the as Interlocking line (vv) is looped in with the first line being used, the except also a request signal (ANF = 1) of the associated sub-device (Si) Lock signal (VI = 1) as a forwarded request signal in the Partial device lying in a chain (e.g. Sa) can be supplied with higher request priority is that an applied locking signal (VI = 1) the acceptance and forwarding of a request signal, as (ANF = 1) at the interlocking switching element (N1, Ul, V, M4) blocks the chain links (Sa ... Si ... Sk) in the same order as in the Interlocking line (VV) into the one used as the occupancy line (LL) and to one Ring line interconnected second line are looped in, daX a as a locking signal (VO = 1) forwarded request signal (ANF = 1) also as occupancy signal (LO = 1) via the occupancy line (LL) and via the remaining chain links (e.g. Sk, Sa) can be passed on, with the passing on there in each case the blocking of the Acceptance and forwarding of request signals (ANF = 1) at the interlocking switching elements there causes the period of time between the first forwarding of a seizure signal (LO = 1) from a chain link (Ei) and the return of an occupancy signal the occupancy line (LL) and the other chain links to an output (T) of this Chain link (egg) is longer than the longest period of time for the transmission of a Locking signal (VI = 1) to the last subordinate in the order Chain link (Sk) that on return of the occupancy signal (LI = 1) over the rest Chain links in the relevant chain link (egg) with the assistance of the associated sub-device (Si) delivered and recorded request signal (ANF = 1) an allocation signal (T = 1) is supplied to this sub-device (Si) and that on the basis of a request signal (ANF = 1) to the requesting sub-device (Si) a non-allocation signal (R = 1) is supplied when an interlocking signal (VI = 1) at the same time or / and an occupancy signal (LI = 1) is pending on the associated chain link (Ei), each from a chain link with a higher or lower requirement priority originates.

2. Circuit arrangement according to claim 1, characterized in that each interlocking switching element is equipped with an interlocking toggle switch (V) is that with the acceptance of a request given by a request signal (ANF = 1) is moved from the idle state (O) to its working state (1), which then the Request signal (kXF = 1) as a locking signal (VO = 1) and the reset to the idle state (0) by the disappearance of the request signal (AIIF »1) will.

3. Circuit arrangement according to claim 2, characterized in that Each chain link is equipped with an occupancy toggle switch (B), which is activated by the locking signal supplied to the chain link (vi-- = = 1) in the idle state (0) or by an occupancy signal (LI = 1) supplied to the chain link in the Working state (1) is shifted, provided the interlock toggle switch (V) is in the working state (1), and that the occupancy toggle circuit (B) is in the working state (1) emits a signal that when the request is accepted, i.e. when the interlocking toggle switch (V) is in the working state (1) is passed on as an allocation signal (T = 1).

4. Circuit arrangement according to one of the preceding claims, characterized characterized in that each chain link is equipped with a runtime flip-flop (L) is about in their working condition (1) arriving at the chain link Occupancy signal are passed on and by an incoming occupancy signal (LI = 1) is put into the idle state (o) if no allocation signal (T = 1) is delivered, after which they pass on an occupancy signal (LO = 1) a logic element (U2) blocks so that an occupancy signal (LO = 1) does not thereafter more at a signal output (L) of the chain links that would otherwise provide an occupancy signal occurs after the request signal (ANF = 1) from the subdevice concerned has been withdrawn.

5. Circuit arrangement according to claims 2 and 4, characterized in that that the non-allocation signal (R = 1) is also supplied by a chain link, if while the request signal (ANF = 1) and the occupancy signal are waiting (LI = 1) the interlock toggle switch (V) in the rest position (0) and the runtime toggle switch (L) is in the working position (1).

6. Circuit arrangement according to one of the preceding claims, characterized characterized in that the signal outputs (VO, T, LO, R) to the Signal inputs (ANF, VI, LI) via logic elements (U1, U2, U3, U4, U6, M2, M3, M4, N1) are connected in the prescribed interaction of the supplied Contribute input signals to the delivery of output signals.

7. Circuit arrangement according to one of the preceding claims, characterized characterized in that for each chain link at the allocation output (T) a timing element (TT) is connected, which the forwarding of the allocation signal (T = 1) after interrupts a predetermined allocation period.

8. Circuit arrangement according to claim 7, characterized in that the interruption of the forwarding of the allocation signal (T = 1) in the previous with it The sub-device supplied (e.g. Si) arranges for that which it has delivered by then Request signal (ANF = 1) is no longer supplied.

9. Circuit arrangement according to one of the preceding claims, thereby characterized in that an allocation signal (T = 1) each the connection the relevant sub-device (e.g. Si) to the bus (HH) via a tri-state gate (G) for the duration of its occurrence.

10. Circuit arrangement according to one of the preceding claims, characterized in that a subdevice (e.g. Si) providing a non-allocation signal (R = 1) is supplied, its request and thus its request signal (ANF = 1) is maintained until the request is made by the associated chain link (Ei) could be accepted because the bus (HH) became free.

11. Circuit arrangement according to one of claims 1 to 9, characterized characterized in that a subdevice (e.g. Si) which is not an arbitration signal (T = 1) is supplied, its request and thus its request signal (ANF = 1) is canceled and the request is repeated after a specified period of time as often as until it could be accepted by the associated chain link (egg).

12. Circuit arrangement according to one of the preceding claims, characterized characterized in that the sub-devices are computer-controlled sub-control units of the And that after an allocation of the bus (HH) via this also the address a sub-control unit to be involved in the data transmission is sent.

13. Circuit arrangement according to claim 12, characterized in that that a memory (P) is connected to the bus (HH) which does not have any request signals (ANF = 1) can deliver, but with the help of its address in a data transmission can be involved.